TW446953B - Method and structure for testing embedded memories - Google Patents
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Description
446 9 5 3 A7 _B7_ 五、發明説明(1 ) 發明領域 本發明有關一種用於測試記憶體之方法,且更特別地 ,有關一種用於測試大型尺寸或很大型尺寸積體電路( VL S I )中內嵌式記憶體之方法及結構。 發明背景 - 在最近若干年中,A S I C (應用特定之積體電路) 技術已從晶片組之哲學進化到以系統在>晶片上(S 0 C ) 之槪念爲基礎之內嵌式中心。soc IC(系統在晶片上 之積體電路)含有種種可重用方塊或中心,諸如微控制器 ,介面,記憶體陣列,及D S P s (數位信號處理器), 一般稱謂此等功能性之方塊爲^中心# 。第1圖係一槪略 視圖,顯示此一 SOC 1C之內部結構之實例,在第1圖 之實例中,S 0 C 1 0含有一微處理器中心1 1 ,一記憶 體中心1 3及功能特定中心1 5 — 1 7,一 P L L中心 18 *以及一測試接達埠(TAP) 19。 經濟部智慧財產局員工消費合作社印製 大型內嵌式(晶片上)記憶體係SOC ICs中之關 鍵組件,該等內嵌式記憶體實施暫存檔,F I FO s (先 進先出),資料快取,指令快取,傳送/接收緩衝器,用 於結構處理之儲存,等。此發明係針對一種用於測試 S 0 C IO中之此等內嵌式(晶片上)記憶體之方法,大 致地,內嵌式記憶體之測試法係藉下列方法之一來完成: (1 )在測試下藉I C測試器直接地施加測試圖型於 內嵌式記憶體而透過I/〇多工法來接達該記憶體:此方 本纸張尺度逋用中困國家揉準(〇«)八4规格(210><297公釐) -4 - 446953 A7 ____B7_^____ 五、發明説明(2 ) 法需在S 0 C之I /0 s (輸入/輸出)中藉添加多工器 於其內之修飾,由於此額外的多工器,會有永久性的不利 ’例如在該SOC 1C之性能中信號傳播之延遲。該等測 試圖型係藉諸如ALPG (演算圖型產生)單元之I C測 試器的圖型產生器予以產生’然而,由於在該I / 〇 s處 之多工器,該等實際之測試圖型需要該等A L P G圖型之 串列化(平行至串列轉換)’而增加了測試複雜性,測試 時間及在快速測試法之許多時間耗損〃 (2) 在測試下透過局部邊界掃描或環暫存器施加測 試於內嵌式記憶體:此方法添加了一纏繞器(邊界掃描或 移位、暫存器型纏繞器)於將測試之內嵌式記憶體。因此, 在測試下,至及自記憶體之資料轉移率會以相等於該纏繞 器之延遲的時間而減低。此外,在測試期間,該等測試圖 型係串列地移入且響應係串列地移出,因此,測試時間會 有效地增加且快速測試法並不可行。 (3) 記憶體內建自行測試(BIST):此方法需 要一附加之內部電路,用於晶片上測試之產生及響應評估 。此方法就硬體間接費用(附加之晶片區域)而言係最耗 成本的,商用之記憶體內建自行測試法需要大約3 - 4% 區域之間接費用供1 6 K位元記憶體用,同時,由於附加 電路之寄生》約1 - 2%之性能不利’諸如信號傳播延遲 ,會發生在記憶體之讀/寫操作中。 (4 )透過A S I C功能性測試:用於若千小型記憶 體,A S I C賣主在該AS I C功能測試中含有簡易之讀 本紙張尺度逋用中困B家標率(cys ) A4規格(210X297公羞) ^ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局負工消費合作社印製 446953 A7 ___B7_ 五、發明説明(3 ) /寫操作,大部分時間係寫入及讀出1 0 1 0……1 0之 (請先閱讀背面之注意事項再填寫本頁) 圖型。大致地,此方法可應用於唯小型之記憶體,而延伸 之測試法並不藉此方法來完成。 因爲該記憶體內建自行測試會造成很少之性能不利於 晶片上之I /0 S處,僅約1 - 2%之不利於記憶體之讀 /寫操作中而提供可接受之測試時間,故該記憶體內建自 行測試漸增地使用於系統在晶片上之中的內嵌式記憶體β 種種形式之記憶體內建自行測試法係有>用於此市場中,然 而,就硬體間接費用而言,所有已知之記憶體內建自行測 試法係很耗費成本且僅允許受限數目之記憶體之測試演算 。該、等方法之另一限制係,假如企望故障診斷時,該等方 法需要一有效大量之附加硬體來識別所故障之位元位置。 如上述,利用I C測試器或設計供測試用之計劃的習 知測試法並未成本有效於測試諸如SOC 1C之大型積體 電路中之內嵌式記憶體。 發明槪述 , 經濟部智慧財產局貞工消費合作社印製 因此’本發明之目的在於提供一種用於測試諸如系統 在晶片上(S0C) 1C之大型尺寸積體電路中之內嵌式 記憶體之方法及結構,而無需任何設計之修飾或附加之電 路。 ' 本發明之另一目的在於提供一種用於測試S0C 1C 中之內嵌式記憶體之方法及結構,而沒有不利於該I C之 性能中。 本紙張纽逋用中國目家揉準^"cns ) A4#L(M 2丨0 X 297公釐)7〇~. 446 95 3 A7 B7 五、發明説明(4 ) 本發明之又一目的在於提供一種用於測試s 0 c 1C 中之內嵌式記憶體之方法及結構’其允許內嵌式記憶體之 快速測試且使易於診斷。 本發明之再一目的在於提供一種用於測試s〇c 1C 中之內嵌式記憶體之方法及結構,其藉提供執行於該I c 中之微處理器中心上之組合語言測試程式而產生記憶體測 試圖型。 本發明之仍一目的在於提供一種具、高測試效率及低成 本之用於測試S 0 C I C中之內嵌式記憶體之方法及結構 請 先 閱 讀 背 面 之 注 項 再 填 頁 經濟部智慧財產局員工消費合作社印製 .在 電路中 試圖型 該微處 理器: 來產生 嵌式記 於該記 應。 本 構,該 及評估 ;以及 程式到 本發明之一 之內嵌式記 到微處理器 理器;施加 根據該組合 一記憶體測 憶體且藉比 憶體之測試 觀點中,用於測試具有微處 憶體之方法包含下列步驟: 及評估該微處理器所產生之 一組合語言測試程式之目標 語言測試程式之目標碼,藉 試圖型;施加該記億體測試 較該內嵌式記憶體所產生之 資料來評估該內嵌式記憶體 理器之積體 藉施加一測 輸出來測試 碼到該微處 該微處理器 圖型於該內 響應與施加 所產生之響 發明之另一觀點係一種用於測試內嵌式記憶體之結 結構包含:用於藉施加一隨機測試圖型到微處理器 該微處理器所產生之輸出來測試該微處理器的裝置 一主電腦,用於透過一介面電路提供組合語言測試 該微處理器;其中該內嵌式記憶體係提供有一由該 本紙張尺度適用中國國家梯率(CNS ) A4规格(210X297公釐) -飞· 446953 A7 _ B7 五、發明説明(5 ) 微處理器以組合語言測試程式爲主所產生之記憶體測試圖 型,且該內嵌式記憶體所產生之資料係由該微處理器所評 估。. 根據本發明,在該SOC 1C中,無需設計之修飾且 無需附加之測試電路。在晶片設計中,本發明無需任何設 計之修飾,沒有性能之不利且該記億體會快速地測試,使 用者可利用任何記憶體測試演算來測試內嵌式記憶體。 圖式簡單說明 第1圖係一槪略視圖,顯示一大型尺寸積體電路( LS~I )之內部結構,該大型尺寸積體電路(LS I )同 時稱爲具有複數內嵌式中心之系統在晶片上(S 0 C ) 1C; 第2圖係一槪略視圖,顯示根據本發明之一種用於測 試系統在晶片上IC中之內嵌式記憶體之結構; 第3A及3B圖顯示將從外部來源施加於SOC 1C 中之微處理器之組合語言測試程式之實例:以及 第4圖係一流程圖,顯示根據本發明之測試系統在晶 片上IC中之內嵌式記憶體之方法。 主要元件對照表 10 SOC (系統在晶片上)晶片 11 微處理器中心 13 記憶體中心 本紙張尺度適用中國國家揉率(C^S ) A4规格(2丨0X297公釐) 讀 先 閲 讀 背 面 之 注 項 再 填 本 頁 經濟部智慧財產局員工消費合作社印製 -8 - 經濟部智慧財產局員工消費合作社印製 * 44695〇 Α7 Β7 五、發明説明(6 ) 15-17 功能特定中心 18 P L L中心 19· 測試接達埠(TAP) 5 1 主電腦 5 2 I / 0介面 5 3 硬碟 較样實施例之詳細說明 , 本發明提供一種用於測試系統在晶片上(S 0 C.) I C中之內嵌式(晶片上)記憶體之方法,典型地, sac I c含有一或更多之微處理器中心,記憶體中心, 及一或更多的功能特定中心。在此方法中,此微處理器中 心之計算能力係使用來產生記憶體測試圖型,施加該測試 圖型於該內嵌式記億體及評估其響應以確定故障。此測試 方法並不需要如使用在習知設計供測試用(D F T )及內 建自行測試(B I S T )法中之任何設計修飾或附加電路 (硬體間接費用)。 更特別地,爲檢測SOC 1C中內嵌式記憶體之功能 性故障,本發明之測試方法係執行如下: 首先,測試該微處理器中心以確保其功能性之正確, 用於此測試之新方法係描述於本發明之相同發明人之另一 專利申請案中。 接著,產生一組合語言測試程式,一旦該微處理器中 測試之執行成功時,組合語言測試程式會在該微處理器中 本纸張尺度遒用中國·家梯率(CNS ) A4规格U10X297公釐) ΓρΊ • / (請先閲讀背面之注意事項再填寫本頁)
446953 A7 __B7 五、發明説明(7 ) 心之上執行以產生記憶體測試圖型。 (請先閱讀背面之注意事項再填寫本頁) 第三,測試該內嵌式記憶體中心,施加該記憶體測試 圖型於該內嵌式記憶體及藉該微處理器中心評估來自該處 所產生之響應。 經濟部智楚財產局貝工消費合作社印製 如上述,在本發明中,當測試該SOC 1C中之微處 理器中心或已藉若干其他裝置知道其完整性時,該微處理 器中心係使用作供內嵌式記憶體用之測試圖型產生器。第 2圖係一槪略方塊圖,顯示用於藉使用*其完整性已確認之 內嵌式微處理器中心來測試內嵌式記憶體之結構。在第2 圖中,主電腦51,硬碟53及I/O介面52係配置於 該S.OC 10之外部。典型地,該硬碟5 3儲存將使用於 測試該記憶體1 3中之測試程式;該主電腦5 1透過該 I /0介面5 2來提供以組合語言所寫之測試程式之目標 碼於該SOC晶片1〇中之微處理器中心11。同時,可 使用習知之I C測試器來提供該測試程式於微處理器中心 1 1及儲存測試結果。然而,可不需此一測試器而可使用 任何其他裝置,只要可傳送該組合語言測試程式至微處理 器中心11即可。 該組合語言測試程式係藉該微處理器中心1 1之組譯 器轉換爲二進位形式*此組譯器可屬於該S 0 C外部之主 電腦或測試器,所以,該微處理器中心1 1會從目標碼產 生測試圖型,該等測試圖型會施加於該記憶體1 3。根據 該測試方圖型之演算I寫入資料係寫入於該記憶體1 3之 特定位址之中,該微處理器中心1 1讀出記憶體1 3中所 本紙張纽遑用中家標率<仁阳)A4#l#· ( 210X297公羡)^Γ〇 - A7 B7 446953 五、發明説明(8 ) 儲存之典型地爲寫入資料之資料而比較該資料與原先由微 處理器中心1 1所準備之測試資料,當讀出自記憶體1 3 之資料並未匹配所期望之資料時,故障資訊及位址資訊會 傳送到主電腦5 1。 利用簡單之記憶體行進演算之組合語言程式之實例係 顯示於第3 A及3 B圖中,此實例使用泛字元化具有漸增 順序之0 1 0 1……0 1資料及漸減順序之1 0 1 0…… 1 ◦資料之讀/寫操作,而該記憶體之*大小假設爲1 6 K X 1 6 R A Μ » 在第3 Α及3 Β圖中之行進圖型僅係用於描繪性目的 ,本發明之測試方法並未受限於其且可使用任何演算,其 他測試圖型之實例係疾馳(galloping )或乒乓(ping-pong ) 圖型及檢査者圖型等 ° 同時,應注意的是,一旦誤差發生時·如上文中所示 之測試程式可停止,該主電腦或I C測試器會立即觀察該 故障,因而,會立即知道故障位元之位置。此外,使用者 可以以種種方式來修飾顯示於上文中之程式以收集該內嵌 式記憶體之任何所希求之測試資訊。就某方面而言,此方 法係等效於習知之直接測試接達機構而無需接腳多工化及 圖型串列化》因爲此測試方法並不需要任何設計修飾或硬 體間接費用供測試應用或所產生之響應評估之用,故此方 法可具潛力地取代習知用於具有微處理器之S 0 C設計之 記憶體Β I S Τ法。 第4圖係一流程圖,顯示本發明之操作方法。在步驟 本紙張尺度遑用中_國家樣率() Α4規格(210X297公釐) -11 - ' {請先聞讀背面之注$項再填窝本頁) 訂 經濟部智慧財產局員4消費合作社印製
446 95 J A7 __B7 五、發明説明(9 ) S 1 1中,展開組合語言測試程式以用於實行所希求之記 億體測試演算,接著,在步驟s12中,藉使用SOC內 之微處理器中心11或該SOC外部之主電脳或測試器之 組譯器來產生該組合語言測試程式之目標碼,在步驟 S 1 3中,透過介面電路5 2施加該目標碼於微處理器中 心 1 1。 - 步驟S 1 4界定微處理器1 1之動作,該步驟S 1 4 係由步驟S 1 4!至S 1 4e所形成,該微處理器中心1 1 產生記憶體測試圖型於步驟S 1 4:之中且在步驟S.1 42 中施加該記憶體測試圖型於內嵌式記憶體1 3,在步驟 S 中該微處理器中心1 1寫入一預定値至記億體1 3 且將其讀回,該微處理器中心1 1在步驟S 1 44中比較所 讀回之値與原來之資料,且在步驟S 1 5 5之中確定該記憶 體1 3之通過/不良。接著,該微處理器中心1 1經由介 面電路5 2傳送通過/'不良信號到主電腦或測試器。在最 後步驟S 1 5中,測試通過/不良係由主電腦或測試器予 以確定。 ^ 本發明之測試方法係以兩基本方式而相異於其他測試 方法: (1)本發明並不需要先藉BIST或直接接達測試 方法來測試該指令快取或任何其他之晶片上記憶體,本發 明均等地處理所有晶片上記憶體且並不需要一已知良好之 晶片上記憶體。 (2 )在本發明中,該組合語言測試程式之二進位係 請 先 Η 讀 背 面 之 注
I 旁 經濟部智慧財產局員工消费合作杜印製 本紙張尺度遑用中國國家榡準(q<S ) Α4规格< 210X297公釐) -12 446953 A7 B7 五、發明説明(10 利用微處理器組 本發明之主 片設計中不需要 可快速地測試該 算來測試內嵌式 。同時,該方法 中不良位元之位 雖然在本文 理解的是,根據 本發明之許多修 及所意圖之範疇 譯器線外地產生。 要優點在於不需要 任何實質之設計修 記憶體。使用者可 SRAM ' D R A 可提供完整之故障 置)而無需任何額 中僅特定地描繪及 上述之教示及附錄 飾及變化係可行而 附加之測試電路,在晶 飾,沒有性能之不利且 利用任何記憶體測試演 Μ或任何種類之記憶體 診斷(在內嵌式記憶體 外之硬體》 說明較佳實施例,將 申請專利範圍之條款, 不會背離本發明之精神 請 先 Μ 讀 背 £r 之 注 意 事 項 再 旁 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家#隼(cys ) Α4Λ» ( 2丨0X297公釐) -13-
Claims (1)
- is 446953 六、申請專利範圍 (請先閔讀背面之注意事項再填R本頁) 1,一種用於測試內嵌式記憶體之方法1其中該內嵌 式記憶體係在一具有微處理器中心於其內之積體電路晶片 中*該方法包含下列步驟: 藉施加一測試圖型於該微處理器中心及評估該微處理 器所產生之輸出以測試該微處理器中心; 施加組合語言測試程式之目標碼於該微處理器中心: 根據該組合語言測試程式之目標碼*藉該微處理器中 心產生一記憶體測試圖型:以及 、 施加該記憶體測試圖型於該內嵌式記憶體,藉比較該 記憶體所產生之響應與所期望之資料來評估該記憶體所產 生之·'該響應。 2 .如申請專利範圍第1項之用於測試內嵌式記憶體 之方法,其中該組合語言測試程式係從外部主電腦透過 I/0介面來提供該微處理器中心。 3 .如申請專利範圍第1項之用於測試內嵌式記憶體 之方法1其中該組合語言測試程式係從外部IC測試器透 過I/0介面來提供於該微處理器中心。 經濟部智慧財產局工消費合作社印製 4 .—種用於測試內嵌式記憶體之結構,其中該內嵌 式記億體係在一具有微處理器中心於其內之積體電路晶片 中,該結構包含: 用於施加組合語言測試程式於該微處理器中心以用於 藉該微處理器中心產生記億體測試圖型的裝置:以及 用於施加記憶體測試圖型於該內嵌式記億體且藉比較 該內嵌式半導體之響應與所期望之資料來評估該內嵌式半 -14- 本紙張尺度適用中國a家镖準(CNS)A4规格(210 X 297公釐) is d46953 六、申請專利範圍 導體之響應的裝置。 請 先 閱 讀 背 面 之 注 意 事 項 再 填 本 頁 5 .如申請專利範圍第4項之用於測試內嵌式記憶體 之結構,其中該組合語言測試程式係從外部主電腦透過I /0介面來提供於該微處理器中心。 6.如申請專利範圍第4項之用於測試內嵌式記憶體 之結構,其中該組合語言測試程式係從外部I C測試器透 過1/◦介面來提供於該微處理器中心。 7 .如申請專利範圍第4項之用於測試內嵌式記憶體 之結構,尙包含用於藉施加測試圖型於該微處理器中心及 評估該微處理器所產生之輸出以測試該微處理器中心之裝 置。' 8 .—種用於測試內嵌式記憶體之結構,其中該內嵌 式記憶體係在一具有微處理器中心於其內之積體電路晶片 中,該結構包含: 用於藉施加測試圖型於該微處理器中心及評估該微處 理器所產生之輸出以測試該微處理器中心之裝置:以及 經濟部智慧財產局負工消费合作社印製 一主電腦,用於透過介面電路提供組合語言測試圖型 於該微處理器中心以用於從該微處理器中心產生記憶體測 試圖型, 其中該內嵌式記憶體係配置有該微處理器中心所產生 之記憶體測試圖型且在該內嵌式記憶體中所產生之資料係 藉該微處理器中心予以評估。 本紙張尺度適用中國國家標準<CNS)A4规格(210 X 297公釐) · 15 -
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