JPH09146790A - 半導体集積回路装置とその試験方法 - Google Patents
半導体集積回路装置とその試験方法Info
- Publication number
- JPH09146790A JPH09146790A JP7303145A JP30314595A JPH09146790A JP H09146790 A JPH09146790 A JP H09146790A JP 7303145 A JP7303145 A JP 7303145A JP 30314595 A JP30314595 A JP 30314595A JP H09146790 A JPH09146790 A JP H09146790A
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- JP
- Japan
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- circuit
- test
- semiconductor integrated
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】異なったオプション・ＲＯＭの内容を持つ１チ
ップマイクロコンピューターの派生機種を共通のテスト
プログラムで試験する事により、試験のコスト・工数を
削減することのできる半導体集積回路装置とその検査方
法を提供する。 【解決手段】集積回路装置を、従来アルミ配線の変更に
より異なる回路構成を可能としていた部分を全てメモリ
マップドＩ／Ｏによりアクセス可能なレジスタによって
制御出来る回路構成とする。試験時にはテスト端子によ
り３のセレクタの制御を行い、５のデータ入力端子から
メモリマップドＩ／Ｏによりレジスタにアクセスし周辺
回路の状態を自由に設定して試験を行う。また、ＲＯＭ
はＢＩＳＴのＬＦＳＲを設け自己試験を行う。実使用時
には、ＲＥＳＥＴ後周辺回路の情報を記憶している２の
記憶回路から周辺回路の情報を書き込みユーザーの仕様
にあった回路に設定する。
ップマイクロコンピューターの派生機種を共通のテスト
プログラムで試験する事により、試験のコスト・工数を
削減することのできる半導体集積回路装置とその検査方
法を提供する。 【解決手段】集積回路装置を、従来アルミ配線の変更に
より異なる回路構成を可能としていた部分を全てメモリ
マップドＩ／Ｏによりアクセス可能なレジスタによって
制御出来る回路構成とする。試験時にはテスト端子によ
り３のセレクタの制御を行い、５のデータ入力端子から
メモリマップドＩ／Ｏによりレジスタにアクセスし周辺
回路の状態を自由に設定して試験を行う。また、ＲＯＭ
はＢＩＳＴのＬＦＳＲを設け自己試験を行う。実使用時
には、ＲＥＳＥＴ後周辺回路の情報を記憶している２の
記憶回路から周辺回路の情報を書き込みユーザーの仕様
にあった回路に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に試験のコスト・工数の削減を図る技術に関
するものである。
に関し、特に試験のコスト・工数の削減を図る技術に関
するものである。
【０００２】
【従来の技術】従来の１チップマイクロコンピュ−タ−
においては、ＲＯＭの内容や出力等の構成をユ−ザ−の
仕様に合った回路に変更するのに、プロセス段階でアル
ミ配線の容易な変更で可能にしている。また、これらの
変更により製造される派生機種を試験する為にはそれぞ
れの派生機種ごとにテストプログラムを用意し、異なる
オプション部分はそれに合ったテストの追加・変更、Ｒ
ＯＭに関してはＲＯＭの内容を全て出力させ期待値と比
較を行うことで良否判定をしている。
においては、ＲＯＭの内容や出力等の構成をユ−ザ−の
仕様に合った回路に変更するのに、プロセス段階でアル
ミ配線の容易な変更で可能にしている。また、これらの
変更により製造される派生機種を試験する為にはそれぞ
れの派生機種ごとにテストプログラムを用意し、異なる
オプション部分はそれに合ったテストの追加・変更、Ｒ
ＯＭに関してはＲＯＭの内容を全て出力させ期待値と比
較を行うことで良否判定をしている。
【０００３】
【発明が解決しようとする課題】簡単なアルミ配線の変
更で製造される派生機種が膨大な数になると、それぞれ
を試験する為のテストプログラムの数も膨大となる。そ
の為、テストプログラムの作成及び、管理に大きな工数
を必要とする。さらに、テストプログラムの修正をしな
ければならない場合、上記全ての派生機種のテストプロ
グラムを修正する必要がある。
更で製造される派生機種が膨大な数になると、それぞれ
を試験する為のテストプログラムの数も膨大となる。そ
の為、テストプログラムの作成及び、管理に大きな工数
を必要とする。さらに、テストプログラムの修正をしな
ければならない場合、上記全ての派生機種のテストプロ
グラムを修正する必要がある。
【０００４】本発明は上記の問題点を解消するためにな
されたもので、異なったオプション・ＲＯＭの内容を持
つ派生機種を共通のテストプログラムで試験出来る事に
より、試験のコスト・工数を削減することのできる半導
体集積回路装置とその半導体集積回路装置の試験方法を
提供することを目的とする。
されたもので、異なったオプション・ＲＯＭの内容を持
つ派生機種を共通のテストプログラムで試験出来る事に
より、試験のコスト・工数を削減することのできる半導
体集積回路装置とその半導体集積回路装置の試験方法を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、 ａ） コアＣＰＵとメモリマップドＩ／Ｏ方式の周辺回
路と読み出し専用記憶回路（以降ＲＯＭと呼ぶ）を備え
る半導体集積回路において、 ｂ） 周辺回路の情報を記憶している記憶回路と、 ｃ） 前述の記憶回路の情報から周辺回路の状態を切り
換える選択回路と、 ｄ） 記憶回路の自己試験を行う為のＬＦＳＲ回路と、 ｅ） 通常状態と試験状態を切り換える為のテストモー
ド回路を備えることを特徴としている。
装置は、 ａ） コアＣＰＵとメモリマップドＩ／Ｏ方式の周辺回
路と読み出し専用記憶回路（以降ＲＯＭと呼ぶ）を備え
る半導体集積回路において、 ｂ） 周辺回路の情報を記憶している記憶回路と、 ｃ） 前述の記憶回路の情報から周辺回路の状態を切り
換える選択回路と、 ｄ） 記憶回路の自己試験を行う為のＬＦＳＲ回路と、 ｅ） 通常状態と試験状態を切り換える為のテストモー
ド回路を備えることを特徴としている。
【０００６】また、本発明の半導体集積回路装置の試験
方法は ａ） 上記記載の半導体集積回路装置について ｂ） テストモード回路を制御して試験状態に切り換え
るステップと ｃ） 選択回路を制御して周辺回路の接続を切り換える
ステップと ｄ） コアＣＰＵ及び、周辺回路の全ての状態を試験す
るステップと ｅ） ＲＯＭの自己試験 を行うステップからなることを特徴としている。
方法は ａ） 上記記載の半導体集積回路装置について ｂ） テストモード回路を制御して試験状態に切り換え
るステップと ｃ） 選択回路を制御して周辺回路の接続を切り換える
ステップと ｄ） コアＣＰＵ及び、周辺回路の全ての状態を試験す
るステップと ｅ） ＲＯＭの自己試験 を行うステップからなることを特徴としている。
【０００７】
【発明の実施の形態】以下、この発明の実施例を説明す
る。
る。
【０００８】図１において、１はＲＯＭ、２は周辺回路
の情報を記憶している記憶回路、３はセレクタ−、４は
セレクタ−制御用の外部入力テスト端子、５はデータ入
力外部端子、６はコアＣＰＵ、７はレジスタ、８は周辺
回路、９はＢＩＳＴのＬＦＳＲである。また、従来アル
ミ配線の変更により異なる回路構成を可能としていた部
分を全てメモリマップドＩ／Ｏによりアクセス可能な７
のレジスタによって制御出来る回路構成とする。例え
ば、図２において従来はアルミの配線をａとｂを接続す
る事でコンプリメンタリ−出力を可能とし、ａとｃを接
続する事でＮ−ｃｈオープンドレイン出力を可能として
きた。これに対し図３において、１０はメモリマップド
Ｉ／Ｏからのデータ入力、１１はクロック入力、１２は
ラッチ回路、１３は外部出力端子である。この図３のよ
うにメモリマップドＩ／Ｏから１０にハイのデータを入
力する事でコンプリメンタリ−出力、１０にロ−のデー
タを入力する事でＮ−ｃｈオープンドレイン出力の設定
を行うことの出来る回路構成とする。
の情報を記憶している記憶回路、３はセレクタ−、４は
セレクタ−制御用の外部入力テスト端子、５はデータ入
力外部端子、６はコアＣＰＵ、７はレジスタ、８は周辺
回路、９はＢＩＳＴのＬＦＳＲである。また、従来アル
ミ配線の変更により異なる回路構成を可能としていた部
分を全てメモリマップドＩ／Ｏによりアクセス可能な７
のレジスタによって制御出来る回路構成とする。例え
ば、図２において従来はアルミの配線をａとｂを接続す
る事でコンプリメンタリ−出力を可能とし、ａとｃを接
続する事でＮ−ｃｈオープンドレイン出力を可能として
きた。これに対し図３において、１０はメモリマップド
Ｉ／Ｏからのデータ入力、１１はクロック入力、１２は
ラッチ回路、１３は外部出力端子である。この図３のよ
うにメモリマップドＩ／Ｏから１０にハイのデータを入
力する事でコンプリメンタリ−出力、１０にロ−のデー
タを入力する事でＮ−ｃｈオープンドレイン出力の設定
を行うことの出来る回路構成とする。
【０００９】試験時にはまず４のテスト端子にロ−を入
力し５のデータ入力端子からのデータを直接７のレジス
タにアクセス可能な状態とする。これにより自由にデ−
タを入力することで全ての周辺回路の状態を設定する。
そして、全ての状態に対して試験を行う。
力し５のデータ入力端子からのデータを直接７のレジス
タにアクセス可能な状態とする。これにより自由にデ−
タを入力することで全ての周辺回路の状態を設定する。
そして、全ての状態に対して試験を行う。
【００１０】一方、ＲＯＭの試験の為に９のＢＩＳＴの
ＬＦＳＲを設けＲＯＭデータを圧縮し出力出来る回路構
成とする。そして、ＲＯＭのテストバンクに圧縮されて
出力されるそのＲＯＭデータ固有のデータを書き込んで
おく。試験する際はこの圧縮されたデータをテスターに
読み込みＬＦＳＲにより出力されるデータと比較する事
により良否判定を行う。
ＬＦＳＲを設けＲＯＭデータを圧縮し出力出来る回路構
成とする。そして、ＲＯＭのテストバンクに圧縮されて
出力されるそのＲＯＭデータ固有のデータを書き込んで
おく。試験する際はこの圧縮されたデータをテスターに
読み込みＬＦＳＲにより出力されるデータと比較する事
により良否判定を行う。
【００１１】実使用時には、４のテスト端子にハイを入
力しＲＥＳＥＴ直後周辺回路の情報を記憶している２の
記憶回路から周辺回路の情報を書き込む。例えば、図３
の出力のユーザー仕様がＮ−ｃｈオープンドレインであ
る場合、２の記憶回路に１２のレジスタにロ−を書き込
む様にデータを作成しておく。そしてＲＥＳＥＴ直後そ
のデータを書き込み図３をＮ−ｃｈオープンドレインに
設定する。これによりＲＥＳＥＴ後ユ−ザ−仕様に合っ
た周辺回路に常に設定を行うことが出来る。
力しＲＥＳＥＴ直後周辺回路の情報を記憶している２の
記憶回路から周辺回路の情報を書き込む。例えば、図３
の出力のユーザー仕様がＮ−ｃｈオープンドレインであ
る場合、２の記憶回路に１２のレジスタにロ−を書き込
む様にデータを作成しておく。そしてＲＥＳＥＴ直後そ
のデータを書き込み図３をＮ−ｃｈオープンドレインに
設定する。これによりＲＥＳＥＴ後ユ−ザ−仕様に合っ
た周辺回路に常に設定を行うことが出来る。
【００１２】
【発明の効果】以上説明したようにこの発明によれば、
異なったオプション・ＲＯＭの内容を持つ派生機種を全
て１つのテストプログラムで試験可能となり、テストプ
ログラム作成の工数が全く不要となる。又、テストプロ
グラムが１つの為、管理・保守が非常に容易となる。
異なったオプション・ＲＯＭの内容を持つ派生機種を全
て１つのテストプログラムで試験可能となり、テストプ
ログラム作成の工数が全く不要となる。又、テストプロ
グラムが１つの為、管理・保守が非常に容易となる。
【図１】本発明の半導体集積回路装置の構成図。
【図２】従来のアルミ配線変更による出力ドライバ構成
図。
図。
【図３】本発明の出力ドライバ構成図。
１ 読み出し専用記憶回路（ＲＯＭ） ２ 周辺回路の情報を記憶している記憶回路 ３ セレクタ ４ セレクタ制御用の外部入力テスト端子 ５ データ入力外部端子 ６ コアＣＰＵ ７ レジスタ ８ 周辺回路 ９ ＢＩＳＴのＬＦＳＲ回路 １０ メモリマップドＩ／Ｏからのデータ入力 １１ クロック入力 １２ ラッチ回路 １３ 外部出力端子
Claims (2)
- 【請求項１】ａ） コアＣＰＵとメモリマップドＩ／Ｏ
方式の周辺回路と読み出し専用記憶回路（以降ＲＯＭと
呼ぶ）を備える半導体集積回路において、 ｂ） 周辺回路の情報を記憶している記憶回路と、 ｃ） 前述の記憶回路の情報から周辺回路の状態を切り
換える選択回路と、 ｄ） 記憶回路の自己試験を行う為のＬＦＳＲ回路と、 ｅ） 通常状態と試験状態を切り換える為のテストモー
ド回路を備えることを特徴とする半導体集積回路装置。 - 【請求項２】ａ） 請求項１記載の半導体集積回路装置
について ｂ） テストモード回路を制御して試験状態に切り換え
るステップと ｃ） 選択回路を制御して周辺回路の接続を切り換える
ステップと ｄ） コアＣＰＵ及び、周辺回路の全ての状態を試験す
るステップと ｅ） ＲＯＭの自己試験 を行うステップからなる試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303145A JPH09146790A (ja) | 1995-11-21 | 1995-11-21 | 半導体集積回路装置とその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303145A JPH09146790A (ja) | 1995-11-21 | 1995-11-21 | 半導体集積回路装置とその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146790A true JPH09146790A (ja) | 1997-06-06 |
Family
ID=17917430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303145A Pending JPH09146790A (ja) | 1995-11-21 | 1995-11-21 | 半導体集積回路装置とその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377904B1 (ko) * | 1999-05-11 | 2003-03-29 | 샤프 가부시키가이샤 | 1칩 마이크로컴퓨터와 그 제어방법, 및 1칩마이크로컴퓨터를 탑재한 ｉｃ 카드 |
| KR100487051B1 (ko) * | 1998-10-13 | 2005-05-03 | 어드밴테스트 코포레이션 | 내장 메모리를 테스트하기 위한 방법 및 장치 |
-
1995
- 1995-11-21 JP JP7303145A patent/JPH09146790A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487051B1 (ko) * | 1998-10-13 | 2005-05-03 | 어드밴테스트 코포레이션 | 내장 메모리를 테스트하기 위한 방법 및 장치 |
| KR100377904B1 (ko) * | 1999-05-11 | 2003-03-29 | 샤프 가부시키가이샤 | 1칩 마이크로컴퓨터와 그 제어방법, 및 1칩마이크로컴퓨터를 탑재한 ｉｃ 카드 |
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