KR100487051B1 - 내장 메모리를 테스트하기 위한 방법 및 장치 - Google Patents

내장 메모리를 테스트하기 위한 방법 및 장치 Download PDF

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KR100487051B1 KR10-1999-0043937A KR19990043937A KR100487051B1 KR 100487051 B1 KR100487051 B1 KR 100487051B1 KR 19990043937 A KR19990043937 A KR 19990043937A KR 100487051 B1 KR100487051 B1 KR 100487051B1
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Abstract

내부에 마이크로프로세서 코어를 갖는 집적 회로 칩내의 내장 메모리를 테스트하는 방법 및 장치가 제공된다. 본 방법은 마이크로프로세서 코어에 테스트 패턴을 적용하여 마이크로프로세서 코어의 최종 출력을 평가함으로써 마이크로프로세서 코어를 테스트하는 단계, 어셈블리어 테스트 프로그램을 마이크로프로세서 코어에 적용하는 단계, 어셈블리어 테스트 프로그램에 기초하여 마이크로프로세서 코어에 의해 메모리 테스트 패턴을 발생시키는 단계, 및 메모리 테스트 패턴을 내장 메모리에 적용하여 그 응답을 본래의 데이터와 비교함으로써 내장 메모리의 최종 응답을 평가하는 단계를 포함한다.

Description

내장 메모리를 테스트하기 위한 방법 및 장치{METHOD AND STRUCTURE FOR TESTING EMBEDDED MEMORIES}
본 발명은 메모리를 테스트하는 방법에 관한 것으로, 특히 대규모 또는 초대규모 집적 회로(VLSI)내의 내장 메모리를 테스트하기 위한 방법 및 장치에 관한 것이다.
최근 수년 동안, ASIC(주문형 집적 회로) 기술은 칩-세트 개념에서 내장 코어를 기반으로 하는 시스템-온-칩(SoC) 개념으로 진보해왔다. SoC IC는 마이크로제어기, 인터페이스, 메모리 어레이 및 DSP(디지털 신호 프로세서)와 같은 다양한 재생가능 블록 또는 코어를 포함한다. 이러한 기능성 블록은 공통적으로 "코어"라 한다. 도 1은 이러한 SoC IC의 내부 구조의 예를 도시한 개략도이다. 도 1의 예에서, SoC(10)는 마이크로프로세서 코어(11), 메모리 코어(13) 및 기능 특정 코어(15-17), PLL 코어(18), 및 테스트 엑세스 포트(TAP)(19)를 포함한다.
대규모 내장(온-칩) 메모리는 SoC IC내의 중요한 구성요소이다. 이 내장 메모리는 레지스터 파일, FIFO(선입선출), 데이터-캐시, 명령-캐시, 송신/수신 버퍼, 텍스쳐 처리용 저장부를 구현한다. 본 발명은 SoC IC내의 이러한 내장 (온-칩) 메모리를 테스트하는 방법에 관한 것이다. 일반적으로 다음의 방법 중 하나에 의해 내장 메모리의 테스팅이 행해진다.
(1) I/O 멀티플렉싱을 통해 메모리를 엑세스하면서 IC 테스터에 의한 테스트하에서 내장 메모리에의 테스트 패턴의 직접적인 적용: 이 방법은 멀티플렉서를 내부에 추가함으로써 SoC의 I/O(입력/출력)의 수정을 필요로 한다. 이러한 여분의 멀티플렉서로 인하여, SoC IC의 성능면에서 지속적인 장애, 예를 들면, 신호 전달 지연이 있다. 테스트 패턴은 ALPG(알고리즘 패턴 발생) 유닛과 같은 IC 테스터의 패턴 발생기에 의해 발생된다. 그러나, I/O에서의 멀티플렉서로 인하여, 실제 테스트 패턴은 테스트 복잡성, 테스트 시간 및 고속 테스팅의 많은 시간 손실을 증가시키는 ALPG 패턴의 직렬화(병렬-직렬 변환)을 필요로 한다.
(2) 로컬 경계 스캔 또는 칼라(collar) 레지스터를 통한 테스트하에서 내장 메모리에 대한 테스트 적용: 이 방법은 테스트될 내장 메모리에 랩퍼(경계 스캔 또는 시프트-레지스터형 랩퍼)를 추가한다. 따라서, 테스트시 메모리에 및 이로부터의 데이터 전송 속도가 랩퍼의 지연 시간 만큼 늦추어진다. 게다가, 테스팅 동안, 테스트 패턴은 일렬로 시프트-인되어 응답도 역시 일렬로 시프트-아웃된다. 따라서, 테스트 시간이 크게 증가하여 고속 테스팅이 불가능해진다.
(3) 메모리 내장 자체-테스트(BIST): 이 방법은 온-칩 테스트 발생 및 응답 평가를 위하여 부수적인 내부 회로를 필요로 한다. 이 방법은 하드웨어 오버헤드(부수적인 칩 영역)면에서 최고의 비용이 든다. 업계에 유용한 메모리 내장 자체-테스트 방법은 16K 비트 메모리를 위하여 약 3-4% 영역 오버헤드를 필요로 한다. 또한, 부수적인 회로 기생으로 인하여, 메모리 판독/기록 동작시 신호 전달 지연과 같은 약 1-2% 성능 장애가 발생한다.
(4) ASIC 기능 테스트를 통해: 일부 소규모 메모리인 경우, ASIC 벤더(vendor)는 ASIC 기능 테스트시 간단한 기록/판독 동작을 포함한다. 대부분의 시간에서, 1010...10 패턴이 기록되고 판독된다. 일반적으로, 이 방법은 소규모 메모리에만 적용가능하고 이 방법에 의해 확장된 테스팅은 행해지지 않는다.
메모리 내장 자체-테스트에 의해 메모리 판독/기록 동작시 칩의 I/O에서 매우 적은 약 1-2%의 성능 장애만이 유발되어 허용가능한 테스트 시간을 제공하기 때문에, 메모리 내장 자체-테스트는 시스템-온-칩내의 내장 메모리에의 사용이 점차 증가되고 있다. 다양한 유형의 메모리 내장 자체-테스트 방법이 업계에서 유용하다. 그러나, 공지된 모든 메모리 내장 자체-테스트 방법은 하드웨어 오버헤드면에 있어서 매우 비싸고 한정된 수의 메모리 테스트 알고리즘만을 허용한다. 이들 방법에 대한 다른 제약사항으로는, 불량 진단을 원하는 경우 상기 방법들이 결함 비트 위치를 식별하는데 대량의 부수적인 하드웨어를 필요로 한다는 것이다.
전술된 바와 같이, IC 테스터 또는 테스트용 설계 스킴을 사용하는 종래의 테스트 방법은 SoC IC와 같은 대규모 집적 회로내의 내장 메모리를 테스트하는데 비용면에서 효과적이지 못하다.
따라서, 본 발명의 목적은, 임의의 설계 수정 또는 부수적인 회로의 필요없이, 시스템-온-칩(SoC) IC와 같은 대규모 집적 회로(LSI 및 VLSI)내의 내장 메모리를 테스트하기 위한 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 IC의 성능 장애가 없이 SoC IC내의 내장 메모리를 테스트하기 위한 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 내장 메모리의 고속 테스팅을 허용하고 진단을 용이하게 하는 SoC IC내의 내장 메모리를 테스트하기 위한 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 SoC IC내의 마이크로프로세서 코어에 대해 실행되어 메모리 테스트 패턴을 발생시키는 어셈블리어 테스트 프로그램을 제공함으로써, SoC IC내의 내장 메모리를 테스트하기 위한 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 높은 테스트 효율과 저렴한 비용으로 SoC IC내의 내장 메모리를 테스트하기 위한 방법 및 장치를 제공하는 것이다.
본 발명의 하나의 특징으로는, 내부에 마이크로프로세서 코어를 갖는 집적 회로내의 내장 메모리를 테스트하는 방법은 마이크로프로세서 코어에 테스트 패턴을 적용하여 마이크로프로세서 코어의 최종 출력을 평가함으로써 상기 마이크로프로세서 코어를 테스트하는 단계, 어셈블리어 테스트 프로그램의 목적 코드를 상기 마이크로프로세서 코어에 적용하는 단계, 상기 어셈블리어 테스트 프로그램의 상기 목적 코드에 기초하여 상기 마이크로프로세서 코어에 의해 메모리 테스트 패턴을 발생시키는 단계, 및 상기 메모리 테스트 패턴을 상기 내장 메모리에 적용하고, 그 응답을 상기 메모리에 적용된 테스트 데이터와 비교함으로써 상기 내장 메모리의 최종 응답을 평가하는 단계를 포함한다.
본 발명의 다른 특징은 내장 메모리를 테스트하기 위한 장치이다. 상기 장치는 마이크로프로세서 코어에 랜덤 테스트 패턴을 적용하여 상기 마이크로프로세서 코어의 최종 출력을 평가하여 마이크로프로세서 코어를 테스트하는 수단, 및 인터페이스 회로를 통해 어셈블리어 테스트 프로그램을 상기 마이크로프로세서 코어에 제공하기 위한 호스트 컴퓨터를 포함하되, 상기 내장 메모리에는 어셈블리어 테스트 프로그램에 기초하여 상기 마이크로프로세서 코어에 의해 발생된 메모리 테스트 패턴이 제공되고 상기 내장 메모리의 최종 데이터는 상기 마이크로프로세서 코어에 의해 평가된다.
본 발명에 따르면, 설계 수정이 필요없고, 부수적인 테스트 회로가 SoC IC내에 요구되지 않는다. 본 발명에서는, 칩 설계시 임의의 설계 수정이 필요없다. 성능 장애가 없고 메모리는 고속으로 테스트된다. 사용자는 임의의 메모리 테스트 알고리즘을 사용하여 내장 메모리를 테스트한다.
본 발명은 시스템-온-칩(SoC) IC내의 내장 (온-칩) 메모리를 테스트하는 방법을 제공한다. 전형적으로, SoC IC는 하나 이상의 마이크로프로세서 코어, 메모리 코어, 및 하나 이상의 기능-특정 코어를 포함한다. 이 테스트 방법에서, 이 마이크로프로세서 코어의 계산력은 메모리 테스트 패턴을 발생시켜 이 테스트 패턴을 내장 메모리에 적용하고 그 테스트 응답을 평가하여 결함을 판정하는 데 이용된다. 이 테스트 방법은 임의의 설계 수정 또는 종래의 테스트용 설계(DFT) 및 내장된 자체-테스트(BIST) 방법에 사용되는 부수적인 회로(하드웨어 오버헤드)를 필요로 하지 않는다.
보다 상세하게는, SoC IC내의 내장 메모리의 기능 결함을 검출하기 위해, 본 발명의 테스트 방법은 다음과 같이 수행된다.
먼저, 마이크로프로세서 코어를 그 동작의 정확성을 보장하기 위해 테스트한다. 이러한 테스팅을 위한 신규한 방법이 본 발명과 동일한 발명자에 의한 별도의 특허 출원에 기술되어 있다.
두번째로, 어셈블리어 테스트 프로그램을 생성한다. 일단 마이크로프로세서의 테스트 실행이 성공적이면, 어셈블리어 테스트 프로그램은 마이크로프로세서 코어에 대하여 실행되어 메모리 테스트 패턴을 발생시킨다.
세번째로, 내장 메모리 코어가 테스트된다. 메모리 테스트 패턴이 내장 메모리에 적용되어 그로부터의 최종 응답이 마이크로프로세서 코어에 의해 평가된다.
상술된 바와 같이, 본 발명에서, SoC IC내의 마이크로프로세서 코어를 테스트하거나 또는 그 무결성을 일부 다른 수단에 의해 이미 알고 있으면, 마이크로프로세서 코어는 내장 메모리용 테스트 패턴 발생기로서 사용된다. 도 2는, 무결성이 검증된 내장 마이크로프로세서 코어를 사용함으로써 내장 메모리를 테스트하기 위한 장치를 도시한 개략적인 블록도이다. 도 2에서, 호스트 컴퓨터(51), 하드 디스크(53) 및 I/O 인터페이스(52)는 SoC(10)의 외부에 제공된다. 전형적으로, 하드 디스크(53)는 메모리(13)를 테스트하는 데 사용될 테스트 프로그램을 저장한다. 호스트 컴퓨터(51)는 I/O 인터페이스(52)를 통해 SoC 칩(10)내의 마이크로프로세서 코어(11)에 어셈블리어로 기록된 테스트 프로그램의 목적 코드를 제공한다. 종래의 IC 테스터는 또한 테스트 프로그램을 마이크로프로세서 코어(11)에 제공하고 테스트 결과를 저장하는 데 사용될 수 있다. 그러나, 이러한 테스터는 반드시 필요한 것은 아니며 어셈블리어 테스트 프로그램을 마이크로프로세서 코어(11)에 전달할 수 있는 한 임의의 다른 수단이 사용될 수 있다.
어셈블리어 테스트 프로그램은 마이크로프로세서 코어(11)의 어셈블러에 의해 이진수 형식으로 변환된다. 이 어셈블러는 SoC 외부에 있는 호스트 컴퓨터 또는 테스터내에 상주할 수 있다. 따라서, 마이크로프로세서 코어(11)는 목적 코드로부터 테스트 패턴을 발생시킨다. 이 테스트 패턴을 메모리(13)에 적용시킨다. 테스트 패턴의 알고리즘에 따라, 기록 데이터는 메모리(13)의 특정 어드레스에 기록된다. 마이크로프로세서 코어(11)는 메모리(13)내의 저장 데이터를 판독하여, 마이크로프로세서 코어(11)에 의해 준비된 전형적으로 기록 데이터인 본래의 테스트 데이터와 비교한다. 메모리(13)로부터 판독된 데이터가 예상 데이터와 일치하지 않을 때, 메모리의 불량 정보 및 어드레스 정보가 호스트 컴퓨터(51)에 송신된다.
간략한 메모리 마칭(marching) 알고리즘을 사용하는 어셈블리어 프로시져의 예가 도 3a 및 도 3b에 도시되어 있다. 이 예는 0101...01 데이터의 증가하는 순서로 그리고 1010...10 데이터의 감소하는 순서로 워드-와이드 판독/기록 동작을 사용하는 반면, 메모리의 크기는 16Kx16 RAM로 가정한다.
도 3a 및 도 3b내의 마칭 패턴은 단지 설명할 목적으로 사용된 것이며, 본 발명의 테스트 방법은 이에 한정되지 않고 임의의 알고리즘이 사용될 수 있다. 다른 테스트 패턴의 예로는 갤러핑(galloping) 또는 핑-퐁(ping-pong) 패턴 및 체커 패턴 등이다.
또한, 상기 도시된 테스트 프로그램이 에러가 발생하자마자 중단될 수 있다는 것을 알아야 한다. 호스트 컴퓨터 또는 IC 테스터는 바로 불량을 찾을 수 있으므로, 불량-비트 위치가 바로 알려진다. 게다가, 사용자는 내장 메모리의 임의의 요구되는 테스트 정보를 수집하기 위해 다양한 방식으로 상기 도시된 프로그램을 수정할 수 있다. 어떤 의미에서, 이 방법은 핀 멀티플렉싱 및 패턴 직렬화를 필요로 하지 않고 종래의 직접 테스트 엑세스 메카니즘과 동일하다. 이 테스트 방법이 테스트 적용 또는 최종 응답 평가를 위해 임의의 설계 수정 또는 하드웨어 오버헤드를 요구하지 않기 때문에, 이 방법은 잠재적으로 종래의 SoC 설계용 메모리 BIST 방법을 마이크로프로세서 코어로 대체할 수 있다.
도 4는 본 발명의 동작 프로세스를 도시한 플로우챠트이다. 단계 S11에서, 원하는 메모리 테스트 알고리즘을 구현하기 위한 어셈블리어 테스트 프로그램이 개발된다. 그 다음, 어셈블리어 테스트 프로그램의 목적 코드는 SoC 내의 마이크로프로세서 코어(11) 또는 SoC 외부에 있는 호스트 컴퓨터 또는 테스터의 어셈블러를 사용함으로써 단계 S12에서 생성된다. 인터페이스 회로(52)를 통해, 단계 S13에서, 목적 코드는 마이크로프로세서 코어(11)에 적용된다.
단계 S14는 마이크로프로세서 코어(11)에 의한 동작을 정의한다. 단계 S14는 단계 S141 - S146으로 이루어진다. 마이크로프로세서 코어(11)는 단계 S141에서 메모리 테스트 패턴을 발생시키고, 단계 S142에서, 메모리 테스트 패턴을 내장 메모리(13)에 적용한다. 단계 S143에서, 마이크로프로세서 코어(11)는 소정의 값을 메모리(13)에 기록하고 이를 다시 재생한다. 단계 S144에서, 마이크로프로세서 코어(11)는 재생값을 본래의 데이터와 비교하고, 단계 S145에서, 메모리(13)의 패스/불량을 판정한다. 그 다음, 마이크로프로세서 코어(11)는 인터페이스 회로(52)를 거쳐 패스/불량 신호를 호스트 컴퓨터 또는 테스터에 송신한다. 최종 단계 S15에서, 테스트 패스/불량은 호스트 컴퓨터 또는 테스터에 의해 판정된다.
본 발명의 테스트 방법은 두가지 기본 방식에서 다른 테스트 방법과는 다르다. 즉,
(1) 본 발명은, 명령-캐시 또는 임의의 다른 온-칩 메모리가 먼저 BIST 또는 직접 엑세스 테스트 방법에 의해 테스트되는 것을 요구하지 않는다. 본 발명은 모든 온-칩 메모리를 동일하게 취급하므로 공지된 우수한 온-칩 메모리를 요구하지 않는다.
(2) 본 발명에서, 어셈블리어 테스트 프로그램의 이진수는 마이크로프로세서 어셈블러를 이용하여 오프-라인으로 생성된다.
본 발명의 주요한 장점은, 부수적인 테스트 회로가 요구되지 않는다는 것이다. 칩 설계시 임의의 실질적인 설계 수정도 필요로 하지 않는다. 어떠한 성능 장애가 없고 메모리는 고속으로 테스트된다. 사용자는 임의의 메모리 테스트 알고리즘을 이용하여 내장 SDRAM, DRAM, 또는 임의의 종류의 메모리를 테스트한다. 이 방법은 또한 임의의 여분의 하드웨어없이 모든 불량 진단(내장 메모리내의 불량 비트 위치)를 제공한다.
바람직한 실시예만이 구체적으로 설명되고 기술되어 있지만, 본 발명의 많은 변형 및 변화가 상기 가르침에 비추어 그리고 본 발명의 사상 및 의도한 범위를 벗어나지 않고 첨부한 청구범위의 권한내에서 가능하다는 것을 알 것이다.
도 1은 복수의 내장 코어를 갖는 시스템-온-칩(SoC) IC라 하는 대규모 집적 회로(LSI)의 내부 구조를 도시한 개략도.
도 2는 본 발명에 따른 시스템-온-칩 IC내의 내장 메모리를 테스트하기 위한 장치를 도시한 개략도.
도 3a 및 도 3b는 외부원으로부터 SoC IC내의 마이크로프로세서에 적용될 어셈블리어 테스트 프로그램의 예를 도시한 도면.
도 4는 본 발명에 따른 시스템-온-칩 IC내의 내장 메모리를 테스트하는 프로세스를 도시한 플로우챠트.
<도면의 주요 부분에 대한 부호의 설명>
10 : SoC
11 : 마이크로프로세서 코어
13 : 메모리
15 : 기능 특정 코어 A
16 : 기능 특정 코어 B
17 : 기능 특정 코어 C
18 : PLL
19 : TAP

Claims (8)

  1. 내부에 마이크로프로세서 코어를 갖는 집적 회로 칩내의 내장 메모리를 테스트하는 방법에 있어서,
    상기 내장 메모리를 테스트하기 전에, 상기 마이크로프로세서 코어에 테스트 패턴을 적용시켜 마이크로프로세서 코어의 최종 출력을 평가함으로써 상기 마이크로프로세서 코어를 테스트하고, 상기 마이크로프로세서 코어의 무결성을 확인하는 단계,
    상기 집적 회로 칩 외부의 소스로부터 상기 마이크로프로세서 코어에 어셈블리어 테스트 프로그램의 목적 코드를 적용시키는 단계,
    상기 어셈블리어 테스트 프로그램의 상기 목적 코드에 기초하여 상기 마이크로프로세서 코어에 의해 메모리 테스트 패턴을 발생시키는 단계, 및
    상기 메모리 테스트 패턴을 상기 내장 메모리에 적용하여 그 응답을 상기 마이크로프로세서 코어에 의한 예상 데이터와 비교함으로써, 상기 메모리의 최종 응답을 평가하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 어셈블리어 테스트 프로그램은 I/O 인터페이스를 통해 외부 호스트 컴퓨터에서 상기 마이크로프로세서 코어에 제공되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 어셈블리어 테스트 프로그램은 I/O 인터페이스를 통해 외부 IC 테스터에서 상기 마이크로프로세서 코어에 제공되는 것을 특징으로 하는 방법.
  4. 마이크로프로세서 코어를 갖는 집적 회로 칩내의 내장 메모리를 테스트하기 위한 장치에 있어서,
    상기 내장 메모리를 테스트하기 전에, 상기 마이크로프로세서 코어에 테스트 패턴을 적용시켜 마이크로프로세서 코어의 최종 결과를 평가함으로써 상기 마이크로프로세서 코어를 테스트하고, 상기 마이크로프로세서 코어의 무결성을 확인하는 수단,
    상기 마이크로프로세서 코어에 의해 메모리 테스트 패턴을 발생시키기 위하여 상기 마이크로프로세서 코어에 어셈블리어 테스트 프로그램을 적용하기 위한 수단, 및
    상기 내장 메모리에 상기 메모리 테스트 패턴을 적용하여 그 응답을 예상 데이터와 비교함으로써, 상기 내장 메모리의 상기 응답을 평가하기 위한 수단
    을 포함하는 것을 특징으로 하는 장치.
  5. 제4항에 있어서, 상기 어셈블리어 테스트 프로그램은 I/O 인터페이스를 통해 외부 호스트 컴퓨터에서 상기 마이크로프로세서 코어에 제공되는 것을 특징으로 하는 장치.
  6. 제4항에 있어서, 상기 어셈블리어 테스트 프로그램은 I/O 인터페이스를 통해 외부 IC 테스터에서 상기 마이크로프로세서 코어에 제공되는 것을 특징으로 하는 장치.
  7. 삭제
  8. 마이크로프로세서 코어를 갖는 집적 회로 칩내의 내장 메모리를 테스트하기 위한 장치에 있어서,
    상기 마이크로프로세서 코어에 테스트 패턴을 적용시켜 상기 마이크로프로세서 코어의 최종 출력을 평가함으로써, 상기 마이크로프로세서 코어를 테스트하기 위한 수단, 및
    상기 마이크로프로세서 코어로부터 메모리 테스트 패턴을 발생시키기 위해, 상기 집적 회로 칩의 외부에 제공되어 인터페이스 회로를 통해 상기 마이크로프로세서 코어에 어셈블리어 테스트 프로그램을 제공하기 위한 호스트 컴퓨터
    를 포함하되,
    상기 내장 메모리에는, 테스트되어 무결성이 확인된 상기 마이크로프로세서 코어에 의해 발생된 메모리 테스트 패턴이 제공되고, 상기 내장 메모리내의 최종 데이터는 상기 마이크로프로세서 코어에 의해 평가되는 것을 특징으로 하는 장치.
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