JPH1010196A

JPH1010196A - 論理エミュレーション装置

Info

Publication number: JPH1010196A
Application number: JP8161531A
Authority: JP
Inventors: Masakazu Murase; 正和村瀬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-06-21
Filing date: 1996-06-21
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】本発明の目的は、動作不良解析が容易に行える
論理エミュレーション装置を提供するにある。【解決手段】論理エミュレーション装置のエミュレータ
ー１００は、論理回路の全体のネットリストをプログラ
マブルな論理素子及び接続素子から構成される全体論理
展開領域２０を有しており、この全体論理展開領域２０
に全体の論理回路を展開して、論理回路の全体の動作解
析行う。さらに、論理回路の一部の部分回路を全体の論
理回路から独立して展開できるとともに、すべての信号
を観測可能なプログラマブルな論理素子と接続素子から
構成される詳細論理動作解析領域４０を備え、全体の論
理回路の内の特定部分の部分回路を詳細論理動作解析領
域４０に展開して、この部分回路の動作解析を行うよう
にしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理エミュレーシ
ョン装置に係り、特に、エミュレーション対象の論理回
路における動作不良解析において有効な論理エミュレー
ション装置に関する。

【０００２】

【従来の技術】従来の論理エミュレーション装置は、例
えば、特開平２−２４５８３１公報に記載のように、信
号観測のための観測可能端子を論理素子，接続素子，基
板内に持ち、あらかじめ利用者が指定した信号を基板の
観測可能端子まで引き出し、この端子に接続した外部ロ
ジックアナライザにより観測信号をサンプリングし、波
形表示するようにしている。利用者が予め指定したキー
となる信号を観測することにより、エミユレーション対
象の論理回路における動作解析を行っている。また、論
理回路上で実行されるプログラムの動作解析も行うこと
ができる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
装置においては、論理回路の動作不良の解析が容易でな
いという問題があった。即ち、論理回路のエミュレーシ
ョン時に、動作不良があると、キーとなる信号の中で期
待値と異なるものを調査し、そのキーとなる信号の値を
決定するサブキー信号を指定して、展開データ作成し、
エミュレーションを行う。ここで、サブキーの中で期待
値と異なるものをさらに調査し、このサブキーとなる値
を決定するサブサブキー信号を指定して、展開データ作
成し、エミュレーションを行う。このようにして、動作
不良箇所を特定するために、キー信号からサブキー信号
に、サブキー信号からサブサブキー信号にというよう
に、観測信号を局所化して実施する必要があるため、論
理回路の動作不良の解析が容易でないものであった。

【０００４】本発明の目的は、動作不良解析が容易に行
える論理エミュレーション装置を提供するにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、論理回路の全体のネットリストをプログ
ラマブルな論理素子及び接続素子から構成される全体論
理展開領域に展開して、上記論理回路の全体の動作解析
行う論理エミュレーション装置において、上記論理回路
の一部の部分回路を全体の論理回路から独立して展開で
きるとともに、すべての信号を観測可能なプログラマブ
ルな論理素子と接続素子から構成される詳細論理動作解
析領域を備え、全体の論理回路の内の特定部分の部分回
路を上記詳細論理動作解析領域に展開して、この部分回
路の動作解析を行うように構成したものであり、かかる
構成により、部分回路に対して動作解析を行うため、動
作不良解析が容易に行い得るものとなる。

【０００６】上記論理エミュレーション装置において、
好ましくは、上記論理回路のネットリストは、階層化さ
れており、外部から指定した観測信号に対して、この観
測信号を決定する部分回路を上記ネットリスト上の下位
階層の切り口信号である階層渡り信号レベルで抽出し、
上記詳細論理動作解析領域に展開して、この抽出された
部分回路の動作解析を行うようにしたものである。

【０００７】上記論理エミュレーション装置において、
好ましくは、上記論理回路のネットリストは、階層化さ
れており、下位階層の切り口信号である階層渡り信号の
値を記憶する階層渡り信号記憶領域を備え、上記詳細論
理動作解析領域に展開された部分回路の動作解析は、こ
の階層渡り信号記憶領域に記憶された階層渡り信号値に
基づいて行うようにしたものである。

【０００８】上記論理エミュレーション装置において、
好ましくは、上記階層渡り信号記憶領域に記憶された階
層渡り信号値を外部より設定可能な信号値設定手段を備
えるようにしたものである。

【０００９】上記論理エミュレーション装置において、
好ましくは、上記詳細論理動作解析領域に上記部分回路
を展開する際に、上記部分回路に加えて、不定値伝播を
１で表し、論理値伝播を０で表す不定値解析回路を付加
して展開するようにしたものである。

【００１０】

【発明の実施の形態】以下、本発明の一実施の形態によ
る論理エミュレーション装置について、図１，図２，図
３を用いて説明する。図１は、本発明の一実施の形態に
よる論理エミュレーション装置のシステムブロック図で
あり、図２は、本発明の一実施の形態による論理エミュ
レーション装置の中のエミュレーターのブロック図であ
り、図３は、本発明の一実施の形態による論理エミュレ
ーション装置においてエミュレーションする論理回路構
成の一例の説明図である。

【００１１】図１において、論理エミュレーション装置
は、エミュレーター１００とワークステーション２００
によって構成されている。エミュレーター１００の内部
構成については、図２を用いて説明するが、エミュレー
ター１００は、エミュレーションすべき論理回路を展開
し、展開された論理回路をエミュレーションして、論理
解析する。

【００１２】ワークステーション２００は、全体の制御
を司るＣＰＵ２１０と、展開すべき論理回路のネットリ
ストのファイルや論理回路の入力信号のファイルなどの
格納された記憶装置２２０と、エミュレーター１００へ
の実行指令を入力したり、エミュレーター１００による
エミュレーション結果を表示する入出力装置２３０から
構成されている。

【００１３】入出力装置２３０から展開すべき論理回路
の入力指令が入力されると、その指令は、バスライン２
４０を介して、ＣＰＵ２１０に入力される。ＣＰＵ２１
０は、記憶装置２２０に予め格納されている論理回路の
ネットリストをバスライン２５０を介して読み出す。Ｃ
ＰＵ２１０は、読み出されたネットリストに基づいて展
開データを作成し、この展開データをバスライン２６０
を介して、エミュレーター１００に渡される。

【００１４】ＣＰＵ２１０の指令により、動作解析すべ
き論理回路に対して予め設定されている複数の時系列入
力信号が、バスライン２５０，２６０を介して、エミュ
レーター１００に与えられ、入出力装置２３０からエミ
ュレーションの実行が入力されると、エミュレーター１
００は、入力信号に対して展開された論理回路の論理動
作を実行する。予め指定されているキー信号が観測信号
として、バスライン２６０を介して、ＣＰＵ２１０に取
り込まれる。観測信号は、バスライン２４０を介して入
出力装置２３０に転送され、入出力装置２３０の表示部
に表示される。

【００１５】次に、図２を用いて、エミュレーターの構
成について説明する。エミュレーター１００は、全体論
理展開領域２０と、詳細論理動作解析領域４０と、階層
渡り信号値記憶領域３０と、制御回路１０から構成され
ている。

【００１６】全体論理展開領域２０は、論理回路全体を
展開・エミュレーションする領域である。詳細論理動作
解析領域４０は、全体論理展開領域２０に展開された論
理回路の一部である下部階層の部分論理回路を展開・エ
ミュレーションする領域である。階層渡り信号値記憶領
域３０は、全体論理展開領域２０に展開された全体論理
回路から詳細論理動作解析領域４０に展開された部分回
路へ渡る信号である階層渡り信号値、又は装置外部から
詳細論理動作解析領域４０に展開された部分回路への入
力信号として与えられる信号値を記憶する領域である。
階層渡りについては、図３を用いて後述する。制御回路
１０は、全体論理展開領域２０，詳細論理動作解析領域
４０，階層渡り信号値記憶領域３０を制御する。

【００１７】制御回路１０と全体論理展開領域２０は、
接続配線２０Ａによって接続されている。制御回路１０
と詳細論理動作解析領域４０は、接続配線４０Ａによっ
て接続されている。制御回路１０と階層渡り信号値記憶
領域３０は、接続配線３０Ａによって接続されている。

【００１８】また、制御回路１０とワークステーション
２００を接続するバスライン２６０は、７種の信号線か
ら構成されている。即ち、モード選択信号が与えられる
信号線Ｓ１，展開データが与えられる信号線Ｓ２，入力
信号値が与えられる信号線Ｓ３，観測信号を外部に出力
する信号線群Ｓ４，記憶素子選択信号が与えれる信号線
Ｓ５，記憶素子データバスである信号線Ｓ６，及び記憶
素子内アドレスが与えられる信号線Ｓ７から構成されて
いる。

【００１９】次に、全体論理展開領域２０，階層渡り信
号値記憶領域３０，詳細論理動作解析領域４０の内部構
成について説明する。全体論理展開領域２０は、プログ
ラマブルな論理素子２１と、プログラマブルな接続素子
２２，２３，２４，２５と、論理素子２１と接続素子２
２，２３，２４，２５の間を接続する配線２０Ｂで構成
される。なお、図２においては、１個の論理素子２１の
みが図示されているが、実際には、全体論理展開領域２
０に展開すべき全体論理回路の回路素子の数に対応する
論理素子から構成され、また、それらの論理素子間の接
続状態をプログラムするに十分な数の接続素子から構成
されている。

【００２０】ここで、全体論理展開領域２０に展開され
る全体回路の一例について、図３を用いて説明する。全
体回路は、最上位階層３００、及び最上位階層３００に
対して階層構造を有している下位階層３１０，３２０か
ら構成されている。下位階層３１０，３２０及び最上位
階層３００を含む全体回路の回路構成が、全体論理展開
領域２０に展開される。

【００２１】最上位階層３００は、例えば、入力端子Ｉ
Ｎ＿Ａ，ＩＮ＿Ｂ，ＩＮ＿Ｃ，ＩＮ＿Ｄ，ＩＮ＿Ｅ，Ｉ
Ｎ＿Ｆ，ＩＮ＿Ｇを備えている。また、最上位階層３０
０は、例えば、出力端子ＯＵＴ＿Ａ，ＯＵＴ＿Ｂ，ＯＵ
Ｔ＿Ｃ，ＯＵＴ＿Ｄ，ＯＵＴ＿Ｅ，ＯＵＴ＿Ｆを備えて
いる。

【００２２】最上位階層３００は、論理素子として、例
えば、アンド回路ＡＮＤ＿１，ＡＮＤ＿２、オア回路Ｏ
Ｒ＿１、インバータ回路ＩＶ＿１、フリップフロップ回
路ＦＦ＿Ａ，ＦＦ＿Ｂを備えている。また、最上位階層
３００の中の下位階層３１０は、図３の下方に拡大して
図示してあるように、論理素子として、例えば、オア回
路ＯＲ＿１１、アンド回路ＡＮＤ＿１１、フリップフロ
ップ回路ＦＦ＿１１、インバータ回路ＩＶ＿１１，ＩＶ
＿１２を備えている。最上位階層３００の中の下位階層
３２０は、図３の下方に拡大して図示してあるように、
論理素子として、例えば、オア回路ＯＲ＿２１、アンド
回路ＡＮＤ＿２１，ＡＮＤ＿２２、フリップフロップ回
路ＦＦ＿２１、インバータ回路ＩＶ＿２１を備えてい
る。全体回路を全体論理展開領域２０に展開すると、こ
れらの各論理素子が、それぞれ、全体論理展開領域２０
の中の複数個の論理素子２１にプログラムされる。

【００２３】また、各論理素子間の接続関係や、論理素
子と入力端子や出力端子間の接続関係は、次のようにな
っている。入力端子ＩＮ＿Ａ，ＩＮ＿Ｂは、アンド回路
ＡＮＤ＿１の入力端子に接続されている。入力端子ＩＮ
＿Ｃ，ＩＮ＿Ｄは、アンド回路ＡＮＤ＿２の入力端子に
接続されている。アンド回路ＡＮＤ＿１の出力端子とア
ンド回路ＡＮＤ＿２の出力端子は、オア回路ＯＲ＿１の
入力端子に接続されている。オア回路ＯＲ＿１の出力端
子は、直接、下位階層３１０の入力端子ＩＮ＿１１に接
続され、また、インバータ回路ＩＶ＿１を介して、下位
階層３１０の入力端子ＩＮ＿１２に接続されている。入
力端子ＩＮ＿Ｅ，ＩＮ＿Ｆは、それぞれ、下位階層３１
０の入力端子ＩＮ＿１３，ＩＮ＿１４に接続されてい
る。入力端子ＩＮ＿Ｇは、フリップフロップ回路ＦＦ＿
Ａ，ＦＦ＿Ｂのリセット端子に接続されている。入力端
子ＩＮ＿Ｈは、下位階層３２０の入力端子ＩＮ＿２１に
接続されている。

【００２４】下位階層３１０の出力端子ＯＵＴ＿１１
は、フリップフロップ回路ＦＦ＿Ａのセット端子に接続
されている。フリップフロップ回路ＦＦ＿Ａの出力
（Ｑ）端子は、最上位階層３００の出力端子ＯＵＴ＿Ａ
に接続されている。下位階層３１０の出力端子ＯＵＴ＿
１２は、最上位階層３００の出力端子ＯＵＴ＿Ｂに接続
されている。下位階層３１０の出力端子ＯＵＴ＿１３，
ＯＵＴ＿１４は、それぞれ、下位階層３２０の入力端子
ＩＮ＿２１，ＩＮ＿２２に接続されている。

【００２５】下位階層３２０の出力端子ＯＵＴ＿２１
は、フリップフロップ回路ＦＦ＿Ｂのセット端子に接続
されている。フリップフロップ回路ＦＦ＿Ｂの出力
（Ｑ）端子は、最上位階層３００の出力端子ＯＵＴ＿Ｃ
に接続されている。下位階層３２０の出力端子ＯＵＴ＿
２２は、最上位階層３００の出力端子ＯＵＴ＿Ｄに接続
されている。下位階層３２０の出力端子ＯＵＴ＿２３，
ＯＵＴ＿２４は、それぞれ、最上位階層３００の出力端
子ＯＵＴ＿Ｅ，ＯＵＴ＿Ｆに接続されている。

【００２６】また、下位階層３１０や下位階層３２０の
中における各論理素子間の接続関係や、論理素子と入力
端子や出力端子間の接続関係は、図示したようになって
いるものとし、その詳細については、説明を省略する。

【００２７】以上述べたような全体回路の中の各論理素
子間の接続関係や、論理素子と入力端子や出力端子間の
接続関係を実現するように、全体論理展開領域２０の複
数個の接続素子２２，２３，２４，２５がプログラムさ
れる。

【００２８】次に、詳細論理動作解析領域４０は、プロ
グラマブルで、かつ、すべての信号観測と特定信号への
信号値設定が可能な論理素子４１と、プログラマブルな
接続素子４２，４３，４４，４５と、論理素子４１とプ
ログラマブルな接続素子４２，４３，４４，４５との間
を接続する配線４０Ｂで構成される。なお、図２におい
ては、１個の論理素子４１のみが図示されているが、実
際には、詳細論理動作解析領域４０に展開すべき部分論
理回路の回路素子の数に対応する論理素子から構成さ
れ、また、それらの論理素子間の接続状態をプログラム
するに十分な数の接続素子から構成されている。

【００２９】ここで、下位階層３１０を詳細論理動作解
析領域４０に展開すると、図３の下方に拡大して図示し
てあるように、論理素子として、例えば、オア回路ＯＲ
＿１１、アンド回路ＡＮＤ＿１１、フリップフロップ回
路ＦＦ＿１１、インバータ回路ＩＶ＿１１，ＩＶ＿１２
が、それぞれ、詳細論理動作解析領域４０の中の複数個
の論理素子４１にプログラムされる。下位階層３２０を
展開する場合も同様にして論理素子４１にプログラムさ
れる。

【００３０】また、部分回路である下位階層３１０の各
論理素子間の接続関係や、論理素子と入力端子や出力端
子間の接続関係は、次のようになっている。入力端子Ｉ
Ｎ＿１１，ＩＮ＿１２は、オア回路ＯＲ＿１１の入力端
子に接続されている。入力端子ＩＮ＿１３，ＩＮ＿１４
は、アンド回路ＡＮＤ＿１１の入力端子に接続されてい
る。オア回路ＯＲ＿１１の出力端子は、フリップフロッ
プ回路ＦＦ＿１１のセット端子に接続されている。アン
ド回路ＡＮＤ＿１１の出力端子は、フリップフロップ回
路ＦＦ＿１１のリセット端子に接続されている。

【００３１】フリップフロップ回路ＦＦ＿Ａの出力
（Ｑ）端子は、直接、下位階層３１０の出力端子ＯＵＴ
＿１１に接続され、また、インバータ回路ＩＶ＿１１を
介して、下位階層３１０の出力端子ＯＵＴ＿１２に接続
されている。また、アンド回路ＡＮＤ＿１１の出力端子
は、直接、下位階層３１０の出力端子ＯＵＴ＿１３に接
続され、また、インバータ回路ＩＶ＿１２を介して、下
位階層３１０の出力端子ＯＵＴ＿１４に接続されてい
る。

【００３２】階層渡り信号値記憶領域３０は、階層渡り
信号を記憶する記憶素子３２Ａ，３２Ｂ，３２Ｃと、全
体論理展開領域２０内の信号値または信号線Ｓ６を介し
てワークステーション２００から入力される設定値のい
ずれかを選択するセレクタ３４，３５，３６と、記憶素
子３２Ａ，３２Ｂ，３２Ｃとセレクタ３４，３５，３６
の間を接続する配線３０Ｂから構成されている。

【００３３】なお、図２においては、３個の記憶素子３
２Ａ，３２Ｂ，３２Ｃのみが図示されているが、実際に
は、詳細論理動作解析領域４０に展開すべき部分論理回
路の対する階層渡り信号の数に応じた数の記憶素子から
構成され、また、それらの記憶素子に対する信号を切り
替えるためのセレクタから構成されている。

【００３４】次に、階層渡り信号について、図２を用い
て説明する。エミュレーションの対象の論理回路として
入力するネットリストは、通常、図２に示すように、最
上位階層３００と下位階層３１０と下位階層３２０のよ
うな階層化構造で表現されている。各階層は、その上位
階層と接続するための、切り口端子を有している。この
切り口端子に接続する信号を階層渡り信号と称してい
る。

【００３５】従って、図２において、下位階層３１０に
対する階層渡り信号は、下位階層３１０の入力端子ＩＮ
＿１１，ＩＮ＿１２，ＩＮ＿１３，ＩＮ＿１４のそれぞ
れに入力する入力信号ＩＳＩＧ１１，ＩＳＩＧ１２，Ｉ
ＳＩＧ１３，ＩＳＩＧ１４と、出力端子ＯＵＴ＿１１，
ＯＵＴ＿１２，ＯＵＴ＿１３，ＯＵＴ＿１４から出力す
る出力信号ＯＳＩＧ１１，ＯＳＩＧ１２，ＯＳＩＧ１
３，ＯＳＩＧ１４である。

【００３６】また、下位階層３２０に対する階層渡り信
号は、下位階層３２０の入力端子ＩＮ＿２１，ＩＮ＿２
２，ＩＮ＿２３のそれぞれに入力する入力信号ＩＳＩＧ
２１，ＩＳＩＧ２２，ＩＳＩＧ２３と、出力端子ＯＵＴ
＿２１，ＯＵＴ＿２２，ＯＵＴ＿２３から出力する出力
信号ＯＳＩＧ２１，ＯＳＩＧ２２，ＯＳＩＧ２３であ
る。なお、最上位階層３００については、階層渡り信号
はない。

【００３７】また、全体論理展開領域２０の接続素子２
２，２３，２４，２５は、階層渡り信号値記憶領域３０
の記憶素子３２Ａ，３２Ｂ，３２Ｃと配線２０Ｃによっ
て接続されている。詳細論理動作解析領域４０の接続素
子４２，４３，４４，４５は、階層渡り信号値記憶領域
３０の記憶素子３２Ａ，３２Ｂ，３２Ｃと配線４０Ｃに
よって接続されている。

【００３８】制御回路１０は、信号線Ｓ１から与えられ
るモード選択信号を判別して、展開・エミュレーション
領域の選択、記憶素子に対する読み出し／書き込み信号
およびアドレス信号を生成する。

【００３９】選択可能なモードは、全体論理展開領域２
０に対する全体論理回路の構築モードとエミュレーショ
ン実行モード、詳細論理動作解析領域４０に対する部分
論理回路の構築モードとエミュレーション実行モード、
階層渡り信号値記憶領域３０の記憶素子内の値読み出し
モードと設定モード、詳細論理動作解析領域４０に展開
した部分論理回路のすべての信号に対する観測モードと
特定信号への信号値設定モードである。

【００４０】モード選択信号によって、全体論理回路の
構築モードが選択された場合、制御回路１０は、信号線
Ｓ２から与えられる展開データを、全体論理展開領域２
０内の各プログラマブルな論理素子２１や接続素子２
２，２３，３４，２５にセットして、エミュレーション
の対象となる論理回路を構築する。全体論理展開領域２
０は、従来のエミュレーション装置でも有しているハー
ドウェアであるため、詳細な動作については省略する。

【００４１】展開されるデータは、エミュレーションの
対象となる論理回路を構築する配置配線データと、対象
となる全体論理展開領域２０に展開された論理回路内の
階層渡り信号を階層渡り信号値記憶領域３０に接続する
配線データからなっている。全体論理回路のエミュレー
ション実行モードが選択された場合、全体論理展開領域
２０と階層渡り信号値記憶領域３０を使用してエミュレ
ーションを実行する。この時、制御回路１０は、信号線
Ｓ３から与えられる入力信号値を、全体論理展開領域２
０の回路に与えて論理回路の動作を進め、同時に、全体
論理展開領域２０内の階層渡り信号値を記憶素子３２
Ａ，３２Ｂ，３２Ｃに書き込むためのアドレスおよび書
き込み信号を、エミュレーション動作に同期させて生成
し、階層渡り信号値を記憶素子３２Ａ，３２Ｂ，３２Ｃ
に記憶させる。

【００４２】また、信号線Ｓ１から入力するモード選択
信号によって、部分論理回路の構築モードが選択された
場合、制御回路１０は、上述した全体論理回路の構築モ
ードと同様にして、信号線Ｓ２から与えられる展開デー
タを、詳細論理動作解析領域４０に構築する。この時の
展開データは、部分回路を構築する配置配線データと、
部分回路内の階層渡り信号を階層渡り信号値記憶領域３
０に接続する配線データから構成されている。

【００４３】部分論理回路のエミュレーション実行モー
ドが選択された場合、詳細論理動作解析領域４０と階層
渡り信号値記憶領域３０を使用してエミュレーションを
実行する。この時、エミュレーションに必要な入力信号
値として、階層渡り信号値記憶素子３２Ａ，３２Ｂ，３
２Ｃに記憶している信号値（全体論理回路エミュレーシ
ョン時に記憶した信号値）または信号線Ｓ３から入力さ
れる入力信号値を、詳細論理動作解析領域４０内の回路
に与える。制御回路１０は、階層渡り信号値記憶素子３
２Ａ，３２Ｂ，３２Ｃに対するアドレスおよび読み出し
信号を、エミュレーション動作に同期させて供給し、階
層渡り信号値を記憶素子３２Ａ，３２Ｂ，３２Ｃに記憶
させる。

【００４４】また、信号線Ｓ１から入力するモード選択
信号によって、階層渡り信号値記憶領域３０の記憶素子
３２Ａ，３２Ｂ，３２Ｃ内の値の読み出しの動作モード
が選択された場合、制御回路１０は、展開した回路とは
非同期に、信号線Ｓ５から記憶素子選択信号を入力し、
信号線Ｓ７から記憶素子内アドレス信号を入力して記憶
素子群に与え、読み出し信号を生成して指定された内容
を信号線Ｓ６の記憶素子データバスに出力し、信号線Ｓ
６からの取り込みを可能とする。

【００４５】また、信号線Ｓ１から入力するモード選択
信号によって、記憶素子内の値設定の動作モードが選択
された場合、制御回路１０は、読み出し動作モードと同
様にして、指定された記憶素子の記憶素子内アドレスに
対して書き込み信号を生成し、信号線Ｓ６から記憶素子
データバスに値を取り込み、セットする。

【００４６】また、信号線Ｓ１から入力するモード選択
信号によって、詳細論理動作解析領域４０に展開した部
分論理回路のすべての信号に対する観測の動作モードが
選択された場合、制御回路１０は、詳細論理動作解析領
域４０内で使用したすべての記憶素子からエミュレーシ
ョン実行期間中のデータを順次読み出し、素子特定のた
めの情報を信号線Ｓ５に出力し、読み出した値を信号線
Ｓ６に出力し、記憶素子内アドレスを信号線Ｓ７に出力
する。

【００４７】また、信号線Ｓ１から入力するモード選択
信号によって、詳細論理動作解析領域４０に展開した部
分論理回路信号への値設定の動作モードが選択された場
合、制御回路１０は、信号線Ｓ５から記憶素子選択信号
を入力し、信号線Ｓ７から記憶素子内アドレス信号を入
力して書き込み信号を生成し、信号線Ｓ６の設定値を取
り込み、記憶素子に設定する。

【００４８】図２に示したハードウェアの機能構成を実
現するためには、同一基板上に必要素子を配置する方法
や、領域毎または複数領域の組み合わせとして各々別基
板を構築し、エミュレーション装置全体構成に使用基板
の選択自由度を持たせる方法や、全体論理展開領域とこ
れ以外の領域を一つのプログラマブルな論理素子・接続
素子内に持たせる方法等が用いられる。

【００４９】次に、本発明の一実施の形態による論理エ
ミュレーション装置におけるエミュレーション実行モー
ドにおける処理について、図４，図５，図６を用いて説
明する。図４は、本発明の一実施の形態による論理エミ
ュレーション装置における全体的な処理を示すフローチ
ャートであり、図５は、本発明の一実施の形態による論
理エミュレーション装置において用いる階層渡り信号内
部テーブルの構成図であり、図６は、本発明の一実施の
形態による論理エミュレーション装置において用いる観
測信号内部テーブルの構成図である。

【００５０】図４において、＜ユーザ＞は、図１におけ
る記憶装置２２０に記憶された各ファイルや、入出力装
置２３０からの入力や出力表示を示しており、＜ソフト
ウエア処理＞は、図１のＣＰＵ２１０の内部における処
理を示しおり、＜ハードウエア＞は、図１のエミュレー
ター１００を示している。

【００５１】処理ステップ４０１において、ＣＰＵ２１
０は、エミュレーション対象論理回路としてユーザが指
定したネットリストを入力する。例えば、図３に示した
ような論理素子がそれぞれ接続された論理回路の構成が
ネットリストとして、記憶装置２２０のネットリストフ
ァイルに格納されているため、これをＣＰＵ２１０に読
み込まれる。ネットリストは、図３において説明したよ
うに、階層構造で表現されているため、下位階層３１０
や下位階層３２０の論理回路のネットリストも同様に読
み込まれる。

【００５２】次に、処理ステップ４０２において、ＣＰ
Ｕ２１０は、入力されたネットリストにおける階層渡り
信号を検索し、階層渡り信号内部テーブル５００に検索
した信号名を格納する。

【００５３】ここで、階層渡り信号内部テーブル５００
の構成について、図５を用いて説明する。図３に示した
ように、全体論理回路３００が、下位階層３１０と下位
階層３２０を有している場合、下位階層３１０に対して
は、入力信号ＩＳＩＧ１１，ＩＳＩＧ１２，ＩＳＩＧ１
３，ＩＳＩＧ１４及び出力信号ＯＳＩＧ１１，ＯＳＩＧ
１２，ＯＳＩＧ１３，ＯＳＩＧ１４が階層渡り信号であ
る。従って、階層渡り信号内部テーブル５００の信号名
のフィールドに、これらの階層渡り信号が格納される。

【００５４】なお、記憶素子のフィールドについては、
処理ステップ４０４において、後述する。また、下位階
層３２０に対しては、入力信号ＩＳＩＧ２１，ＩＳＩＧ
２２，ＩＳＩＧ２３及び出力信号ＯＳＩＧ２１，ＯＳＩ
Ｇ２２，ＯＳＩＧ２３，ＯＳＩＧ２４が階層渡り信号で
あるため、階層渡り信号内部テーブル５００の信号名の
フィールドに、これらの階層渡り信号が格納される。

【００５５】処理ステップ４０３において、ＣＰＵ２１
０は、ユーザ指定により観測信号名を入力し、同様に観
測信号内部テーブル６００に格納する。観測信号名は、
予め、記憶装置２２０の中の観測信号ファイルに格納し
ておく。例えば、図３に示す論理回路において、下位階
層３１０の信号ＴＳＩＧ１１が、論理回路の動作解析を
行うときのキーとなる信号であるとすれば、これを観測
信号として、予め、記憶装置２２０の中の観測信号ファ
イルに格納しておく。なお、観測信号としては、階層渡
り信号を指定する必要はなく、任意の信号を指定するこ
とが可能となっている。

【００５６】ここで、観測信号内部テーブル６００の構
成について、図６を用いて説明する。観測信号内部テー
ブル６００は、信号名と観測端子のフィールドから構成
されている。ここで、例えば、信号名のフィールドに
は、観測信号として、ＴＳＩＧ１１を格納する。観測端
子のフィールドについては、処理ステップ４０４におい
て、後述する。

【００５７】処理ステップ４０４において、ＣＰＵ２１
０は、入力されたネットリストに基づいて、階層渡り信
号内部テーブル５００の信号名と記憶素子間の接続や、
観測信号内部テーブル６００の信号とエミュレーション
装置外部端子間接続をすべて含めて、全体論理回路展開
領域への展開データを作成する。記憶素子および外部接
続端子は、展開データ作成時に自動選択し、これらの実
装位置情報は、内部テーブル５００，６００の信号名に
対応して格納する。

【００５８】即ち、図５に示すように、階層渡り信号Ｉ
ＳＩＧ１１が、例えば、記憶素子３２Ａに割り付けられ
ているとすれば、階層渡り信号内部テーブル５００の信
号名「ＩＳＩＧ１１」に対する記憶素子のフィールドに
「記憶素子３２Ａ」を格納する。また、図６に示すよう
に、観測信号ＴＳＩＧ１１が、例えば、観測信号の信号
線群Ｓ４の中の観測信号端子Ｓ４−１から観測可能であ
るとすると、観測信号内部テーブル６００の信号名「Ｔ
ＳＩＧ１１」に対する観測端子のフィールドに「信号線
Ｓ４−１」を格納する。

【００５９】次に、処理ステップ４０５において、ＣＰ
Ｕ２１０は、全体論理回路の構築モードを指定して、展
開データをエミュレーター１００にダウンロードする。

【００６０】処理ステップ４０６において、全体論理回
路のエミュレーター１００への構築が完了した時点で、
入出力装置２３０から全体論理回路のエミュレーション
モードを指定すると、ＣＰＵ２１０は、ユーザが指定し
た入力値（切り口信号値）データによるエミュレーショ
ンをエミュレーター１００に実行させる。

【００６１】ここでは、全体論理回路のエミュレーショ
ンの実行であるため、切り口信号値としては、図３に示
した全体論理回路３００の入力信号ＩＮ＿Ａ，ＩＮ＿
Ｂ，ＩＮ＿Ｃ，ＩＮ＿Ｄ，ＩＮ＿Ｅ，ＩＮ＿Ｆ，ＩＮ＿
Ｇ，ＩＮ＿Ｈを、それぞれ、予め時系列な入力信号とし
て、記憶装置２２０の切り口信号入力値ファイルの中に
格納しておき、このファイルから切り口信号入力値を読
みだし、エミュレーター１００に与える。

【００６２】処理ステップ４０７において、ＣＰＵ２１
０は、エミュレーションの実行中に観測信号の値をサン
プリングして収集し、ファイルに格納されていたユーザ
指定の期待値と比較し、入出力装置２３０の表示部に表
示する。

【００６３】処理ステップ４０８は、処理モードの判定
のステップであり、入出力装置２３０から入力される処
理モードに応じて、階層渡り信号値読み出しモード（図
７）や、詳細論理動作解析モード（図８）や、信号値設
定モード（図１２）を実行する。

【００６４】これらの各モードの処理の詳細について
は、それぞれ、図７，図８，図９，図１０，図１１，図
１２を用いて説明する。図７は、本発明の一実施の形態
による論理エミュレーション装置における階層渡り信号
値読み出し処理を示すフローチャートであり、図８は、
本発明の一実施の形態による論理エミュレーション装置
における論理動作詳細解析処理を示すフローチャートで
あり、図９は、本発明の一実施の形態による論理エミュ
レーション装置において抽出される部分回路の一例の説
明図であり、図１０は、本発明の一実施の形態による論
理エミュレーション装置において抽出される部分回路の
一例の説明図であり、図１１は、本発明の一実施の形態
による論理エミュレーション装置において用いる論理動
作詳細解析信号内部テーブルの構成図であり、図１２
は、本発明の一実施の形態による論理エミュレーション
装置における信号値設定処理を示すフローチャートであ
る。

【００６５】入出力装置２３０から入力される処理モー
ドが、階層渡り信号値読み出しモードである場合には、
図７に示すフローチャートに従って、処理が進められ
る。

【００６６】図７のステップ７０１において、階層渡り
信号値読み出しモードである場合には、ユーザが表示し
たい階層渡り信号名と、その階層渡り信号の読み出しタ
イミングは、予め記憶装置２２０の階層渡り信号ファイ
ルに格納されているため、ＣＰＵ２１０は、これらの階
層渡り信号名を読み出し、階層渡り信号内部テーブル５
００を参照して、指示された信号に対応する記憶素子の
実装位置を検索し、記憶素子選択信号を生成する。ここ
で、階層渡り信号は、時系列の信号であり、階層渡り信
号値の読み出しの際には、全ての階層渡り信号値を読み
出す必要は必ずしもないので、必要な部分の信号値のみ
を読み出すために、階層渡り信号の読み出しタイミング
を指定する。

【００６７】次に、ステップ７０２において、ＣＰＵ２
１０は、階層渡り信号の読み出しタイミングに基づい
て、タイミングに対応した記憶素子内アドレスを計算す
る。

【００６８】ステップ７０３において、ＣＰＵ２１０
は、エミュレーターに対して、信号線Ｓ１に記憶素子内
の値読み出しモードを出力、ステップ７０１で生成され
た記憶素子選択信号を信号線Ｓ５に出力し、ステップ７
０２で計算されたタイミングに対応した記憶素子内アド
レスを信号線Ｓ７に出力する。以上のようにして、読み
出された階層渡り信号を信号線Ｓ６の記憶素子データバ
ス端子から値を取り込み、取り込まれた階層渡り信号値
を入出力装置２３０の表示部に表示する。

【００６９】以上のようにして、記憶素子からの階層渡
り信号値の読み出し処理を実行できる。

【００７０】入出力装置２３０から入力される処理モー
ドが、論理動作詳細解析モードである場合には、図８に
示すフローチャートに従って、処理が進められる。

【００７１】図８のステップ８０１において、論理動作
詳細解析モードである場合には、ユーザが論理動作詳細
解析を行いたい信号名は、予め記憶装置２２０の論理動
作詳細解析信号ファイルに格納されているため、ＣＰＵ
２１０は、論理動作詳細解析信号名を読み出し、この信
号の値決定に係わるすべての回路を入力側に向かって階
層渡り信号まであるいは全体論理回路切り口信号までを
入力済のネットリストでトレースして部分論理回路を抽
出し、この回路内のすべての信号名を論理動作詳細解析
信号内部テーブル８００に格納する。

【００７２】論理動作詳細解析を行いたい信号名とし
て、例えば、図３に示した全体回路の中で、下位階層３
１０のＯＳＩＧ１１に対して、詳細論理動作解析を指定
された場合、抽出される部分回路は、図９に示す実線部
回路３１０Ａとなる。即ち、ＯＲ回路ＯＲ＿１１，アン
ド回路ＡＮＤ＿１１及びフリップフロップ回路ＦＦ＿１
１から構成される回路となる。この時、階層渡り信号
は、信号ＩＳＩＧ１１，ＩＳＩＧ１２，ＩＳＩＧ１３，
ＩＳＩＧ１４であり、部分回路エミュレーション時の信
号値は、階層渡り信号値記憶素子より供給する。

【００７３】また、最上位階層のＯＳＩＧ＿Ａが指定さ
れた場合は、部分回路は図１０に示す実線部回路とな
る。即ち、フリップフロップ回路ＦＦ＿Ａから構成され
る。ＴＳＩＧ＿Ａは、下位階層３１０の階層渡り信号Ｏ
ＳＩＧ１１と等価なため、部分回路エミュレーション時
の信号値は、階層渡り信号値記憶素子より供給する。た
だし、ＩＳＩＧ＿Ｇは外部端子より信号値を供給する。

【００７４】ここでは、例えば、下位階層３１０のＯＳ
ＩＧ１１に対して、詳細論理動作解析を指定されたもの
とし、図９に示す部分回路が抽出されたとすると、図１
１に示す論理動作詳細解析信号内部テーブル８００の部
分回路信号名のフィールドには、「ＴＳＩＧ１１」を格
納する。

【００７５】次に、ステップ８０２において、抽出した
部分回路に対して詳細論理動作解析領域４０への展開デ
ータを作成する。この時、階層渡り信号内部テーブル５
００に保持されている階層渡り信号と記憶素子間接続関
係を維持し、論理動作詳細解析信号内部テーブル８００
の信号の値を記憶可能なように、詳細論理動作解析領域
４０の論理素子・接続素子内の記憶素子に接続するよう
に、展開データを作成し、部分回路内信号に対応する記
憶素子の実装位置を論理動作詳細解析信号内部テーブル
８００に格納する。

【００７６】即ち、論理動作詳細解析信号内部テーブル
８００には、階層渡り信号「ＴＳＩＧ１１」に対応する
記憶素子「論理素子４１内メモリＡ」が格納される。即
ち、論理素子４１の内部は、複数のファンクションブロ
ックと複数のメモリによって構成されており、階層渡り
信号「ＴＳＩＧ１１」が「論理素子４１内メモリＡ」の
記憶素子に記憶されていることを、論理動作詳細解析信
号内部テーブル８００に格納する。

【００７７】ステップ８０３において、ＣＰＵ２１０
は、部分論理回路の構築モードを指定して、展開データ
をエミュレーター１００にダウンロードする。

【００７８】ステップ８０４において、構築が完了した
時点で部分論理回路のエミュレーションモードを指定し
て、ＣＰＵ２１０は、部分論理回路エミュレーションの
ために全体論理回路切り口信号入力値が必要な場合のみ
その入力値を記憶装置２２０のファイルから読み出し、
エミュレーションをエミュレーター１００に実行させ
る。

【００７９】なお、部分論理回路の入力である階層渡り
信号については、既に保持している記憶素子の値を使用
するため、ＣＰＵ２１０からの制御は不要である。

【００８０】次に、ステップ８０５において、エミュレ
ーション実行中に、部分回路内の全信号の信号値を収集
し、入出力装置２３０の表示部に表示する。

【００８１】次に、ステップ８０６において、信号値設
定の処理を行うかどうかを判定し、必要時には、信号値
設定の処理に進む。詳細論理動作解析後には、さらに、
動作解析を進めるにあたっては、特定の階層渡り信号値
を別の値に設定し直して、進めたい場合があるので、か
かる場合には、特定信号に対する値設定を要求すること
ができる。信号値設定は、階層渡り信号記憶素子と詳細
論理動作解析領域４０の論理素子・接続素子内の記憶素
子に対して可能である。なお、そのため、ハードウェア
内のすべての記憶素子は、ユニークな名称または実装位
置で判別できることが必要である。

【００８２】次に、処理モードが、信号値設定モードで
ある場合には、図１２に示すフローチャートに従って、
処理が進められる。

【００８３】図１２のステップ１２０１において、信号
値の設定が要求された場合、ユーザが設定したい信号名
と、その信号の読み出しタイミングと、その信号の設定
値は、予め記憶装置２２０の信号ファイルに格納されて
いるため、ＣＰＵ２１０は、ファイルから設定対象の信
号名を読み出し、階層渡り信号内部テーブル５００若し
くは論理動作詳細解析信号内部テーブル８００を参照し
て、指示された信号に対応する記憶素子の実装位置を検
索し、記憶素子選択信号を生成する。信号の設定値とし
ては、時刻に応じて変化する信号値とすることができ
る。

【００８４】次に、ステップ１２０２において、ＣＰＵ
２１０は、信号の読み出しタイミングに基づいて、タイ
ミングに対応した記憶素子内アドレスを計算する。

【００８５】ステップ１２０３において、ＣＰＵ２１０
は、信号の設定値を読み出し、エミュレーター１００に
対しては、信号線Ｓ１に記憶素子への値書き込みモード
を出力し、ステップ１２０１で生成された記憶素子選択
信号を信号線Ｓ５に出力し、ステップ１２０２で計算さ
れたタイミングに対応した記憶素子内アドレスを信号線
Ｓ７に出力し、さらに、信号線Ｓ６の記憶素子データバ
ス端子に信号の設定値を出力する。

【００８６】信号値の表示・設定は、ユーザ指定のすべ
ての信号およびタイミング範囲に対して繰り返し処理さ
れる。

【００８７】信号値が新たに設定されると、図８のステ
ップ８０４，８０５において、説明したように、エミュ
レーションを実行し、部分回路内の信号値を収集して表
示することにより、部分回路の論理解析を進めることが
できる。

【００８８】信号値の設定は、階層渡り信号及び部分回
路の全信号に対して、外部より行うことができる。従っ
て、抽出部分回路以外の動作不良箇所を切り離した局所
動作のエミュレーションも可能であり、また、仮定故障
時の論理動作のエミュレーションも可能であり、広範囲
の論理動作の検証に適用できるものとなる。

【００８９】ユーザとワークステーション２００のイン
タフェースは、グラフィカルベース、コマンドベースの
何れであっても良く、ユーザ指定データの処理は、個々
の指定毎、ファイル入力等の全指定情報入力後の何れで
あっても良い。

【００９０】以上のようにして、キーとなる観測信号を
用いて論理回路の動作解析を行うにあたって観測信号に
対する部分回路を抽出して、詳細論理動作解析領域４０
に展開し、詳細論理動作解析領域４０上でエミュレーシ
ョンを実行するようにしている。抽出された部分回路
は、階層渡り信号レベルで抽出されるため、回路構成を
小規模にできるため、論理解析を容易に行えるようにな
る。

【００９１】即ち、図３に示した出力信号ＯＳＩＧ１１
を観測信号とする場合に、本実施の形態では、図９に示
したＯＲ回路ＯＲ＿１１，アンド回路ＡＮＤ＿１１及び
フリップフロップ回路ＦＦ＿１１から構成される部分回
路を抽出することになる。

【００９２】それに対して、従来の方法では、ＯＲ回路
ＯＲ＿１１，アンド回路ＡＮＤ＿１１及びフリップフロ
ップ回路ＦＦ＿１１に加えて、さらに、アンド回路ＡＮ
Ｄ＿１，ＡＮＤ＿２及びインバーター回路ＩＶ＿１を含
めた回路に対して論理解析をする必要があった。

【００９３】また、渡り信号レベルで抽出するため、論
理回路動作解析のための切り口の信号の数を減らすこと
ができる。

【００９４】以上説明したように、従来の方法では、観
測可能な信号は展開データ作成時に固定化され、異なる
信号を観測する場合には、利用者による観測信号定義を
変更し、再度展開データを作成し、エミュレーションを
実行する必要があった。さらに、観測可能信号数は端子
数で制限されるため、必要観測信号をすべて定義してい
るとは限らず、何度も観測信号を変更し、同一プロセス
を繰り返していた。その結果、利用者が予め指定したキ
ーとなる観測信号が、本来予定していた期待値の信号と
異なっており、検証すべき論理回路に不具合がある場合
に、その原因を調べるのが容易でないという問題があっ
た。

【００９５】それに対して、上述した本実施の形態によ
る方法では、部分回路を階層渡り信号レベルで抽出する
ようにしたので、論理解析する回路構成を小規模にでき
るので、従来よりも容易に論理回路の動作解析が可能と
なる。

【００９６】また、従来方法では、信号値は常に０／１
いずれかに固定する機能しかなく、時刻に応じて値を変
化させることができなかったのに対して、本実施の形態
では、信号値を時刻に応じて変化させることが可能とな
る。

【００９７】次に、本発明の他の実施の形態による論理
エミュレーション装置によるＦＦ初期化不良解析処理に
ついて、図８，図１３，図１４，図１５を用いて説明す
る。図１３は、本発明の一実施の形態による論理エミュ
レーション装置におけるフリップフロップ回路に対する
不定値解析回路の説明図であり、図１４は、本発明の一
実施の形態による論理エミュレーション装置における２
入力アンド回路に対する不定値解析回路の説明図であ
り、図１５は、本発明の一実施の形態による論理エミュ
レーション装置における２入力オア回路に対する不定値
解析回路の説明図である。

【００９８】本実施の形態では、ＦＦ初期化不良時に発
生する初期不定値伝播に関するエミュレーションを可能
とするものである。

【００９９】ＦＦ初期化不良解析処理の基本的な処理フ
ローは、図８のフローチャートに示した処理フローと同
様であるので、以下、図８を用いて説明する。

【０１００】図８のステップ８０１において、ＦＦ初期
化不良解析モードである場合には、ユーザが論理動作詳
細解析を行いたい信号名は、予め記憶装置２２０の論理
動作詳細解析信号ファイルに格納されているため、ＣＰ
Ｕ２１０は、論理動作詳細解析信号名を読み出し、この
信号の値決定に係わるすべての回路を入力側に向かって
階層渡り信号まであるいは全体論理回路切り口信号まで
を入力済のネットリストでトレースして部分論理回路を
抽出し、この回路内のすべての信号名を論理動作詳細解
析信号内部テーブル８００に格納する。

【０１０１】論理動作詳細解析を行いたい信号名とし
て、例えば、図３に示した全体回路の中で、下位階層３
１０のＯＳＩＧ１１に対して、詳細論理動作解析を指定
された場合、部分回路は、図９に示す実線部回路３１０
Ａとなる。そして、図１１に示す論理動作詳細解析信号
内部テーブル８００の部分回路信号名のフィールドに
は、「ＴＳＩＧ１１」を格納する。

【０１０２】また、不定値伝播を１で表し、０／１論理
値伝播を０で表す不定値解析回路を抽出された部分論理
回路に追加して抽出する。不定値解析回路は、インバー
タ以外の論理基本素子毎に存在する。

【０１０３】フリップフロップ回路に対する不定値解析
回路について、図１３を用いて説明する。図１３（Ａ）
において、図中、細線部分は抽出部分論理回路を示し、
太線部分は不定値解析回路を示している。即ち、フリッ
プフロップ回路（ＦＦ）１３０１が、抽出部分論理回路
である時、不定値解析回路は、抽出部分論理回路である
ＦＦ１３０１のセット入力とリセット入力の論理和をと
るオア回路（ＯＲ）１３０３と、このＯＲ１３０３の出
力をリセット入力とするフリップフロップ回路（ＦＦ）
１３０２から構成される。ＦＦ１３０２のＤ入力には、
前段からの不定信号値を入力し、Ｑ出力は、次段への不
定信号値とする。

【０１０４】ＦＦ１３０１の真理値表は、図１３（Ｂ）
に示すようになっている。即ち、ＦＦ１３０１のＱ出力
の初期値は、不定である。そして、セット入力が”１”
になると、Ｑ出力が”１”になる。ＦＦ１３０１のリセ
ット入力が”１”になると、Ｑ出力は”０”になる。ク
ロック信号が”１”になると、Ｑ出力は、Ｄ端子入力値
を保持する。Ｄ端子入力が不定値の時は、Ｑ出力も不定
値となる。

【０１０５】ＦＦ１３０２は、エミュレーション前に”
１”に初期化する。そして、ＦＦ１３０２のリセット信
号で、”０”を保持する。即ち、ＦＦ１３０１のセット
入力若しくはリセット入力が”１”の時、ＯＲ１３０３
の出力によって、ＦＦ１３０２のＱ出力は、”０”とな
る。

【０１０６】２入力アンド回路に対する不定値解析回路
について、図１４を用いて説明する。図１４（Ａ）にお
いて、図中、細線部分は抽出部分論理回路を示し、太線
部分は不定値解析回路を示している。即ち、アンド回路
（ＡＮＤ）１４０１が、抽出部分論理回路である時、不
定値解析回路は、抽出部分論理回路であるＡＮＤ１４０
１の一方の入力Ｉ１に対してセレクタ回路１４０２を介
し、他方の入力Ｉ２に対してセレクタ回路１４０３を介
したものを入力とするアンド回路（ＡＮＤ）１４０４か
ら構成される。セレクタ回路１４０２及びセレクタ回路
１４０３のセレクト信号を前段からの不定信号値とする
ことにより、ＡＮＤ１４０４は、次段への不定信号値と
なる。不定伝播なし，即ち、セレクト信号が”０”の場
合は、抽出部分回路の実際の信号値を選択する。

【０１０７】不定値解析回路の出力は、不定値が伝播す
ると”１”となり、伝播しなければ”０”となる。

【０１０８】ＡＮＤ１４０１の真理値表は、図１４
（Ｂ）に示すようになっている。即ち、入力Ｉ１が、”
１”若しくは”不定”で、入力Ｉ２が”不定”の時、出
力Ｏ３は、”不定”となる。入力Ｉ１が”０”で、入力
Ｉ２が”不定”の時の出力Ｏ３は、”０”となる。

【０１０９】次に、２入力オア回路に対する不定値解析
回路について、図１５を用いて説明する。図１５（Ａ）
において、図中、細線部分は抽出部分論理回路を示し、
太線部分は不定値解析回路を示している。即ち、オア回
路（ＯＲ）１５０１が、抽出部分論理回路である時、不
定値解析回路は、抽出部分論理回路であるＯＲ１５０１
の一方の入力Ｉ１に対してセレクタ回路１５０２を介
し、他方の入力Ｉ２に対してセレクタ回路１５０３を介
したものを入力とするオア回路（ＯＲ）１５０４と、Ｏ
Ｒ１５０４の出力を一方の反転入力とし、他方の入力に
セレクタ回路１５０２へのセレクタ信号が入力するアン
ド回路（ＡＮＤ）１５０７と、ＯＲ１５０４の出力を一
方の反転入力とし、他方の入力にセレクタ回路１５０３
へのセレクタ信号が入力するアンド回路（ＡＮＤ）１５
０８と、ＡＮＤ１５０７とＡＮＤ１５０８の出力の論理
和をとるオア回路（ＯＲ）１５０９から構成される。セ
レクタ回路１５０２及びセレクタ回路１５０３のセレク
ト信号を前段からの不定信号値とすることにより、ＯＲ
１５０９の出力は、次段への不定信号値となる。

【０１１０】不定値解析回路の出力は、不定値が伝播す
ると”１”となり、伝播しなければ”０”となる。

【０１１１】ＯＲ１５０１の真理値表は、図１５（Ｂ）
に示すようになっている。即ち、入力Ｉ１が、”０”若
しくは”不定”で、入力Ｉ２が”不定”の時、出力Ｏ３
は、”不定”となる。入力Ｉ１が”１”で、入力Ｉ２
が”不定”の時の出力Ｏ３は、”１”となる。

【０１１２】以上のような不定値解析回路が、部分回路
とともに、ステップ８０１において抽出される。

【０１１３】次に、ステップ８０２において、抽出した
部分回路及び不定値解析回路に対して詳細論理動作解析
領域４０への展開データを作成する。この時、階層渡り
信号内部テーブル５００に保持されている階層渡り信号
と記憶素子間接続関係を維持し、論理動作詳細解析信号
内部テーブル８００の信号の値を記憶可能なように、詳
細論理動作解析領域４０の論理素子・接続素子内の記憶
素子に接続するように、展開データを作成し、部分回路
内信号に対応する記憶素子の実装位置を論理動作詳細解
析信号内部テーブル８００に格納する。

【０１１４】即ち、論理動作詳細解析信号内部テーブル
８００には、階層渡り信号「ＴＳＩＧ１１」に対応する
記憶素子「論理素子４１内のメモリＡ」が格納される。

【０１１５】ステップ８０３において、ＣＰＵ２１０
は、部分論理回路及び不定値解析回路の構築モードを指
定して、展開データをエミュレーター１００にダウンロ
ードする。

【０１１６】ステップ８０４において、構築が完了した
時点で部分論理回路及び不定値解析回路のエミュレーシ
ョンモードを指定して、ＣＰＵ２１０は、部分論理回路
及び不定値解析回路エミュレーションのために全体論理
回路切り口信号入力値が必要な場合のみ、その入力値を
記憶装置２２０のファイルから読み出し、エミュレーシ
ョンをエミュレーター１００に実行させる。

【０１１７】なお、部分論理回路の入力である階層渡り
信号については、既に保持している記憶素子の値を使用
するため、ＣＰＵ２１０からの制御は不要である。

【０１１８】次に、ステップ８０５において、エミュレ
ーション実行中に、部分回路及び不定値解析回路内の全
信号の信号値を収集し、入出力装置２３０の表示部に表
示する。

【０１１９】次に、ステップ８０６において、信号値設
定の処理を行うかどうかを判定し、必要時には、信号値
設定の処理に進む。詳細論理動作解析後には、さらに、
動作解析を進めるにあたっては、特定の階層渡り信号値
を別の値に設定し直して、進めたい場合があるので、か
かる場合には、特定信号に対する値設定を要求すること
ができる。信号値設定は、階層渡り信号記憶素子と詳細
論理動作解析領域４０の論理素子・接続素子内の記憶素
子にたいして可能である。なお、そのため、ハードウェ
ア内のすべての記憶素子は、ユニークな名称または実装
位置で判別できることが必要である。

【０１２０】以上のようにして、エミュレーションを実
行すれば、すべての信号値をユーザが知ることができる
ため、実回路の動作と並列に初期化不良の論理素子，動
作不良の原因信号を特定することが可能である。

【０１２１】従来の論理エミュレータ装置では、ハード
ウェアに論理を展開し、実行するため、記憶素子の初期
値は、論理値０／１のいづれかとなり、初期化不良のエ
ミュレーションは不可であった。しかしながら、本実施
の形態では、記憶素子の初期化不良をエミュレーション
し、短時間での解析が可能となる。

【０１２２】また、ＦＦ初期化不良をエミュレーション
で検証可能となるので、実チップ製造前に不良摘出が可
能となるため、チップの再製造の要因を削減可能とな
る。

【０１２３】本実施の形態によれば、記憶素子の初期化
不良をエミュレーションすることが可能となる。

【０１２４】

【発明の効果】本発明によれば、論理エミュレーション
装置における動作不良解析が容易に行えるようになる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による論理エミュレーシ
ョン装置のシステムブロック図である。

【図２】本発明の一実施の形態による論理エミュレーシ
ョン装置の中のエミュレーターのブロック図である。

【図３】本発明の一実施の形態による論理エミュレーシ
ョン装置においてエミュレーションする論理回路構成の
一例の説明図である。

【図４】本発明の一実施の形態による論理エミュレーシ
ョン装置における全体的な処理を示すフローチャートで
ある。

【図５】本発明の一実施の形態による論理エミュレーシ
ョン装置において用いる階層渡り信号内部テーブルの構
成図である。

【図６】本発明の一実施の形態による論理エミュレーシ
ョン装置において用いる観測信号内部テーブルの構成図
である。

【図７】図７は、本発明の一実施の形態による論理エミ
ュレーション装置における階層渡り信号値読み出し処理
を示すフローチャートである。

【図８】本発明の一実施の形態による論理エミュレーシ
ョン装置における論理動作詳細解析処理を示すフローチ
ャートである。

【図９】本発明の一実施の形態による論理エミュレーシ
ョン装置において抽出される部分回路の一例の説明図で
ある。

【図１０】本発明の一実施の形態による論理エミュレー
ション装置において抽出される部分回路の一例の説明図
である。

【図１１】本発明の一実施の形態による論理エミュレー
ション装置において用いる論理動作詳細解析信号内部テ
ーブルの構成図である。

【図１２】本発明の一実施の形態による論理エミュレー
ション装置における信号値設定処理を示すフローチャー
トである。

【図１３】本発明の一実施の形態による論理エミュレー
ション装置におけるフリップフロップ回路に対する不定
値解析回路の説明図である。

【図１４】本発明の一実施の形態による論理エミュレー
ション装置における２入力アンド回路に対する不定値解
析回路の説明図である。

【図１５】本発明の一実施の形態による論理エミュレー
ション装置における２入力オア回路に対する不定値解析
回路の説明図である。

【符号の説明】

１０…制御回路２０…全体論理展開領域２０Ａ，２０Ｂ，２０Ｃ，３０Ａ，３０Ｂ，４０Ａ，４
０Ｂ，４０Ｃ…配線２１…論理素子２２，２３，２４，２５…接続素子３０…階層渡り信号値記憶領域３２Ａ，３２Ｂ，３２Ｃ…記憶素子３４，３５，３６…セレクタ４０…詳細論理動作解析領域４１…論理素子４２，４３，４４，４５…接続素子１００…エミュレーター２００…ワークステーション２１０…ＣＰＵ２２０…記憶装置２３０…入出力装置２４０，２５０，２６０…バスラインＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７…信号線３００…最上位階層３００Ａ，３１０Ａ…実線部回路３１０，３２０…下位階層５００…階層渡り信号内部テーブル６００…観測信号内部テーブル８００…論理動作詳細解析信号内部テーブル

Claims

【特許請求の範囲】

【請求項１】論理回路の全体のネットリストをプログ
ラマブルな論理素子及び接続素子から構成される全体論
理展開領域に展開して、上記論理回路の全体の動作解析
行う論理エミュレーション装置において、上記論理回路の一部の部分回路を全体の論理回路から独
立して展開できるとともに、すべての信号を観測可能な
プログラマブルな論理素子と接続素子から構成される詳
細論理動作解析領域を備え、全体の論理回路の内の特定部分の部分回路を上記詳細論
理動作解析領域に展開して、この部分回路の動作解析を
行うことを特徴とする論理エミュレーション装置。
【請求項２】請求項１記載の論理エミュレーション装
置において、上記論理回路のネットリストは、階層化されており、外部から指定した観測信号に対して、この観測信号を決
定する部分回路を上記ネットリスト上の下位階層の切り
口信号である階層渡り信号レベルで抽出し、上記詳細論
理動作解析領域に展開して、この抽出された部分回路の
動作解析を行うことを特徴とする論理エミュレーション
装置。
【請求項３】請求項１記載の論理エミュレーション装
置において、上記論理回路のネットリストは、階層化されており、下位階層の切り口信号である階層渡り信号の値を記憶す
る階層渡り信号記憶領域を備え、上記詳細論理動作解析領域に展開された部分回路の動作
解析は、この階層渡り信号記憶領域に記憶された階層渡
り信号値に基づいて行うことを特徴とする論理エミュレ
ーション装置。
【請求項４】請求項３記載の論理エミュレーション装
置において、上記階層渡り信号記憶領域に記憶された階層渡り信号値
を外部より設定可能な信号値設定手段を備えたことを特
徴とする論理エミュレーション装置。
【請求項５】請求項１記載の論理エミュレーション装
置において、上記詳細論理動作解析領域に上記部分回路を展開する際
に、上記部分回路に加えて、不定値伝播を１で表し、論
理値伝播を０で表す不定値解析回路を付加して展開する
ことを特徴とする論理エミュレーション装置。