JPH09128431A - 形式検証システム - Google Patents
形式検証システムInfo
- Publication number
- JPH09128431A JPH09128431A JP7288678A JP28867895A JPH09128431A JP H09128431 A JPH09128431 A JP H09128431A JP 7288678 A JP7288678 A JP 7288678A JP 28867895 A JP28867895 A JP 28867895A JP H09128431 A JPH09128431 A JP H09128431A
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- equivalence
- circuit
- initial state
- description
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 順序回路を含む回路間の論理の等価性を形式
検証によって検証する。 【解決手段】 この実施形態の形式検証システムにおい
ては、回路記述格納部１３における回路Ａ，Ｂそれぞれ
の回路記述の書き換え、入力コマンドまたは初期設定記
述による形式検証モジュール１６に対する初期状態の設
定、またはシミュレータモジュール１７による初期状態
設定のためのシミュレーションの実行により、形式検証
モジュール１６に回路Ａ，Ｂの初期状態が与えられる。
よって、シミュレーションによる検証の場合のような膨
大な入力ベクタを用意する必要がなくなり、順序回路を
含む回路間の等価性を効率良く検証できる。
検証によって検証する。 【解決手段】 この実施形態の形式検証システムにおい
ては、回路記述格納部１３における回路Ａ，Ｂそれぞれ
の回路記述の書き換え、入力コマンドまたは初期設定記
述による形式検証モジュール１６に対する初期状態の設
定、またはシミュレータモジュール１７による初期状態
設定のためのシミュレーションの実行により、形式検証
モジュール１６に回路Ａ，Ｂの初期状態が与えられる。
よって、シミュレーションによる検証の場合のような膨
大な入力ベクタを用意する必要がなくなり、順序回路を
含む回路間の等価性を効率良く検証できる。
Description
【０００１】
【発明の属する技術分野】この発明は形式検証システム
に関し、特に論理回路の設計において生成されてゆく２
つの論理回路間の論理の等価性を検証する形式検証シス
テムに関する。
に関し、特に論理回路の設計において生成されてゆく２
つの論理回路間の論理の等価性を検証する形式検証シス
テムに関する。
【０００２】
【従来の技術】一般に、論理設計は、レジスタ転送レベ
ルの設計から始まり、次にゲートレベルへの設計を行う
ことによって設計の詳細化が図られている。ゲートレベ
ルの設計では、論理的な動作とタイミング条件とによっ
て同一の動作をさまざまな形態で実現することができる
ので、この設計手法は論理回路の設計改善に好適であ
る。
ルの設計から始まり、次にゲートレベルへの設計を行う
ことによって設計の詳細化が図られている。ゲートレベ
ルの設計では、論理的な動作とタイミング条件とによっ
て同一の動作をさまざまな形態で実現することができる
ので、この設計手法は論理回路の設計改善に好適であ
る。
【０００３】こうした設計の詳細化や設計改善がなされ
た場合、２つの論理回路間の論理の等価性を検証するこ
とが必要となる２つの論理回路間の論理の等価性を検証
する方法としては、論理シミュレーションと形式検証
（formal verification ）とが知られている。
た場合、２つの論理回路間の論理の等価性を検証するこ
とが必要となる２つの論理回路間の論理の等価性を検証
する方法としては、論理シミュレーションと形式検証
（formal verification ）とが知られている。
【０００４】形式検証は、２つの論理回路それぞれを論
理関数に変換して数学的にその等価性を検証する方法で
あり、十分に確実度の高い検証を行うことかできる。し
かし、従来の形式検証システムは組み合わせ回路専用の
ものしかなく、組み合わせ回路だけでなく順序回路を含
む２つの回路の等価性検証には適用することができなか
った。
理関数に変換して数学的にその等価性を検証する方法で
あり、十分に確実度の高い検証を行うことかできる。し
かし、従来の形式検証システムは組み合わせ回路専用の
ものしかなく、組み合わせ回路だけでなく順序回路を含
む２つの回路の等価性検証には適用することができなか
った。
【０００５】すなわち、組み合わせ回路だけでなく順序
回路を含む２つの回路の等価性を検証する場合には、初
期状態の指定が不可欠である。その例を図７に示す。図
７（ａ）と図７（ｂ）の回路Ａ，Ｂは外見上は全く等価
に見えるが、フリップ・フロップの初期状態が異なる
と、与えられる入力値に対して出力値は異なる結果とな
る。この場合、２つの回路は等価であるとは言えない。
回路を含む２つの回路の等価性を検証する場合には、初
期状態の指定が不可欠である。その例を図７に示す。図
７（ａ）と図７（ｂ）の回路Ａ，Ｂは外見上は全く等価
に見えるが、フリップ・フロップの初期状態が異なる
と、与えられる入力値に対して出力値は異なる結果とな
る。この場合、２つの回路は等価であるとは言えない。
【０００６】このため、順序回路を含む２つの回路の等
価性を検証する場合には、従来では、シミュレーション
による検証が行われていた。これは、論理の等価性を検
証するためにテストベクタを回路に与えてシミュレーシ
ョンし、出力結果が同一ならば等価であると判断する方
法である。
価性を検証する場合には、従来では、シミュレーション
による検証が行われていた。これは、論理の等価性を検
証するためにテストベクタを回路に与えてシミュレーシ
ョンし、出力結果が同一ならば等価であると判断する方
法である。
【０００７】しかし、このようなシミュレーションによ
る検証を行う場合には、その検証の確実度を高めるため
に、あらゆる状態をもたらすテストベクタを用意しなけ
ればならない。また、設計の詳細化等によって回路が複
雑になると、用意しなければならないテストベクタの数
は飛躍的に増大することになる。このため、シミュレー
ションによる等価性の検証では、その検証のために膨大
な時間を要するという問題がある。
る検証を行う場合には、その検証の確実度を高めるため
に、あらゆる状態をもたらすテストベクタを用意しなけ
ればならない。また、設計の詳細化等によって回路が複
雑になると、用意しなければならないテストベクタの数
は飛躍的に増大することになる。このため、シミュレー
ションによる等価性の検証では、その検証のために膨大
な時間を要するという問題がある。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の形式検証システムでは、組み合わせ回路の等価性しか
検証できず、順序回路を含む回路間の等価性を検証する
場合には、多くのテストベクタを必要とするシミュレー
ションによる検証を行わざる得なかった。このため、検
証処理に膨大な時間が必要ととされる欠点があった。
の形式検証システムでは、組み合わせ回路の等価性しか
検証できず、順序回路を含む回路間の等価性を検証する
場合には、多くのテストベクタを必要とするシミュレー
ションによる検証を行わざる得なかった。このため、検
証処理に膨大な時間が必要ととされる欠点があった。
【０００９】この発明はこのような点に鑑みてなされた
ものであり、組み合わせ回路だけでなく順序回路を含む
回路間の等価性を検証することが可能な形式検証システ
ムを提供することを目的とする。
ものであり、組み合わせ回路だけでなく順序回路を含む
回路間の等価性を検証することが可能な形式検証システ
ムを提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明による形式検証
システムは、順序回路を含む２つの論理回路間の等価性
を検証するものであって、比較対象となる２つの回路そ
れぞれの初期情報を明示するためにそれら回路の回路記
述そのものを書き換える手段を具備し、初期状態が明示
的に記述された回路記述同志を比較することによって等
価性を検証することを特徴とする。
システムは、順序回路を含む２つの論理回路間の等価性
を検証するものであって、比較対象となる２つの回路そ
れぞれの初期情報を明示するためにそれら回路の回路記
述そのものを書き換える手段を具備し、初期状態が明示
的に記述された回路記述同志を比較することによって等
価性を検証することを特徴とする。
【００１１】この形式検証システムにおいては、順序回
路の初期状態を考慮した状態で回路間の形式検証を行う
ことができるので、シミュレーションによる検証の場合
のような膨大なテストベクタを用意することなく、順序
回路を含む２つの論理回路の等価性を効率良く、且つ高
確実度で検証することが可能となる。
路の初期状態を考慮した状態で回路間の形式検証を行う
ことができるので、シミュレーションによる検証の場合
のような膨大なテストベクタを用意することなく、順序
回路を含む２つの論理回路の等価性を効率良く、且つ高
確実度で検証することが可能となる。
【００１２】また、回路記述そのものを書き換える代り
に、比較対象となる２つの回路それぞれの初期状態を指
定する初期設定情報を入力し、それによって初期状態を
設定して等価性を検証することも可能である。
に、比較対象となる２つの回路それぞれの初期状態を指
定する初期設定情報を入力し、それによって初期状態を
設定して等価性を検証することも可能である。
【００１３】初期設定情報としては、初期設定記述やそ
れを指定するコマンドを利用することが好ましい。ま
た、この発明の形式検証システムは、比較対象となる２
つの回路それぞれを初期状態にする入力ベクタを用いて
それら回路の動作をシミュレーションするシミュレータ
を利用して等価性の検証を行うことを特徴とする。この
ようにしても順序回路の初期状態を設定することがで
き、形式検証による高確実度な等価性の検証を行うこと
ができる。
れを指定するコマンドを利用することが好ましい。ま
た、この発明の形式検証システムは、比較対象となる２
つの回路それぞれを初期状態にする入力ベクタを用いて
それら回路の動作をシミュレーションするシミュレータ
を利用して等価性の検証を行うことを特徴とする。この
ようにしても順序回路の初期状態を設定することがで
き、形式検証による高確実度な等価性の検証を行うこと
ができる。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係る形式検証システムを実現するためのソフトウェア
プログラムを実行するコンピュータシステムの構成が示
されている。
実施形態を説明する。図１には、この発明の一実施形態
に係る形式検証システムを実現するためのソフトウェア
プログラムを実行するコンピュータシステムの構成が示
されている。
【００１５】この形式検証（formal verification ）シ
ステムは、論理回路の設計の詳細化や設計改善がなされ
た場合などに、２つの論理回路間の論理の等価性を回路
記述を用いて数学的に検証するものであり、組み合わせ
回路だけでなく順序回路を含む論理回路間の等価性も検
証できるように、順序回路の初期状態を設定する機能を
有している。
ステムは、論理回路の設計の詳細化や設計改善がなされ
た場合などに、２つの論理回路間の論理の等価性を回路
記述を用いて数学的に検証するものであり、組み合わせ
回路だけでなく順序回路を含む論理回路間の等価性も検
証できるように、順序回路の初期状態を設定する機能を
有している。
【００１６】以下、図１の各構成要素について説明す
る。１１はＣＰＵであり、システムの制御および各プロ
グラムモジュールの実行を行う。
る。１１はＣＰＵであり、システムの制御および各プロ
グラムモジュールの実行を行う。
【００１７】１２は初期状態設定記述であり、この記述
を形式検証モジュール１６は解釈し、初期状態を設定す
る。１３は比較対象となる回路Ａと回路Ｂの記述が格納
されている回路記述格納部である。
を形式検証モジュール１６は解釈し、初期状態を設定す
る。１３は比較対象となる回路Ａと回路Ｂの記述が格納
されている回路記述格納部である。
【００１８】１４は入力装置であり、初期状態指定を入
力する装置（キーボード、マウス等）である。１５は表
示装置であり、初期状態の表示や形式検証結果を表示す
る装置である。
力する装置（キーボード、マウス等）である。１５は表
示装置であり、初期状態の表示や形式検証結果を表示す
る装置である。
【００１９】１６は形式検証モジュールであり、２つの
論理回路の等価性を検証する。１７はシミュレータ・モ
ジュールであり、１９で与えられた初期状態設定テスト
・パターンを入力し、シミュレーションを実行して論理
回路の初期状態を決定する。
論理回路の等価性を検証する。１７はシミュレータ・モ
ジュールであり、１９で与えられた初期状態設定テスト
・パターンを入力し、シミュレーションを実行して論理
回路の初期状態を決定する。
【００２０】１８はコマンドモニタ・モジュールであ
り、シミュレータ１７を実行させて得た初期状態値を形
式検証モジュール１６に伝達する。また、このコマンド
モニタ・モジュール１８は、入力装置１４から入力され
た初期設定コマンドを解釈して形式検証モジュール１６
に伝達する。また、コマンドモニタ・モジュール１８
は、入力装置１４から入力された初期状態設定コマンド
を解釈して、論理回路Ａと論理回路Ｂの記述を変更す
る。
り、シミュレータ１７を実行させて得た初期状態値を形
式検証モジュール１６に伝達する。また、このコマンド
モニタ・モジュール１８は、入力装置１４から入力され
た初期設定コマンドを解釈して形式検証モジュール１６
に伝達する。また、コマンドモニタ・モジュール１８
は、入力装置１４から入力された初期状態設定コマンド
を解釈して、論理回路Ａと論理回路Ｂの記述を変更す
る。
【００２１】１９は初期状態設定テスト・パターンであ
る。次に、図７の論理回路Ａ，Ｂ間の等価性を検証する
場合を例に取って、形式検証システムの処理手順を説明
する。 （１）まず、論理回路Ａ，Ｂの各Ｄ型フリップ・フロッ
プＦＤ１の回路記述そのものを書き換える例について説
明する。
る。次に、図７の論理回路Ａ，Ｂ間の等価性を検証する
場合を例に取って、形式検証システムの処理手順を説明
する。 （１）まず、論理回路Ａ，Ｂの各Ｄ型フリップ・フロッ
プＦＤ１の回路記述そのものを書き換える例について説
明する。
【００２２】図２には、各フリップ・フロップＦＤ１の
初期状態を考慮して、それらの回路記述を書き換えた例
が示されている。通常、出力ポートＱ、及びＱＮはデフ
ォルトの値が入る。ここでは、ビット型を用いているの
で、図２（ａ）に示すように、デフォルト値は共に
“０”である。図７の論理回路Ａのフリップ・フロップ
ＦＤ１については、初期状態はＱ＝“０”，ＱＮ＝
“１”であるので、図２（ｂ）に示すように、Ｑがデフ
ォルト値“０”で、ＱＮ＝“１”に書き換えられる。
初期状態を考慮して、それらの回路記述を書き換えた例
が示されている。通常、出力ポートＱ、及びＱＮはデフ
ォルトの値が入る。ここでは、ビット型を用いているの
で、図２（ａ）に示すように、デフォルト値は共に
“０”である。図７の論理回路Ａのフリップ・フロップ
ＦＤ１については、初期状態はＱ＝“０”，ＱＮ＝
“１”であるので、図２（ｂ）に示すように、Ｑがデフ
ォルト値“０”で、ＱＮ＝“１”に書き換えられる。
【００２３】同様にして、図７の論理回路Ｂについて
も、初期状態を設定するための回路記述の書き換えが行
われ、ＱＮがデフォルト値“０”で、Ｑが“１”に書き
換えられる。
も、初期状態を設定するための回路記述の書き換えが行
われ、ＱＮがデフォルト値“０”で、Ｑが“１”に書き
換えられる。
【００２４】この場合の等価性検証処理の手順を図３に
示す。まず、入力装置１４などからの初期状態の入力に
従って、回路記述格納部１３の回路Ａについての回路記
述を書き換え、初期状態を回路Ａの回路記述に反映させ
る（ステップＳ１１）。
示す。まず、入力装置１４などからの初期状態の入力に
従って、回路記述格納部１３の回路Ａについての回路記
述を書き換え、初期状態を回路Ａの回路記述に反映させ
る（ステップＳ１１）。
【００２５】この書き換えは、形式検証モジュール１４
や回路記述言語をサポートする書き換え専用のプログラ
ム等を利用して行うことができる。次に、入力装置１４
などからの初期状態の入力に従って、回路記述格納部１
３の回路Ｂについての回路記述を書き換え、初期状態を
回路Ｂの回路記述に反映させる（ステップＳ１３）。
や回路記述言語をサポートする書き換え専用のプログラ
ム等を利用して行うことができる。次に、入力装置１４
などからの初期状態の入力に従って、回路記述格納部１
３の回路Ｂについての回路記述を書き換え、初期状態を
回路Ｂの回路記述に反映させる（ステップＳ１３）。
【００２６】この後、形式検証モジュール１６は、書き
換えられた回路Ａ，Ｂの回路記述同志を比較することに
よってそれらの論理的な等価性を検証する（ステップＳ
１３）。 （２）次に、図４のフローチャートを参照して、等価性
検証処理の第２の例を説明する。
換えられた回路Ａ，Ｂの回路記述同志を比較することに
よってそれらの論理的な等価性を検証する（ステップＳ
１３）。 （２）次に、図４のフローチャートを参照して、等価性
検証処理の第２の例を説明する。
【００２７】まず、回路Ａ，Ｂそれぞれの初期状態を記
述した初期設定記述を初期状態設定記述格納部１２から
入力する（ステップＳ２１）。この場合、初期設定記述
は下記のように与えられる。
述した初期設定記述を初期状態設定記述格納部１２から
入力する（ステップＳ２１）。この場合、初期設定記述
は下記のように与えられる。
【００２８】Initial value ＱＮ of ＦＤ１ is ‘１’ 次に、この初期設定記述を形式検証モジュール１６が直
接解釈して、回路Ａ，Ｂそれぞれの初期状態を認識する
（ステップＳ２２）。そして、形式検証モジュール１６
は、認識した回路Ａ，Ｂの初期状態を考慮して、それら
回路Ａ，Ｂの回路記述同志を比較することにより、等価
性を検証する（ステップＳ２３）。 （３）次に、図５のフローチャートを参照して、等価性
検証処理の第３の例を説明する。この例は、第２の例と
同様に、回路記述そのものを書き換えずに初期状態を設
定するものであるが、初期設定記述の代りに、入力コマ
ンドを用いるものである。
接解釈して、回路Ａ，Ｂそれぞれの初期状態を認識する
（ステップＳ２２）。そして、形式検証モジュール１６
は、認識した回路Ａ，Ｂの初期状態を考慮して、それら
回路Ａ，Ｂの回路記述同志を比較することにより、等価
性を検証する（ステップＳ２３）。 （３）次に、図５のフローチャートを参照して、等価性
検証処理の第３の例を説明する。この例は、第２の例と
同様に、回路記述そのものを書き換えずに初期状態を設
定するものであるが、初期設定記述の代りに、入力コマ
ンドを用いるものである。
【００２９】すなわち、まず、回路Ａ，Ｂそれぞれの初
期状態を指定するコマンドが表示装置１５の表示画面上
で対話形式で入力装置１４等から入力する（ステップＳ
３１）。このように入力コマンドとして与えられた初期
状態はコマンドモニタモジュール１８によって解釈され
て、形式検証モジュール１６に渡される（ステップＳ３
２）。
期状態を指定するコマンドが表示装置１５の表示画面上
で対話形式で入力装置１４等から入力する（ステップＳ
３１）。このように入力コマンドとして与えられた初期
状態はコマンドモニタモジュール１８によって解釈され
て、形式検証モジュール１６に渡される（ステップＳ３
２）。
【００３０】この後、形式検証モジュール１６は、コマ
ンドモニタモジュール１８から渡された初期状態を考慮
して、回路Ａ，Ｂの回路記述同志を比較することによ
り、等価性を検証する（ステップＳ３３）。 （４）次に、図６のフローチャートを参照して、等価性
検証処理の第４の例を説明する。ここでは、シミュレー
タモジュール１７のシミュレーションによって初期状態
の設定が行われる。
ンドモニタモジュール１８から渡された初期状態を考慮
して、回路Ａ，Ｂの回路記述同志を比較することによ
り、等価性を検証する（ステップＳ３３）。 （４）次に、図６のフローチャートを参照して、等価性
検証処理の第４の例を説明する。ここでは、シミュレー
タモジュール１７のシミュレーションによって初期状態
の設定が行われる。
【００３１】すなわち、まず、回路Ａ，Ｂを初期状態に
する入力ベクタを利用して回路Ａ，Ｂの動作をシミュレ
ータモジュール１７にシミュレーションさせる（ステッ
プＳ４１）。この場合、回路ＡとＢを初期状態にするた
めに入力Ｉｎに“０”を設定して、入力クロックＣＬＫ
を入れてＱを“１”に、ＱＮを“０”に設定する。この
ための記述は、初期状態設定パターン１９として外部メ
モリに保持されている。この記述は、例えば、下記のよ
うに与えられる。
する入力ベクタを利用して回路Ａ，Ｂの動作をシミュレ
ータモジュール１７にシミュレーションさせる（ステッ
プＳ４１）。この場合、回路ＡとＢを初期状態にするた
めに入力Ｉｎに“０”を設定して、入力クロックＣＬＫ
を入れてＱを“１”に、ＱＮを“０”に設定する。この
ための記述は、初期状態設定パターン１９として外部メ
モリに保持されている。この記述は、例えば、下記のよ
うに与えられる。
【００３２】Ｉｎ＜＝０； ＣＫＫ＜＝０，１ after １０ns： これは、０時刻で入力ＩｎとＣＬＫは０が入っていて、
１０ナノ秒後にＣＬＫは１になる記述である。これをシ
ミュレータ１７がコマンドモニタ１８を介して入力し実
行すると、Ｑが“１”に、ＱＮが“０”に設定される。
そして、それがコマンドモニタ１８から形式検証モジュ
ール１６に渡される（ステップＳ４２）。
１０ナノ秒後にＣＬＫは１になる記述である。これをシ
ミュレータ１７がコマンドモニタ１８を介して入力し実
行すると、Ｑが“１”に、ＱＮが“０”に設定される。
そして、それがコマンドモニタ１８から形式検証モジュ
ール１６に渡される（ステップＳ４２）。
【００３３】この後、形式検証モジュール１６は、コマ
ンドモニタモジュール１８から渡された初期状態を考慮
して、回路Ａ，Ｂの回路記述同志を比較することによ
り、等価性を検証する（ステップＳ４３）。
ンドモニタモジュール１８から渡された初期状態を考慮
して、回路Ａ，Ｂの回路記述同志を比較することによ
り、等価性を検証する（ステップＳ４３）。
【００３４】以上のように、この実施形態の形式検証シ
ステムにおいては、回路記述格納部１３における回路
Ａ，Ｂそれぞれの回路記述の書き換え、入力コマンドま
たは初期設定記述による形式検証モジュール１６に対す
る初期状態の設定、またはシミュレータモジュール１７
による初期状態設定のためのシミュレーションの実行に
より、形式検証モジュール１６に回路Ａ，Ｂの初期状態
が与えられる。よって、シミュレーションによる検証の
場合のような膨大な入力ベクタを用意する必要がなくな
り、順序回路を含む回路間の等価性を効率良く検証でき
る。
ステムにおいては、回路記述格納部１３における回路
Ａ，Ｂそれぞれの回路記述の書き換え、入力コマンドま
たは初期設定記述による形式検証モジュール１６に対す
る初期状態の設定、またはシミュレータモジュール１７
による初期状態設定のためのシミュレーションの実行に
より、形式検証モジュール１６に回路Ａ，Ｂの初期状態
が与えられる。よって、シミュレーションによる検証の
場合のような膨大な入力ベクタを用意する必要がなくな
り、順序回路を含む回路間の等価性を効率良く検証でき
る。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、組み合わせ回路だけでなく順序回路を含む回路間の
等価性を形式検証によって検証することが可能となる。
ば、組み合わせ回路だけでなく順序回路を含む回路間の
等価性を形式検証によって検証することが可能となる。
【図１】この発明の一実施形態に係る形式検証システム
の構成を示すブロック図。
の構成を示すブロック図。
【図２】同実施形態のシステムで使用される回路記述の
変更例を示す図。
変更例を示す図。
【図３】同実施形態のシステムにおける第１の等価性検
証処理の手順を示すフローチャート。
証処理の手順を示すフローチャート。
【図４】同実施形態のシステムにおける第２の等価性検
証処理の手順を示すフローチャート。
証処理の手順を示すフローチャート。
【図５】同実施形態のシステムにおける第３の等価性検
証処理の手順を示すフローチャート。
証処理の手順を示すフローチャート。
【図６】同実施形態のシステムにおける第４の等価性検
証処理の手順を示すフローチャート。
証処理の手順を示すフローチャート。
【図７】同実施形態のシステムで比較対象として用いら
れる論理回路の一例を示す回路図。
れる論理回路の一例を示す回路図。
１１…ＣＰＵ、１２…初期状態設定記述格納部、１３…
回路記述格納部、１４…入力装置、１５…表示装置、１
６…形式検証モジュール、１７…シミュレータモジュー
ル、１８…コマンドモニタモジュール、１９…初期状態
設定テスト・パターン。
回路記述格納部、１４…入力装置、１５…表示装置、１
６…形式検証モジュール、１７…シミュレータモジュー
ル、１８…コマンドモニタモジュール、１９…初期状態
設定テスト・パターン。
Claims (5)
- 【請求項１】 順序回路を含む２つの論理回路間の等価
性を検証する形式検証システムにおいて、 比較対象となる２つの回路それぞれの初期状態を明示す
るためにそれら回路の回路記述そのものを書き換える手
段を具備し、 初期状態が明示的に記述された回路記述同志を比較する
ことによって等価性を検証することを特徴とする形式検
証システム。 - 【請求項２】 順序回路を含む２つの論理回路間の等価
性を検証する形式検証システムにおいて、 比較対象となる２つの回路それぞれの初期状態を指定す
る初期設定情報を入力する手段を具備し、 前記比較対象回路それぞれの回路記述を書き換えずに、
それらの回路記述と前記初期設定情報を利用して等価性
を検証することを特徴とする形式検証システム。 - 【請求項３】 前記初期設定情報は、前記比較対象回路
それぞれの初期状態を記述した初期設定記述から成り、 前記初期設定記述を解釈する手段をさらに具備すること
を特徴とする請求項２記載の形式検証システム。 - 【請求項４】 前記初期設定情報は、前記比較対象回路
それぞれの初期状態を指定する指示コマンドによって与
えられ、 その指示コマンドを解釈するコマンドモニタを介して初
期状態を受け取ることを特徴とする請求項２記載の形式
検証システム。 - 【請求項５】 順序回路を含む２つの論理回路間の等価
性を検証する形式検証システムにおいて、 比較対象となる２つの回路それぞれを初期状態にする入
力ベクタによってそれら回路の動作をシミュレーション
するシミュレータに接続され、そのシミュレーション結
果として得られる初期状態を前記シミュレータから受け
取る手段を具備し、 前記比較対象回路それぞれの回路記述と前記シミュレー
タから受け取った初期状態を用いて等価性を検証するこ
とを特徴とする形式検証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288678A JPH09128431A (ja) | 1995-11-07 | 1995-11-07 | 形式検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288678A JPH09128431A (ja) | 1995-11-07 | 1995-11-07 | 形式検証システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128431A true JPH09128431A (ja) | 1997-05-16 |
Family
ID=17733276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288678A Pending JPH09128431A (ja) | 1995-11-07 | 1995-11-07 | 形式検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587993B2 (en) | 2000-01-13 | 2003-07-01 | Nec Electronics Corporation | Method of designating output “don't care” and processor of processing logic circuit data |
-
1995
- 1995-11-07 JP JP7288678A patent/JPH09128431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587993B2 (en) | 2000-01-13 | 2003-07-01 | Nec Electronics Corporation | Method of designating output “don't care” and processor of processing logic circuit data |
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