JP5157037B2 - Cpu内蔵lsi搭載ユニットおよびcpu内蔵lsiの実機試験方法 - Google Patents
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Description
従来の実機試験環境を図4に示す。同図(a)は被試験ユニットを示し、被試験ユニット1は、例えば、同図に示すように前処理用のCPU内蔵LSI2と、主処理用のCPU内蔵LSI3から構成される。
同図(b)は、上記非試験ユニットを試験する際の構成を示し、上記被試験ユニット1に、入力インタフェース1a、出力インタフェース1bを介してパターン発生器4と出力信号モニタおよび期待値照合を行なう出力部5が接続される。
パターン発生器4は、被試験対象の入力に信号を与える回路であり、通常ハードロジックやCPU、メモリ(RAM/ROM)、タイマー等により構成される。また、テスト用プログラムや、上位CPUからの設定データ等については、パソコン(PC)6からRS−232C等のシリアル通信ポートを介して通信を行うのが一般的である。
通常、被試験ユニット1のLSI2、3をリセットし、PC6より内部の設定レジスタ等の設定を行う。その後、パターン発生器4より、データを入力し、被試験ユニット1にて処理後、処理結果を出力部5で解析する。出力部5では、出力波形をモニタしたり、出力信号をパターン発生器4から与えられた出力期待値と比較する事により、機能の正常性を検証する。
通信の主信号処理系LSIにおいては、非常に高い処理速度、リアルタイム性が要求される場合が多く、ソフト処理のみでは要求性能を満足する事が非常に困難なため、ハード処理部(機能コア部分)とソフト処理部(CPUコア部分)により、構成されるのが一般的である。
図5にCPU内蔵LSIの一般的なブロック構成図を示す。同図に示すように、LSI10の内部にCPUコア11と内蔵メモリ13を有し、CPUコア11は、バスを介して上記内蔵メモリ13、外部メモリ20に接続されるとともに、ソフト→ハードI/F用メモリ17a、ハード→ソフトI/F用メモリ17bを介して機能コア(CPU依存部)12a、入力インタフェース部14と接続される。上記外部メモリ20には各種設定データなどが格納されており、動作時、上記外部メモリ20から設定データなどが内蔵メモリ13にダウンロードされる。
また、上記機能コア(CPU依存部)12aとともに機能コア(CPU非依存部)12bが設けられており、上記機能コア12a,12bは、それぞれ中間変数を格納するための中間変数格納メモリ16a,16b、入力インタフェース部14、出力インタフェース部15、および上位ソフトインタフェース部18と接続されている。
例えば、特許文献1には、CPU内蔵混載LSIの混載RAMのテストにおいて、テスタを用いて切り換えスイッチをROMに切り替え、ROMから内蔵CPUに接続されている主メモリにセルフテストプログラムをロードし、CPUと混載RAMとのアクセスによるCPUの通常動作によりセルフテストを実行させることにより、上記CPUと混載RAM間の接続、該RAMのビット不良などを検出するテスト方法および装置が記載されている。
また、特許文献2には、CPU、DSP等の複数のデータ処理プロセッサを含む複数のマクロを搭載した半導体装置において、内蔵読み出し専用メモリに、予め各マクロ間接続テスト用のプログラムを記録保持し、外部端子からDSPなどのデータ処理プロセッサにデータインストラクションを与えることなく、各マクロ間相互接続確認テストを行なうことを可能としたテスト方法および半導体装置が記載されている。
また、LSIの外部出力結果に異常があった場合、外部ピンの情報のみから不具合原因を特定するのは非常に難しく、実機デバッグに長大な時間を要する問題点がある。このため、前記図4に示した実機試験環境では、十分な対応ができなくなってきている。
一方、前記特許文献1、2の記載されるように、内蔵CPUにより、内蔵RAMの不良の検出等を行う技術も提案されているが、これらのものはLSIにおける特定部分の不良検出、接続テスト等を行なうものであって、LSIあるいはLSIを搭載したユニットとしての機能、機能ブロックの正常性を検証するものではなかった。
本発明は、上記事情に鑑みなされたものであって、CPU等を内蔵したLSIもしくはこれらのLSIを搭載したユニットの実機試験を、内蔵CPUを利用して行なうことにより、機能の正常性の検証等の試験の効率化、実機デバッグ作業の効率化並びに、実機評価治具の低コスト化を図ることを目的とする。
(1)CPU内蔵LSIを搭載したユニットにおいて、内蔵CPUから、当該LSIの入力部、出力部にアクセスする手段と、上記LSI群に内蔵されるCPU相互で通信するための通信手段と、擬似的障害発生レジスタとを設ける。
そして、上記LSIの上記CPUに試験プログラムおよび試験パターン生成プログラムをダウンロードし、上記試験パターン生成プログラムにより、試験パターンを発生させ、上記試験パターンを上記インタフェース用メモリを介して上記入力部に与えて上記機能ブロックにおいて処理させ、上記機能ブロックにおける処理結果を上記インタフェース用メモリを介して上記出力部から取り込んで、上記処理結果を期待値と照合することにより上記機能ブロックの診断を行い、また、上記擬似的障害発生レジスタにアクセスし、擬似的な障害を発生させシステム障害試験を実施する。
また、上記機能ブロックが正常に動作しないとき、LSI内部の機能ブロックの中間処理結果および各種設定データを格納するレジスタおよび内部メモリに格納された中間変数を読出して、トレースすることにより、デバッグを行なう。
(2)上記(1)において、上記LSIに、試験モード設定用レジスタと、内部クロックを切り替えるクロック切り替え手段を設け、上記内蔵CPUにより上記試験モード設定用レジスタに試験モード状態を設定したとき、上記クロック切り替え手段により内部クロックを切り替え、通常動作周波数よりも遅いクロックで動作させる。
(3)上記(1)(2)において、上記LSIに、各機能ブロックをイネーブルに設定するためのレジスタを設け、上記CPUにより、上記レジスタに機能ブロック毎にイネーブル状態を設定し、イネーブルに設定された特定機能ブロックの検証を行う。
(1)試験時に、内蔵CPUに試験プログラムをダウンロードし、パターン発生器として使用するとともに、内蔵CPUで期待値と照合をするようにしたので、パターン発生器や期待値照合部などを設けることなく、機能検証を行うことができ、ハード資源の節約並びに、試験治具コスト削減が期待できる。
(2)内蔵CPUから全内部メモリにアクセス可能としたので、中間処理結果の参照や上位ソフト設定レジスタへの設定時間短縮が可能となり、実機デバッグの効率化が可能となる。
(3)内部クロックを切り替えるクロック切り替え手段を設け、試験モード状態に設定したとき内部クロックを切り替え、通常動作周波数よりも遅いクロックで動作させるようにすることにより、インプリメント工程へ与える影響を小さくする事ができる。
(4)各機能ブロックをイネーブルに設定するためのレジスタを設け、上記CPUにより、上記レジスタに機能ブロック毎にイネーブル状態を設定し、イネーブルに設定された特定機能ブロックの検証を行うように構成することにより、特定ブロックの機能試験を行う事が可能となり、実機デバッグ作業の効率化を図る事ができる。
図1において、2は前処理処理用のCPU内蔵LSI、3は主処理用のCPU内蔵LSIである。
各LSIは前述したように入力インタフェース部2a,3a、出力インタフェース部2b,3b、CPUコア2c,3c、機能コア2d,3dを有し、外部より入力された信号は入力インタフェース部2a,3aに入力される。そして、CPUコア(ソフト処理)2c,3c、機能コア(ハード処理)2d,3dにより処理が行われ、出力インタフェース部2b,3bより外部ピンに出力される。通常入力インタフェース部2a,3aには、位相差吸収のためのバッファや、速度変換の為のES(Elastic Store:位相差吸収やclock乗り換えのためのバッファメモリ)、FIFO(First In First Out)等が実装される。
また、主処理用LSI3に内蔵されているCPU3cをマスタCPUとし、各々の前処理用LSI2に内蔵されているCPU2cと通信する手段を設ける。
マスタCPU3cから、前処理用LSI内蔵CPU2cに対して、データ送出要求を行う事により、前処理用LSI2の入力インタフェース部2aにデータが与えられ、処理結果が機能コア2dに入力される。そして、機能コア2dの出力インタフェース部2bよりデータをCPUコア2cに取り込み、期待値照合を行う。さらに、前処理用LSI2の出力インタフェース部2bからの出力が主処理用LSIの入力インタフェース部3aに与えられ、主処理用LSI3で上記同様に期待値照合を行う。
上記の様に構成することにより、機能試験結果判定を容易に行う事が出来る。
CPUコア11は、インタフェース用メモリ17を介して、機能コア12、入力インタフェース部14、出力インタフェース部15と接続される。なお、図2では、図5に示したソフト→ハードI/F用メモリ17a、ハード→ソフトI/F用メモリ17bをまとめてインタフェース用メモリ17として示している。また、図2に示した機能コア(CPU依存部)12a、機能コア(CPU非依存部)12bをまとめて機能コア12として示している。
CPU11は上記内蔵メモリ13にダウンロードされたプログラムを実行することにより、LSI10の各種機能の試験を行う。すなわち、インタフェース用メモリ17を介して入力インタフェース部14にパターンデータ等を与え、出力インタフェース部15からLSI内部での処理結果を取り込み期待値照合を行って各種機能の検証を行う。
また、CPUコア11は、本来であればCPUからアクセスする必要のない中間変数格納メモリ16の参照および設定が可能であり、これにより信号のトレースや初期設定を行うことができる。
また擬似的障害発生レジスタ19bが設けられており、CPUコア11は、このレジスタにアクセスし、LSI間、ユニット間のパリティチェック回路、マスタクロック断監視回路、フレーム断監視回路等のシステム障害監視回路122に対して、擬似的な障害を発生させる。これにより任意のシステム障害試験を実施する事ができる。 さらに、試験時に通常よりも遅い周波数で動作可能とするため、試験モード設定レジスタ19cが設けられており、CPUコア11はこのレジスタにアクセスして、クロック切換え部124により、クロック発生部123が発生するクロック周波数を切換えることができる。
セレクタ31には、通常動作クロックと、それより遅い周波数のデバック時動作クロックが与えられ、前記試験モード設定レジスタ19cがデバックモードに設定されると、デバックモード信号によりセレクタ31が切換えられ、セレクタ31はデバック時動作クロックを出力する。また、セレクタ32には、上記セレクタ31の出力と、通常動作クロックより遅い周波数のスキャン動作クロックが与えられ、前記試験モード設定レジスタ19cが試験モードに設定されると、クロック切換え信号により、セレクタ32が切換えられ、スキャン動作クロックが、上記機能ブロック、内部メモリなどに供給される。
図3(b)は、従来のLSIのクロック系の構成例である。従来のクロック系は、同図に示すように、通常動作クロックと、スキャン動作クロックをセレクタ31により切り換える構成であったが、本実施例においては、上記のように試験モード設定レジスタ19cの設定により、機能ブロックなどに供給するクロックを、通常動作クロック、デバック時動作クロック、スキャン動作クロックに切り換えることができ、試験時には、通常よりも遅い周波数で動作させることができるので、インプリメント工程へ与える影響を小さくする事ができる。
1.基本動作の確認
電源ON/OFFなどによる復旧動作確認する。すなわち、被試験対象のユニットの電源を投入して、外部出力に異常がないか、また、リセットしたときリセット前のアラーム状態が消えて、復旧動作が正常に行われ、初期状態に戻るかなどのLSIとしての基本機能を検証する。
2.主信号系導通確認
(a) 通常状態における主信号の導通確認
次に、前記したように、各LSIの内蔵CPUに、パターン生成用プログラムをダウンロードし、マスタCPU3cから、前処理用LSI内蔵CPU2cに対して、データ送出要求を行い、前処理用LSI2の入力インタフェース部2aにパターンデータを与え、処理結果を出力インタフェース部2bよりCPUコア2cに取り込み期待値照合を行って動作を確認する。また、前処理用LSI2の出力インタフェース部2bからの出力を主処理用LSIの入力インタフェース部3aに与え、主処理用LSI3で期待値照合を行って動作を確認する。
(b) アラーム検出/解除等の基本動作確認
上記通常状態での試験を実施し、ある時点で擬似障害モードにすることにより、アラームの発生を検証する。さらに、上記擬似障害モードをOFFにして、アラームが解除されることを検証する。
(c)内部レジスタ設定確認
各LSIの内部レジスタに設定されたデータを各LSI内臓CPU2c,3cに取り込み出力して、内部レジスタの設定状態等を確認する。
(a) CLK断、Frame Pulseの擾乱などに対する耐性確認
CLKを断にしたり、Frame Pulseを擾乱させ、これらに対するLSIの耐性を確認する。
4.上記1−3の評価において、何かしらの出力異常が検出された場合には、Debug作業、不具合機能ブロックの切り分け作業を実施する。
すなわち、上記評価において、異常が検出された場合、各LSIの中間変数格納メモリ、内部レジスタ等の値を読み出して出力して解析することにより、不具合の生じている機能ブロックの切り分け、内部動作状況の検証などを行う。
さらに、本実施例では、本来であればCPUからアクセスする必要のないメモリ(図1、図2に示した中間変数格納メモリ)も、CPUコアのメモリマップ上にマッピングし、参照可能としておくことができる。このため、出力が期待値通りでない場合に、信号のトレースが可能となり、実機デバッグを効率的に実施する事が可能となる。
また、全てのメモリに対して、参照/更新が可能となるように構成する事により、設定レジスタへの設定時間の短縮や、メモリマップの正常性検証を容易に実施する事が出来る。さらに、LSI初期立ち上げ時に、全てのメモリに対してデータを設定し、読み出す事により、内蔵メモリの動作正常性の診断を容易に行う事ができる。
また、前記したように機能ブロック毎にCPUからイネーブル設定手段を設けておく事により、特定ブロックの機能試験を行う事が可能となり、実機デバッグ作業の効率化を図る事ができる。
さらに、内蔵CPUからLSI間、ユニット間のパリティチェック回路、マスタクロック断監視回路、フレーム断監視回路等のシステム障害監視回路に対して、擬似的な障害を発生する為の設定手段を設けたので、LSIの外部設定ピン等を増やすことなく、任意のシステム障害試験を効率的に実施する事が可能となる。
2 前処理処理用のCPU内蔵LSI
3 主処理用のCPU内蔵LSI
2a,3a 入力インタフェース部
2b,3b 出力インタフェース部
2c,3c CPUコア2c,3c
2d,3d 機能コア
Claims (5)
- LSIを搭載したユニットであって、
上記LSIは、
上記LSIの入力部および出力部に接続された機能ブロックと、
CPUと、
上記CPUとバスを介して接続され試験プログラムおよび試験パターン生成プログラムがダウンロードされるメモリである内蔵メモリとは異なるメモリであって、上記CPUと上記入力部との間および上記CPUと上記出力部との間に設けられたインタフェース用メモリと、
上記LSIの外部のCPUと通信するための通信手段と、
上記機能ブロックの障害を監視する障害監視回路に擬似的な障害を発生させる擬似的障害発生レジスタとを備え、
上記CPUは、
上記試験プログラムおよび上記試験パターン生成プログラムが上記内蔵メモリにダウンロードされたとき、上記試験パターン生成プログラムにより試験パターンを発生させ、上記試験パターンを上記インタフェース用メモリを介して上記入力部に与えて上記機能ブロックにおいて処理させ、上記機能ブロックにおける処理結果を上記インタフェース用メモリを介して上記出力部から取り込んで、上記処理結果を期待値と照合することにより上記機能ブロックの診断を行い、
上記擬似的障害発生レジスタにアクセスし、上記障害監視回路に擬似的な障害を発生させシステム障害試験を実施する
ことを特徴とするCPU内蔵LSI搭載ユニット。 - 上記LSIは、試験モード設定用レジスタと、内部クロックを切り替えるクロック切り替え手段を備え、
上記CPUにより上記試験モード設定用レジスタに試験モード状態が設定されたとき、上記クロック切り替え手段により内部クロックを切り替え、通常動作周波数よりも遅いクロックで動作させる
ことを特徴とする請求項1記載のCPU内蔵LSI搭載ユニット。 - 上記LSIは、各機能ブロックをイネーブルに設定するためのレジスタを備え、
上記CPUにより、上記レジスタに機能ブロック毎にイネーブル状態を設定し、イネーブルに設定された特定機能ブロックの検証を行う
ことを特徴とする請求項1または請求項2記載のCPU内蔵LSI搭載ユニット。 - LSIを搭載したユニットの実機試験方法であって、
上記LSIは、上記LSIの入力部および出力部に接続された機能ブロックと、CPUと、上記CPUとバスを介して接続され試験プログラムおよび試験パターン生成プログラムがダウンロードされるメモリである内蔵メモリとは異なるメモリであって上記CPUと上記入力部との間および上記CPUと上記出力部との間に設けられたインタフェース用メモリと、上記LSIの外部のCPUと通信するための通信手段と、上記機能ブロックの障害を監視する障害監視回路に擬似的な障害を発生させる擬似的障害発生レジスタとを備え、
上記試験プログラムおよび上記試験パターン生成プログラムを上記内蔵メモリにダウンロードし、
上記試験パターン生成プログラムにより試験パターンを発生させ、
上記試験パターンを上記インタフェース用メモリを介して上記入力部に与えて上記機能ブロックにおいて処理させ、
上記機能ブロックにおける処理結果を上記インタフェース用メモリを介して上記出力部から取り込んで、上記処理結果を期待値と照合することにより、上記機能ブロックの診断を行い、
上記擬似的障害発生レジスタにアクセスし、上記障害監視回路に擬似的な障害を発生させシステム障害試験を実施する
ことを特徴とするCPU内蔵LSIの実機試験方法。 - 上記CPUは、上記機能ブロックの中間処理結果および各種設定データを格納するレジスタおよび内部メモリにアクセスする手段を備え、上記機能ブロックが正常に動作しないとき、上記レジスタおよび内部メモリに格納された中間変数を読出して、トレースすることにより、デバッグを行なう
ことを特徴とする請求項4記載のCPU内蔵LSIの実機試験方法。
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