JP2001266595A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＢＩＳＴ回路の構成を変更せずにそのままの
構成にし、かつ余分な外部端子を設けずに目標アドレス
アクセスタイム性能の合否判定を、従来の機能テスト判
定と同時に判定させるようにした半導体集積回路装置を
提供する。 【解決手段】 本発明の半導体集積回路装置は、メモリ
回路100と、メモリ回路100を自己テストするBIST回路11
0と、メモリ回路100のアドレスアクセスタイム性能の判
定を行なうスピード判定回路120とを含み構成されてい
る。これにより、スピード判定回路120を、BIST回路110
を内蔵した半導体集積回路装置に設けることで、新たな
外部端子を追加をすることなく、半導体集積回路装置の
テストの段階において、メモリ回路100の機能テストと
同時に、メモリ回路100のアドレスアクセスタイム性能
の合否を判定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内蔵するメモリ回
路の論理テストとアドレスアクセスタイムとのスペック
に対する合否判定を同時に行うテスト回路が設けられた
半導体集積回路装置に係わるものである。

【０００２】

【従来の技術】近年、メモリ回路を搭載する半導体集積
回路装置において、メモリ回路のアドレスアクセスタイ
ム（メモリ回路にアドレス信号が入力されてから、メモ
リ回路がこのアドレスのデータを出力するまでの時間）
時間の高速化が要求されるようになっている。すなわ
ち、ユーザーがスペック限界でメモリ回路を使用するよ
うになり、出荷テストの段階で半導体集積回路の機能確
認テストのみならず、メモリ回路のアドレスアクセスタ
イムの確認も必要不可欠となって来ている。

【０００３】従来、ＢＩＳＴ（Built-In Self Test）回
路７００は、図１０に示すような構成になっており、本
回路は機能テストのみを行なうため、消費電力低減など
の理由により低速のクロックを用いてテストを行なって
いた。ＢＩＳＴ回路７００は、ソフトマクロ化されてお
り、そのため配線負荷などのばらつきが生じる。また、
ＡＳＩＣ（application specific integrated circui
t）に搭載されるメモリ回路７１０は、入出力端子が内
部のロジック回路に接続されており、外部回路に対する
入出力端子が設けられていないため正確なアドレスアク
セスタイムの測定が困難であった。

【０００４】このため、従来例(特願平０２−１９５６
３０)に図１１に示すようにメモリの入出力部にフリッ
プフロップ回路８１０及び測定回路部８３０を設け、そ
のクロック位相差を測定し、その位相差によってリング
オシレータを発振させて、そのときの周波数を測定する
ことでアドレスアクセスタイムの測定を行っていた。

【０００５】図１２にその測定回路部８３０の構成、図
１３に動作を示すタイミングチャートを示す。クロック
ＣＫ１を入力とするＮＡＮＤ回路９１０とインバータ回
路９２０、トランジスタ素子９３０、容量９４０が複数
段接続され、それがループされた回路構成になってお
り、トランジスタ素子のゲートに接続されＤＥＬＡＹＣ
ＯＮＴ信号の電位を変化させ、ＣＫ１からＣＫ３までの
遅延時間を調整し、ＣＫ３からＣＫ１がアドレスアクセ
スタイムと一致する時間を見つけ、それをリングオシレ
ータで発振させその周期Ｔでアドレスアクセスタイムを
測定していた。ここで、ＡＮＤ回路９５０に入力される
ＯＳＣＭＯＤＥ信号が「Ｈ」レベルのとき、図１３にお
ける発振モードとなり、「Ｌ」レベルのとき通常テスト
モードである。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たアドレスアクセスタイムの測定には、クロックの位相
差を測定するため、この位相差の測定を制御する信号が
必要となり、ＡＳＩＣに複数のテスト用の外部端子を設
けられなければならないという問題がある。また、上述
したアドレスアクセスタイムの測定には、メモリ回路の
アドレスアクセスタイム性能を回路動作のテストとは別
に行うため、ＡＳＩＣのテストの段階において、メモリ
回路のアドレスアクセスタイム性能の合否判定が即座に
できないという欠点がある。

【０００７】本発明はこのような背景の下になされたも
ので、ＢＩＳＴ回路の構成を変更せずにそのままの構成
にし、かつ余分な外部端子を設けずに目標アドレスアク
セスタイム性能の合否判定を、従来の機能テスト判定と
同時に判定させるようにした半導体集積回路装置を提供
する。

【０００８】

【課題を解決するための手段】請求項１記載の発明は、
半導体集積回路装置において、メモリ回路と、アドレス
とこのアドレスに対応した期待値とを生成し、前記メモ
リ回路のテストを行うＢＩＳＴ回路と、前記メモリ回路
のアクセスタイムの検出を行うスピード判定回路とを具
備することを特徴とする。

【０００９】請求項２記載の発明は、請求項１記載の半
導体集積回路装置において、前記スピード回路が複数有
り、各々異なったアクセスタイムに設定され、選択回路
がこのスピード判定回路からいずれを使用するかを選択
することを特徴とする。請求項３記載の発明は、請求項
１ないし請求項２に記載の半導体集積回路装置におい
て、前記スピード判定回路が、アドレスデータの出力タ
イミングに基づき、前記メモり回路のアクセスタイムを
有するパルスを生成する遅延回路と、このパルスにより
前記メモリ回路の出力データを保持するフリップフロッ
プと、このフリップフロップの出力と前記期待値との比
較を行う比較器とを具備することを特徴とする。

【００１０】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体集積回路装置におい
て、前記遅延回路の遅延時間が前記メモリ回路のアクセ
スタイムとして使用されることを特徴とする。請求項５
記載の発明は、請求項１ないし請求項４のいずれかに記
載の半導体集積回路装置において、前記遅延回路が複数
インバータにより構成され、このインバータの数により
遅延時間を調整することを特徴とする。

【００１１】本発明は、ＢＩＳＴ(Built-In Self Test)
回路で自己テストするメモリを有する半導体集積回路装
置において、アドレスアクセスタイムの目標性能を判定
する判定回路（スピード判定回路）を設けることでＢＩ
ＳＴ回路のテスト時に機能確認とアドレスアクセスタイ
ム性能の合否を同時に判定することができる事を特徴と
している。

【００１２】図１に本発明によるＢＩＳＴ回路１１０と
メモリ回路１００とにアドレスアクセスタイム性能の合
否を判定するスピード判定回路１２０を設けた図を示
す。本発明は、スピード判定回路１２０を、ＢＩＳＴ回
路１１０とともに、半導体集積回路装置に設ける。この
結果、本発明は、新たな外部端子を追加をすることな
く、半導体集積回路装置におけるメモリ回路１００のテ
ストの段階において、メモリ回路１００の機能テストと
同時に、メモリ回路１００のアドレスアクセスタイム性
能の合否を判定することができるという効果を有する。
また、ＢＩＳＴ回路を設けたメモリであれば、同期式/
非同期式でも対応可能である。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体集積回路装置の内蔵するメモリ回路とこのメ
モリ回路のテストを行う部分の構成例を示すブロック図
である。この図において、本発明の半導体集積回路装置
は、メモリ回路１００と、メモリ回路１００を自己テス
トするＢＩＳＴ回路１１０と、メモリ回路１００のアド
レスアクセスタイム性能の判定を行なうスピード判定回
路１２０と、図示しない他の論理回路とを含んで構成さ
れている。

【００１４】図２を用いてＢＩＳＴ回路１１０の構成を
説明する。図２は、ＢＩＳＴ回路１１０の構成を示すブ
ロック図である。この図において、ＢＩＳＴ回路１１０
は、アドレス発生部４００と、書込データ発生回路４１
０と、期待値発生回路４２０と、書込/読出制御回路４
３０と、比較器４４０から構成される。アドレス発生回
路４００は、テスト信号ＴＩＮが入力されると、アドレ
ス信号ＡＤ，書込データ信号ＤＩ，書込/読出制御信号
ＣＮＴを各々自動発生し、メモリへ供給する。

【００１５】図１へ戻り、ＢＩＳＴ回路１１０は、自動
発生したアドレス信号ＡＤ、書込みデータ信号ＤＩ、読
出し/書込み制御信号ＣＮＴをメモリ回路１００へ供給
し、メモリ回路１００に対して、マーチングテスト、チ
ェッカーボードテスト等の基本テストを行なう。

【００１６】次に、図３を用いてスピード判定回路１２
０の構成を説明する。図３は、スピード判定回路１２０
の構成例を示すブロック図である。この図において、Ａ
ＮＤ回路１３０は、ＢＩＳＴ回路１１０からの最上位ア
ドレス信号を受け、出力をセットリセット付きフリップ
フロップ回路１３１のクロック端子（Ｃ）に接続されて
いる。ここで、例えば、メモリ回路１００におけるアド
レスアクセスタイムの最大値は、最上位アドレスであ
る。このため、アドレスアクセスタイム性能の合否は、
最上位アドレスにおけるＤＯＵＴで判定する。

【００１７】フリップフロップ回路１３１は、次段のフ
リップフロップ回路１３３のクロック端子（Ｃ）と、遅
延回路１３２を介してセットリセット付きフリップフロ
ップ回路１３１のリセット端子（Ｒ）とへ、出力信号Ｑ
１を出力する。ここで、遅延回路１３２は、アドレスア
クセスタイムの目標値に相当する時間分の遅延時間を有
している。また、このとき、遅延回路１３２は、例えば
図４に示すように、インバータ回路１３５を複数段接続
してアドレスアクセスタイム相当の遅延値（例えば、時
間ＴＤ）を有する構成とする。ここで、遅延回路１３２
は、インバータ回路１３５の数を変えることにより、ア
ドレスアクセスタイムに対応する遅延時間を調整する。

【００１８】次に、図３に戻り、フリップフロップ回路
１３３は、出力信号Ｑ２を次段のＥＸ−ＮＯＲ回路１３
４に接続され、ＥＸ−ＮＯＲ回路１３４の一方の入力は
ＢＩＳＴ回路１１０の期待値発生回路４２０から発生さ
れた期待値信号が接続された構成になっている。このス
ピード判定回路１２０は、配線負荷による遅延ばらつき
を発生させないように、遅延回路１３２のインバータ回
路１３５を隣接に配置し、目標アドレスアクセスタイム
相当の遅延を有するようにし、ＡＮＤ回路１３０、セッ
トリセット付きフリップフロップ回路１３１、フリップ
フロップ回路１３３、ＥＸ−ＮＯＲ回路１３４も隣接に
配置し、分離された構成とならないように、レイアウト
的に図５に示すようにブロック化する。

【００１９】図５に示すようにブロック化されたスピー
ド判定回路１２０は、図１において、レイアウト的に、
メモリ回路１００のアドレス端子ＡＤ１〜ＡＤｎおよび
データ出力端子ＤＯＵＴに近いところに配置させる。図
１において、アドレス発生回路４００は、アドレスアク
セスタイム相当のパルス幅を有するパルスのアドレス信
号ＡＤを発生させる。そして、スピード判定回路１２０
は、アドレス信号ＡＤの立下がりエッジでメモリ回路１
００の最上位アドレスでの読み出しデータＤＯＵＴを検
出する。

【００２０】これにより、図２のスピード判定回路１２
０のＥＸ−ＮＯＲ回路１３４（図３）は、データＤＯＵ
Ｔと、期待値発生回路４２０の生成した期待値とを比較
照合する。そして、図６に示す比較器４４０は、ＥＸ−
ＮＯＲ１３４での照合結果Ａを、ＢＩＳＴ回路１１０に
おけるメモリ回路１００の機能テストと同時にチェック
し、メモリ回路１００の合否を判定する。

【００２１】次に、図１〜図６を参照し、一実施形態の
動作例を説明する。例えば、メモリ回路１００のテスト
モード時に、ＢＩＳＴ回路１１０にクロック信号ＴＩＮ
が入力される。そしてＢＩＳＴ回路１１０内のアドレス
発生回路４００からアドレス信号ＡＤ，書込データ信号
ＤＩ，読出/書込制御信号ＣＮＴがメモリ回路１００に
供給され、メモリの基本テストであるマーチングテス
ト、チェッカーボードテストが実施される。

【００２２】ここで、図２及び図７を用いて、スピード
判定回路１２０の動作例を説明する。図７は、スピード
判定回路１２０の動作を説明するフローチャートであ
る。メモリ回路１００のテスト時に、メモリ回路１００
におけるアドレスの最大値を示すアドレス信号ＡＤ、す
なわち、時刻ｔ1においてアドレス信号ＡＤの示すアド
レスデータが全て”Ｈ”レベルで出力されると、ＡＮＤ
回路１３０は出力信号ＣＤを”Ｈ”レベルとして出力す
る。

【００２３】そして、ＡＮＤ回路１３０からの出力信号
ＣＤが、”Ｈ”レベルとして、セットリセット付きフリ
ップフロップ回路１３１のクロック端子（Ｃ）に入力さ
れる。ここで、セットリセット付きフリップフロップ回
路１３１においては、データ端子Ｄが”Ｈ”レベルに固
定されている。これにより、セットリセット付きフリッ
プフロップ回路１３１は、クロック端子（Ｃ）に入力さ
れる出力信号ＣＤが”Ｌ”レベルから”Ｈ”レベルに変
化する立上がりエッジ（時刻ｔ1）において、出力端子
（Ｑ１）から出力される出力信号Ｑ１を”Ｈ”レベルと
して出力する。

【００２４】出力信号Ｑ１は、目標アドレスアクセスタ
イムに相当する値を有する遅延回路１３２を介し、セッ
トリセット付きフリップフロップ回路１３１のリセット
端子（Ｒ）に入力されている。このため、セットリセッ
ト付きフリップフロップ回路１３１は、図３に示すタイ
ムチャートの出力信号Ｑ１におけるパルス幅ＴＤのパル
スＣが発生される。すなわち、セットリセット付きフリ
ップフロップ回路１３１は、出力端子（Ｑ１）から出力
する出力信号Ｑ１に遅延をかけ、この遅延された出力信
号Ｑ１を自己のリセット端子（Ｒ）に入力することで、
ワンショットパルスとしてパルスＣを生成している。

【００２５】一方、最大値を示すアドレス信号ＡＤは、
メモリ回路１００のアドレス端子にも供給されているた
め、最大値を示すアドレスに対応するデータの読み出し
が行なわれ、データ出力信号ＤＯＵＴが出力される。た
とえば、データ出力信号ＤＯＵＴが”Ｈ”レベルとする
と、このデータ出力信号ＤＯＵＴは、スピード判定回路
１２０内のフリップフロップ回路１３３のデータ入力端
子（Ｄ）へ伝播され、出力信号Ｑ１の立ち下がりエッジ
（時刻ｔ2）で同期（サンプリング）される。これによ
り、フリップフロップ回路１３３は、データ出力信号Ｄ
ＯＵＴデータ、すなわち”Ｈ”レベルを保持し、出力端
子（Ｑ２）から出力信号Ｑ２を”Ｈ”レベルのデータと
して出力する。

【００２６】そして、この出力信号Ｑ２が次段のＥＸ−
ＮＯＲ回路１３４において、ＢＩＳＴ回路１１０から発
生された期待値と比較照合され、メモリ回路１００のア
クセススピードが判定される（アドレスアクセスタイム
の可否判定）。このとき、パルス幅ＴＤ内で、出力信号
Ｑ２のデータ（レベル）が期待値と同様に出力されてい
る場合、ＥＸ−ＮＯＲ１３４の出力信号Ａは、”Ｈ”レ
ベルで出力される。

【００２７】そして、図６に示すＢＩＳＴ回路１１０内
の比較器４４０で機能テスト結果と同時にアドレスアク
セスタイムの可否が判定照合される。すなわち、ＥＸ−
ＮＯＲ５０１は、期待値発生回路４２０の発生する期待
値と、データ出力信号ＤＯＵＴのデータとが一致した場
合、”Ｈ”レベルを出力する。これにより、出力信号Ａ
が”Ｈ”レベルとなり、ＥＸ−ＮＯＲ５０１の出力が”
Ｈ”レベルとなることで、ＡＮＤ回路５０２はＴＯＵＴ
信号を”Ｈ”レベルで外部端子に出力し、このＡＳＩＣ
が良品であることを示す。これにより、一実施形態によ
る半導体集積回路によれば、期待値照合と同時に、アド
レスアクセスタイムの合否も判定させることができる。

【００２８】また、パルス幅ＴＤ内において、データ出
力信号ＤＯＵＴが、期待値通りに出力されていない場
合、すなわち、アドレスアクセスタイムが、目標スペッ
クを超えた場合、出力信号Ｑ２は、期待値と異なるデー
タとなり、ＥＸ−ＮＯＲ１３４での比較照合で”Ｌ”が
出力される。これにより、ＡＮＤ回路５０２は、ＴＯＵ
Ｔ信号を、ＮＧを示す”Ｌ”レベルとして外部端子に出
力する。ここで、期待値照合するときは、ＢＩＳＴ回路
１１０により、ＣＯＭＰＥＮＢ信号は“Ｈ”レベルとさ
れている。

【００２９】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図８に
本発明の第２の実施形態を示す。図８は第２の実施形態
による半導体集積回路装置の構成を示すブロック図であ
る。また、一実施形態と同様な構成については、同一の
符号を付し、説明を省略する。

【００３０】この図において、半導体集積回路装置に
は、少なくともＢＩＳＴ回路６００，メモリ回路１０
０，セレクタ回路６５０と、複数のスピード判定回路、
例えばスピード判定回路６２０，スピード判定回路６３
０，スピード判定回路６４０とが設けられている。ま
た、スピード判定回路６２０，スピード判定回路６３
０，スピード判定回路６４０は、目標となるアドレスア
クセスタイムがそれぞれに設定されている。

【００３１】このため、セレクタ回路６５０が上記アド
レスアクセスタイムのいずれかを選択することにより、
複数のアドレスアクセスタイムに対応した、メモリ回路
１００のアドレスアクセスタイム（アクセススピード）
のグレード選別を行なうことができる。ここで、スピー
ド判定回路６２０，スピード判定回路６３０，スピード
判定回路６４０の構成は、一実施形態のスピード判定回
路１２０と同様な構成であり、遅延回路１３２（図４）
に相当する遅延回路の遅延時間がアドレスアクセスタイ
ムに対応して設定されている。

【００３２】例えば、スピード判定回路６２０，スピー
ド判定回路６３０，スピード判定回路６４０のアドレス
アクセスタイムの目標値を、各々５ＮＳ，６ＮＳ，７Ｎ
Ｓとし、あるユーザーの目標性能が５ＮＳであればスピ
ード判定回路６２０をセレクタ回路６５０で選択させ
る。これにより、メモリ回路１００のアドレスアクセス
タイムの合否判定において、ユーザーの希望するアドレ
スアクセスタイムの目標性能５ＮＳの合否の判定を行う
ことができる。

【００３３】一方、ユーザーの目標性能が７ＮＳであれ
ば、スピード判定回路６４０をセレクタ回路６５０で選
択させ、ユーザーの希望するアドレスアクセスタイムの
目標性能７ＮＳの合否の判定を行わせる。このとき、各
スピード判定回路６２０，スピード判定回路６３０，ス
ピード判定回路６４０のいずれかを選択させるため、セ
レクタ回路６５０を制御する制御信号を外部から入力す
る外部端子を追加する。

【００３４】次に、図９に本発明の第３の実施形態を示
す。図９は、第３の実施形態によるスピード判定回路の
構成を示すブロック図である。この第３の実施形態によ
るスピード判定回路の構成は、同期式のメモリ回路に対
応したものである。

【００３５】例えば、一実施形態及び第２の実施形態に
おけるメモリ回路１００が同期式のメモリ回路であれ
ば、各々スピード判定回路１２０及びスピード判定回路
６２０，スピード判定回路６３０，スピード判定回路６
４０と変更して用いる。また、図９のスピード回路にお
いて、一実施形態のスピード判定回路１２０（図３）の
構成と同様な構成については、同一の符号を付し、説明
を省略する。

【００３６】そして、図１におけるメモリ回路１００が
同期式回路であるとすると、スピード判定回路１２０
を、この第３の実施形態のスピード回路に変更する。以
下、このスピード判定回路の変更後の図１に従い、同期
式のメモリ回路のアドレスアクセスタイムのスピード判
定の動作例を説明する。このスピード回路は、ＢＩＳＴ
回路１１０（図１）が発生するアドレス信号ＡＤが入力
されるＡＮＤ回路１３０の出力信号ＣＤが、フリップフ
ロップ回路１４０のクロック端子（Ｃ）に入力されてい
る。

【００３７】フリップフロップ回路１４０がＡＮＤ回路
１３０とセットリセット付きフリップフロップ回路１３
１との間に介挿された以外は、一実施形態で示したスピ
ード判定回路１２０と同様な構成である。そして、フリ
ップフロップ回路１４０には、クロック信号ＣＩＮが入
力され、同期式のメモリ回路のクロック端子（Ｃ）にも
同様に入力される。すなわち、同期式のメモり回路のア
ドレスアクセスタイムは、アドレス信号が入力された時
点ではなく、クロック信号ＣＩＮが入力されてからデー
タが出力されるまでの時間がスペックとなる。このた
め、フリップフロップ１４０は、アドレス信号ＡＤを、
クロック信号ＣＩＮの立ち上がりでラッチし、遅延回路
１３２の遅延時間の開始タイミングを生成している。

【００３８】このとき、ＢＩＳＴ回路１１０が発生する
最大値を示すアドレス信号、すなわちアドレス信号のデ
ータが全て“Ｈ”レベルのとき、フリップフロップ回路
１４０のデータ端子（Ｄ）には、出力信号ＣＤが“Ｈ”
レベルで入力される。そして、出力信号ＣＤの“Ｈ”レ
ベルのデータは、クロック信号ＣＩＮの立上がりエッジ
でラッチされ、セットリセット付きフリップフロップ回
路１３１のクロック端子（Ｃ）に入力される。これ以降
の動作は、一実施形態で記述した動作と同様であり、説
明を省略する。

【００３９】

【発明の効果】本願発明によれば、内部にアドレスアク
セスタイムを生成する遅延回路を有したアドレスアクセ
スタイムの測定回路を具備しているため、新たな外部端
子を追加することなく、ＢＩＳＴのテスト段階におい
て、通常のメモリの機能テスト(論理テスト)の判定と同
時に、アドレスアクセスタイム（アクセススピード）の
性能の合否判定が行なわれる効果がある。

【００４０】また、本願発明によれば、アドレスアクセ
スタイムを測定するスピード判定回路の配置構成は、配
線負荷などの影響を受けないように隣接に配置させブロ
ック化することで、遅延回路で生成するアドレスアクセ
スタイムのばらつきを抑えることが可能となる。さら
に、本願発明によれば、ＢＩＳＴ回路を設けたメモリ回
路であれば、スピード回路の一部変更のみで、同期式／
非同期式メモリ回路の双方に対応可能とすることができ
る。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体集積回路装
置の構成例を示すブロック図である。

【図２】 図１におけるＢＩＳＴ回路１１０の構成例を
示すブロック図である。

【図３】 図１におけるスピード判定回路１２０の構成
例を示すブロック図である。

【図４】 図３における遅延回路１３２の構成例を示す
ブロック図である。

【図５】 スピード判定回路１２０とメモリ回路１００
をレイアウト的にブロック化した概念図である。

【図６】 図２における比較器４４０の構成例を示すブ
ロック図である。

【図７】 本発明の一実施形態による半導体集積回路の
動作例を示すタイミングチャートである。

【図８】 本発明の第２の実施形態による半導体集積回
路の構成を示すブロック図である。

【図９】 本発明の第３の実施形態によるスピード判定
回路の構成を示すブロック図である。

【図１０】 本発明の一実施形態による無線電話機の構
成を示すブロック図である。

【図１１】 従来例の半導体集積回路の構成を示すブロ
ック図である。

【図１２】 図１１における測定回路部８３０の構成を
示すブロック図である。

【図１３】 従来例の半導体集積回路の動作を示すタイ
ミングチャートである。

【符号の説明】

１００ メモリ回路 １１０ ＢＩＳＴ回路 １２０，６２０，６３０，６４０ スピード判定回路 １３０，５０２ ＡＮＤ（アンド）回路 １３１ セットリセット付きフリップフロップ回路 １３２ 遅延回路 １３３，１４０ フリップフロップ回路 １３４，５０１ ＥＸ−ＮＯＲ回路（イクスクルーシブ
ノア） １３５ インバータ回路 ４００ アドレス発生回路 ４１０ 書込データ発生回路 ４２０ 期待値発生回路 ４３０ 書込／読出制御回路 ４４０ 比較器 ６５０ セレクタ回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA04 AA07 AB01 AD05 AD06 AD07 AE07 AE08 AE11 AG02 AK19 5B018 GA03 HA31 JA21 MA40 PA10 QA13 5L106 DD22 DD32 GG03 GG05 9A001 BB05 LL06

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリ回路と、 アドレスとこのアドレスに対応した期待値とを生成し、
   前記メモリ回路のテストを行うＢＩＳＴ回路と、 前記メモリ回路のアクセスタイムの検出を行うスピード
   判定回路とを具備することを特徴とする半導体集積回路
   装置。
2. 【請求項２】 前記スピード回路が複数有り、各々異な
   ったアクセスタイムに設定され、選択回路がこのスピー
   ド判定回路からいずれを使用するかを選択することを特
   徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記スピード判定回路が、 アドレスデータの出力タイミングに基づき、前記メモり
   回路のアクセスタイムを有するパルスを生成する遅延回
   路と、 このパルスにより前記メモリ回路の出力データを保持す
   るフリップフロップと、 このフリップフロップの出力と前記期待値との比較を行
   う比較器とを具備することを特徴とする請求項１ないし
   請求項２に記載の半導体集積回路装置。
4. 【請求項４】 前記遅延回路の遅延時間が前記メモリ回
   路のアクセスタイムとして使用されることを特徴とする
   請求項１ないし請求項３のいずれかに記載の半導体集積
   回路装置。
5. 【請求項５】 前記遅延回路が複数インバータにより構
   成され、このインバータの数により遅延時間を調整する
   ことを特徴とする請求項１ないし請求項４のいずれかに
   記載の半導体集積回路装置。