KR100438343B1 - 반도체 기억 장치 - Google Patents

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KR100438343B1
KR100438343B1 KR10-2002-0014050A KR20020014050A KR100438343B1 KR 100438343 B1 KR100438343 B1 KR 100438343B1 KR 20020014050 A KR20020014050 A KR 20020014050A KR 100438343 B1 KR100438343 B1 KR 100438343B1
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Abstract

외부 클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치에 있어서, (1) 반도체 기억 장치의 통상 동작 또는 테스트 동작을 선택하는 모드 선택 회로와, (2) 테스트 동작 시에는 외부 클럭 신호보다도 고주파인 내부 클럭 신호를 생성하는 클럭 생성 회로와, (3) 테스트 동작 시에는 내부 클럭 신호에 동기하여 변화하는 내부 어드레스 신호를 생성하는 어드레스 생성 회로와, (4) 클럭 생성 회로에 의해 생성된 내부 클럭 신호와 어드레스 생성 회로에 의해 발생된 어드레스에 기초하여 테스트 동작이 행해지고, 내부 클럭 신호에 동기하여 테스트 결과로서 출력된 데이터의 일부를 선택하여, 선택한 데이터를 외부 클럭 신호에 동기하여 출력하는 출력 데이터 제어 회로를 갖는다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 저속의 테스터 장치에서 내부를 고속으로 동작시켜 테스트할 수있는 반도체 기억 장치에 관한 것이다.
최근, 마이크로 프로세서의 고속화에 따라, 반도체 메모리, 특히 캐쉬 메모리로서 사용되는 SRAM은 점점 더 고속화되고 있다. 이에 따라 SRAM을 시험하기 위한 테스터 장치도 점점 더 고속의 시험에 대응해야만 하여, 매우 고가의 테스터 장치가 필요해지고 테스트 비용을 증대시키는 원인으로 되어 있었다.
이러한 문제에 대한 종래의 해결책으로서는, 메모리칩 내부에 고속의 동작 시험을 자주적으로 행하는 BIST(Built In Self Test) 회로를 탑재하는 것이었다. 도 1에 종래의 고속 동작 시험용 BIST의 구성의 일례를 나타낸다. 도 1에 있어서, 저속의 테스터 장치로부터 공급되는 저주파의 클럭 신호(CK)에 기초하여, 클럭 생성 회로(201)에 의해 고주파의 내부 클럭 신호(CK_int)가 생성되고, 메모리 내부의 고속 동작 시험에 사용된다. 동시에 저속의 테스터 장치로부터 제공되는 어드레스(A), 커맨드(CMD), 입력 데이터(D)도 고주파의 내부 클럭 신호에 동기하도록 각각 칩 내부의 입력 데이터 생성 회로(202), 커맨드 생성 회로(203), 어드레스 생성 회로(204)에 의해서 고속으로 변화시킨다. 이들의 신호는 SRAM 코어(205)에 제공되어 고속의 테스트가 행해지고, 테스트 후에 SRAM 코어(205)로부터 출력된 고주파의 테스트 결과(Q_int)는 비교 회로(206)에서 기대치 생성 회로(207)에 의해 발생된 기대치 데이터와 비교되어, 패스/페일이 판정되고, 판정 결과는 압축 회로(208)에 의해 압축되어 저주파의 신호로서 외부로 출력된다.
이러한 종래의 BIST 회로에서는, 저속의 테스터 장치에 의해서도 고속의 동작 시험이 가능해지지만, 테스트 결과로서 토탈로의 패스/페일이 판명될 뿐이었다. 이 때문에, 페일이 발생한 경우에 페일이 발생한 어드레스 등의 상세한 정보를 얻을 수는 없다는 문제가 있었다.
또한, 종래의 BIST 회로에서의 클럭 생성 회로(201)는, 예를 들면 도 2에 도시한 바와 같이, 페이즈·록드·루프(PLL: 212)를 이용하여 구성되어 있다. 도 2에 있어서, 통상 동작 시에는 외부로부터 입력되어 버퍼 회로(211)에 의해 증폭된 클럭 신호가 멀티플렉서(MUX: 213)에 의해서 선택되어 내부 클럭(CK_int)으로서 사용된다. 테스트 시에는 외부 클럭(CK)에 동기하여 PLL(212)에 의해 주파수가 N배로 배주(倍周)된 클럭 신호가 MUX(213)에 의해서 선택되어, 내부 클럭(CK_int)으로서 사용된다. 이에 따라, 저속의 테스터 장치라고 해도 고주파의 내부 클럭(CK_int)을 생성하는 것이 가능해졌다.
그러나, 이러한 구성에 있어서 PLL은 회로 면적이 크고, 이러한 PLL을 구비한 BIST 회로를 피테스트 메모리에 탑재하면, 피테스트 메모리의 칩 면적이 증대하는 등의 문제가 있었다.
이상 설명한 바와 같이, 반도체 기억 장치에 내장되어 반도체 기억 장치의 테스트를 고속으로 실시하는 종래의 BIST 회로에서는, 고속의 동작 테스트에서의 토탈적인 패스/페일을 판별할 수 있지만, 테스트 결과의 상세한 정보를 얻을 수 없었다. 또한, 기억 장치를 고속으로 테스트 동작시키기 위해서 필요해지는 고속의 클럭 신호를 PLL을 이용하여 생성하고 있었기 때문에, 구성의 대형화 및 복잡화를 초래하고, 또한 정밀도가 높은 클럭 주파수를 얻는 것이 곤란하였다.
도 1은 종래의 BIST 회로를 탑재한 반도체 기억 장치의 개략 구성을 나타내는 도면.
도 2는 종래의 BIST 회로의 클럭 생성 회로의 구성을 나타내는 도면.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 개략 구성을 나타내는 블록도.
도 4는 도 3에 도시한 반도체 기억 장치의 구성의 상세를 나타내는 도면.
도 5는 도 3 또는 도 4에 도시한 클럭 생성 회로의 구성을 나타내는 도면.
도 6은 도 5에 도시한 클럭 생성 회로의 동작 타이밍차트를 나타내는 도면.
도 7은 도 3에 도시한 커맨드 생성 회로의 구성을 나타내는 도면.
도 8은 도 3에 도시한 입력 데이터 생성 회로의 구성을 나타내는 도면.
도 9는 도 3에 도시한 반도체 기억 장치의 고속 동작 테스트 시의 동작 타이밍차트를 나타내는 도면.
도 10은 도 3에 도시한 반도체 기억 장치의 고속 동작 테스트 시의 다른 동작 타이밍차트를 나타내는 도면.
도 11은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 도면.
도 12는 도 11에 도시한 반도체 기억 장치의 고속 동작 테스트 시의 동작 타이밍차트를 나타내는 도면.
도 13은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 도면.
도 14는 도 13에 도시한 반도체 기억 장치의 고속 동작 테스트 시의 동작 타이밍차트를 나타내는 도면.
도 15는 본 발명을 일반적인 SOC에 적용한 경우를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 모드 선택 회로
11 : 클럭 생성 회로
12 : 입력 데이터 생성 회로
13 : 커맨드 생성 회로
14 : 어드레스 생성 회로
15 : 스트로브 생성 회로
16 : 출력 데이터 제어 회로
17 : SRAM 코어
본 발명의 실시 형태에 따른 반도체 기억 장치는, 외부 클럭 신호에 동기하여 동작하는 동기형의 반도체 기억 장치에 있어서, (1) 반도체 기억 장치의 통상 동작 또는 테스트 동작을 선택하는 모드 선택 회로와, (2) 테스트 동작 시에는 외부 클럭 신호보다도 고주파인 내부 클럭 신호를 생성하는 클럭 생성 회로와, (3) 테스트 동작 시에는 내부 클럭 신호에 동기하여 변화하는 내부 어드레스 신호를 생성하는 어드레스 생성 회로와, (4) 클럭 생성 회로에 의해 생성된 내부 클럭 신호와 어드레스 생성 회로에 의해 발생된 어드레스에 기초하여 테스트 동작이 행해지고, 내부 클럭 신호에 동기하여 테스트 결과로서 출력된 데이터의 일부를 선택하여, 선택한 데이터를 외부 클럭 신호에 동기하여 출력하는 출력 데이터 제어 회로를 포함한다.
이하, 본 발명의 다양한 실시 형태를 첨부 도면을 참조하여 설명한다. 본 실시예를 통해서 동일한 또는 유사한 도면 참조 번호는 동일한 또는 유사한 부분 및 엘리먼트를 나타냄을 유념해 주기 바라며, 동일 또는 유사한 부분 및 엘리번트에 대한 설명은 생략 또는 단순화할 것이다.
(제1 실시 형태)
도 3은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 개략 구성을 나타내는 도면이다. 도 3에 도시한 바와 같이, 제1 실시 형태의 반도체 기억 장치는 장치의 통상 동작 모드 또는 테스트 동작 모드를 선택하여 전환하는 모드 선택 회로(10)와, 클럭 생성 회로(11)와, 입력 데이터 생성 회로(12)와, 커맨드 생성회로(13)와, 어드레스 생성 회로(14)와, 스트로브 생성 회로(15)와, 출력 데이터 제어 회로(16)와, 스태틱 랜덤 액세스 메모리(SRAM)의 코어(17)를 구비한다.
도 4는 도 3에 도시한 클럭 생성 회로(11), 어드레스 생성 회로(14), 스트로브 생성 회로(15) 및 출력 데이터 제어 회로(16)의 상세한 구성과 그 상호 접속을 동시에 나타내는 도면이다.
도 4에 도시한 바와 같이, 클럭 생성 회로(11)는, 발진기(Oscillator: 111)와, 펄스 발생 회로(Pulse Gen: 112)와, 멀티플렉서(MUX: 113)와, 클럭 버퍼(116)를 구비한다. 어드레스 생성 회로(14)는 레지스터(Reg: 141)와, 카운터(Counter: 142)와, MUX(143, 144)를 구비한다. 스트로브 생성 회로(15)는 배타적 논리합의 게이트 회로(151)와, 레지스터(Reg: 152, 153)와, 펄스 발생 회로(Pulse Gen: 154)를 구비한다. 출력 데이터 제어 회로(16)는 레지스터(Reg: 161, 162)와, MUX(163)를 구비한다.
도 5는 도 3 및 도 4에 도시하는 클럭 생성 회로의 상세한 구성을 나타내는 도면이다.
도 5에 도시한 바와 같이, 클럭 생성 회로(11)는 먼저 설명한 발진기(111), 펄스 발생 회로(112), MUX(113), 클럭 버퍼(116) 외에, N 비트의 카운터(N_bit Counter: 114)와, 레지스터(Reg: 115)를 구비한다. 외부로부터 입력되어 클럭 버퍼(116)에 의해 증폭된 외부 클럭 신호(CK_ext), 또는 발진기(111)에 의해 발생되는 고주파의 클럭 신호 중 어느 한쪽이 MUX(113)에 의해 선택된다. 통상 동작 시에는 외부 클럭 신호(CK_ext)가 그대로 내부 클럭 신호(CK_int)로서 선택된다. 고속 동작 테스트 시에는 발진기(111)에 의해 생성된 클럭이 내부 클럭 신호(CK_int)로서 선택된다.
클럭 생성 회로(11)는 고속 동작의 시험에 앞서서, 우선 클럭 주파수의 조정을 행한다. 클럭 주파수의 조정에 대하여, 도 6에 도시하는 클럭 주파수 조정 시의 동작 타이밍차트를 참조하여 설명한다. 발진기(111)는, 예를 들면 외부로부터 입력되는 Vcont의 전위 레벨에 의해 발진 주파수가 변화하는 전압 제어형 발진기(Voltage Controlled Oscillator: VCO)이다. VCO가 생성하는 클럭은 N 비트 카운터(114)에 입력되고, 클럭 주기마다 카운트 업을 반복한다. 도 6에 도시하는 동작 예에서는 N=5이다. 한편, 펄스 발생 회로(112)에서 외부 클럭 신호의 상승 시마다 리세트 펄스(Reset)가 생성된다. 리세트 펄스가 카운터(114)에 입력되면, 카운터(114)의 카운트치(N0 ∼ N4)는 올 "0"으로 리세트된다. 여기서, VCO의 발진 주기를 Tint로 설정하고자 하는 경우에는, 저속의 테스터 장치로부터 입력되는 외부 클럭 신호의 주기 Text=Tint×2N으로 설정한다. 생성 회로(11)는 카운터(114)가 외부 클럭 신호의 주기 Text 동안에 올 "0"으로부터 올 "1"까지 카운트 업이 종료하였는지의 여부의 정보를 플래그(flag)로서 레지스터(115)에 유지하고, 적당한 단자(패드)를 통해 플래그(Flag) 신호로서 테스터 장치로 출력한다. 테스터 장치가 플래그 "1"을 검출하고, 즉 2N카운트가 종료한 경우에는 VCO의 발진 주파수를 강하시키도록 Vcont를 제어하고, 반대로 플래그가 "0", 즉 2N카운트가 종료하지 않은 경우에는 VCO의 발진 주파수를 상승시키도록 Vcont를 제어한다. 이와 같이 하여,플래그가 정확히 "0"과 "1"의 경계선이 되도록 Vcont를 조정함으로써, 발진 주기 Tint는 정확하게 Text의 1/2N으로 설정하는 것이 가능해진다.
이와 같이, 제1 실시 형태의 클럭 생성 회로(11)에 따르면, 종래와 같이 PLL 회로를 탑재하지 않고, 비교적 간단하고 소형인 구성으로, 고정밀도의 고주파 내부 클럭 신호를 발생하는 것이 가능해진다. 또, 클럭 생성 회로(11)에 있어서는, 외부 클럭 신호의 지터나, 외부 클럭 신호와 내부 클럭 신호의 위상차, 카운터의 리세트 동작에 걸리는 시간 등에 의해, 내부 클럭 신호의 주파수에 오차가 생기지만, 이 오차를 작게 하기 위해서는 N을 크게 설정하면 된다. 예를 들면, 외부 클럭 신호의 지터가 Δt인 경우에는, 내부 클럭 신호의 지터에의 영향은 Δt/2N이 된다. 이것은 지터량이 큰 저속의 테스터 장치를 사용한 경우라도 N의 값을 크게 설정함으로써, 내부 클럭 신호의 지터를 억제하는 것이 가능해져서 유효하다. 이와 같이 하여 얻어진 Vcont의 값이 고정되고, 이후 기억 장치의 고속 동작의 테스트가 행해진다.
다음에, 도 4를 참조하여 어드레스 생성 회로에 대하여 설명한다.
도 4에 도시한 바와 같이, 어드레스 생성 회로(14)는 레지스터(Reg: 141)와, 내부 카운터(Counter: 142)와, MUX(143, 144)를 구비한다. 도 4에서는 편의상, 어드레스를 상위 7 비트 A<10:4>와, 하위 4 비트 A<3:0>으로 나누어서 나타내고 있지만, 이것은 일례로서 어드레스의 상위 7 비트는 외부 입력을 사용하고, 하위 4 비트에는 내부 카운터(142)에 의해서 생성된 어드레스가 할당된 경우의 예를 나타내고 있다.
통상 동작 시에는, 모든 어드레스에 대하여 외부 입력이 MUX(143, 144)에 의해 선택되고, 내부 클럭 신호(CK_int)에 동기하여 입력 레지스터(18)에 입력된 후 SRAM 코어(17)에 주어진다.
한편, 테스트 시에는 (1) 상위 어드레스에 대해서는 외부 클럭 신호에 기초하여 생성되는 리세트 펄스(Reset)에 의해 레지스터(141)에 저장된 외부 어드레스가 MUX(143)에 의해 선택되고, (2) 하위 어드레스에 대해서는 발진기(111)에 의해 생성되는 클럭에 동기하여 내부 카운터(142)에 의해 생성되는 어드레스가 MUX(144)에 의해 선택되고, (3) MUX(143, 144)에 의해 선택된 어드레스가 내부 클럭 신호(CK_int)에 동기하여 입력 레지스터(18)에 입력된 후 SRAM 코어(17)에 주어진다.
다음에, 출력 데이터 제어 회로(16)에 대하여 설명한다.
도 4에 도시한 바와 같이, 출력 데이터 제어 회로(16)는 레지스터(Reg: 161, 162)와, MUX(163)를 구비한다.
통상 동작 시에는 SRAM 코어(17)로부터 출력되어 출력 레지스터(Reg: 19)에 유지된 데이터(Q_int)가 MUX(163)에 의해 선택되어 외부로 출력된다.
한편, 고속 동작 테스트 시에는 출력 레지스터(19)에 유지된 데이터(Q_int) 중, 스트로브 생성 회로(15)에 의해 생성된 내부 스트로브 신호(Strobe_int)에 동기한 것이 레지스터(161)에 저장되어 유지된다. 레지스터(161)에 유지된 데이터는 저속의 테스터로부터 공급되는 저주파의 외부 클럭 신호(CK_ext)에 동기하여 레지스터(162)에 저장하여 유지된다. 레지스터(162)에 유지된 데이터는 MUX(163)에 의해 선택되어 외부로 출력된다.
다음에, 스트로브 생성 회로(15)에 대하여 설명한다.
도 4에 도시한 바와 같이, 스트로브 생성 회로(15)는 배타적 논리합의 게이트 회로(151)와, 레지스터(Reg: 152, 153)와, 펄스 발생 회로(Pulse Gen. : 154)를 구비한다. 스트로브 생성 회로(15)는, 고속 동작 테스트 시에, (1) 외부로부터 입력되는 하위 어드레스와, 내부 카운터(142)에 의해 생성되는 하위 어드레스를 게이트 회로(151)에서 비교하고, (2) 양 어드레스가 일치한 경우에는 게이트 회로(151)의 출력이 내부 클럭 신호(CK_int)에 동기하여 레지스터(152, 153)에 순차 저장되어 펄스 발생 회로(154)로 주어지고, (3) 비교 일치한 어드레스에 대응하여 출력 레지스터(19)에 유지된 데이터(Q_int)가 출력되는 타이밍으로 내부 스트로브 신호(Strobe_int)가 펄스 발생 회로(154)로부터 출력된다.
다음에, 도 7을 참조하여 커맨드 생성 회로(13)를 설명한다.
도 7에 있어서, 커맨드 생성 회로(13)는 (1) 통상 동작 시에는 버퍼(131)를 통해 제공되는 외부 커맨드(CMD) 입력을 MUX(133)에 의해 선택하여 내부 커맨드(CMD_int)로서 출력하고, (2) 한편 고속 동작 테스트 시에는 클럭 생성 회로(11)에 의해 생성된 내부 클럭 신호(CK_int)에 동기하여 커맨드 발생 회로(CMD Gen: 132)에 의해 커맨드를 생성하여, 생성된 커맨드를 MUX(133)에 의해 선택하여 내부 커맨드(CMD_int)로서 출력한다.
다음에, 도 8을 참조하여 입력 데이터 생성 회로(12)를 설명한다.
도 8에 있어서, 입력 데이터 생성 회로(12)는 (1) 통상 동작 시에는 버퍼(121)를 통해 제공되는 외부 데이터(D) 입력을 MUX(123)에 의해 선택하여 내부 입력 데이터(D_int)로서 출력하고, (2) 한편 고속 동작 테스트 시에는 클럭 생성 회로(11)에 의해 생성된 내부 클럭 신호(CK_int)에 동기하여 입력 데이터 발생 회로(D Gen: 122)에 의해 입력 데이터를 생성하고, 생성된 입력 데이터를 MUX(123)에 의해 선택하여 내부 입력 데이터(D_int)로서 출력한다.
다음에, 상기 구성에서의 반도체 기억 장치의 테스트 동작을, 도 9 또는 도 10의 타이밍차트를 참조하여 설명한다.
도 9에 도시하는 테스트 동작은 고속의 판독만을 실시하는 가장 간단한 테스트를 실시한 예로, 커맨드는 리드로 고정하고 데이터 입력은 필요가 없기 때문에, 도 9에는 생략되어 있다.
저속의 테스터 장치로부터 피테스트 대상의 기억 장치로는 저주파의 클럭 신호(CK), 및 저주파의 어드레스(A<10:4>, A<3:0>), 커맨드, 데이터 입력 신호가 공급된다. 메모리칩 내부에서는 클럭 생성 회로(11)에 의해 고주파의 클럭 신호(CK_int)가 출력되고, 이에 동기하여 어드레스 생성 회로(14)도 고속으로 내부 어드레스 A_int<3:0>을 발생한다. 테스트 시에, 출력 레지스터(19)에는 외부 어드레스 A<10:4>, 및 M 비트(여기서는 M=4)의 내부 카운터(142)에서 고속으로 발생하는 내부 어드레스 A_int<3:0>에 대응한 데이터(Q_int)가 내부 클럭 신호(CK_int)에 동기하여 고속으로 출력된다. 따라서, 외부 클럭 신호(CK) 1 사이클 중에 2M어드레스분의 데이터가 순차 출력된다. 스트로브 생성 회로(15)에 의해 생성되는 내부 스트로브 신호(Strobe_int)에 의해 상기 2M의 데이터(Q_int) 중 하나가 선택되어, 레지스터(161)에 유지된다.
레지스터(161)에 유지된 데이터는 외부 클럭 신호(CK_ext)에 동기하여, 테스터 장치로 출력된다. 여기에서, 스트로브 생성 회로(15)는, (1) 외부로부터 입력되는 하위 어드레스와, 내부 카운터(142)에 의해 생성되는 하위 어드레스를 비교하고, (2)양자가 일치한 경우에 대응하는 데이터(Q_int)가 출력되는 타이밍으로 내부 스트로브 신호(Strobe_int)를 발생하므로, 그 때의 외부 어드레스에 대응하는 데이터가 외부 클럭 신호(CK_ext)에 동기하여 다음의 사이클에서 출력되게 된다. 이것은 테스터 장치에서 보면, 외부 클럭 신호에 동기하여 저속으로 통상의 동작을 하고 있는 것과 다를 바 없다. 따라서, 출력 데이터(Q)는 통상의 저속 시험과 마찬가지로, 테스터 장치측에서 해석할 수가 있고 상세한 정보를 얻는 것이 가능해진다.
도 10은 상기 구성의 반도체 기억 장치의 한층 복잡한 고속 동작 시험의 타이밍차트를 나타내는 도면이다. 도 10에 도시하는 타이밍차트는 고속으로 커맨드를 전환하면서 동작하도록 한 테스트를 실시한 예로, 구체적으로는 리드(R), 논오퍼레이션(N), 라이트(W) 동작을 반복하면서 어드레스를 진행시키는, 소위 매치 패턴 테스트를 고속으로 실시하고 있는 예이다. 이러한 경우라도, (1) 데이터(Q_int)는 고속으로 출력되고, (2) 스트로브 생성 회로(15)에 의해 외부 어드레스와 내부 어드레스가 비교되고, (3) 양자가 일치한 어드레스에 대응한 데이터(Q_int)에 대하여 내부 스트로브 신호를 발생한다. 내부 스트로브 신호에 의해 레지스터(161)에 저장된 데이터(Q_int)는, 저속의 테스터 장치가 공급하는 저주파의 외부 클럭 신호(CK_ext)에 동기하여, 외부의 테스터 장치로 출력된다. 따라서, 테스터 장치로부터 보면, 외부 클럭 신호(CK_ext)에 동기하여 저속의 판독 동작을 연속하여 행하고 있는 것과 다를 바 없어, 저속의 테스터 장치에서의 상세한 해석이 가능해진다.
이와 같이, 제1 실시 형태에서는, (1) 저속의 테스터 장치에서 메모리칩 내부를 고속으로 동작시킬 수 있고, (2) 게다가 출력으로서 외부로 출력되는 데이터는 외부 어드레스에 대응한 저주파이기 때문에, 저속의 테스터 장치에서 보면 피테스트 대상의 메모리는 통상의 저속 동작과 마찬가지이고, 저속 테스터 장치에서의 상세한 해석이 가능해진다. 또, 상기 구성의 클럭 생성 회로(11)에 따르면, PLL 등의 동기 회로를 이용하지 않고, 원하는 주파수의 고주파의 내부 클럭 신호를 고정밀도로 생성할 수 있고, 또한 소형으로 간단한 구성이 되어 칩 면적의 증가를 억제하는 것이 가능해진다.
(제2 실시 형태)
도 11은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 도면이며, 도 12는 도 11에 도시한 구성에서의 리드의 테스트 동작의 타이밍차트를 나타내는 도면이다. 제2 실시 형태의 특징은, (1) 도 4에 도시한 구성의 스트로브 신호 발생 회로(15) 대신에, 저주파수의 외부 클럭 신호(CK_ext)를 기준으로 하여 일정한 위상으로 내부 스트로브 신호를 생성하는 펄스 발생 회로(155)를 설치하고, (2) 또한 어드레스 생성 회로(14)의 내부 카운터(142)의 리세트 시에 외부의 하위 어드레스<3:0>을 내부 어드레스 Aint<3:0>의 초기치로서 설정하는 데 있다. 내부 카운터(142)의 리세트 시에는 외부의 하위 어드레스<3:0>가 내부 카운터(142)에 내부 어드레스 Aint<3:0>의 초기치로서 저장되고, 저장된 초기치로부터 순서대로 카운트 업이 개시된다.
도 12에 도시하는 타이밍차트의 예에서는 내부 카운터(142)의 초기치("0")로부터 8번째의 어드레스 A_int<3:0>에 대응한 데이터(Q_int)의 위치에서 내부 스트로브 신호가 발생되도록 펄스 발생 회로(155)가 조정되어 있다. 외부 하위 어드레스<3:0>가 "0"이면, 내부 어드레스 A_int<3:0>의 초기치도 "0"이 되고, 8번째의 어드레스에 대응하는 데이터는 Q(7)이 된다. 외부 하위 어드레스<3:0>가 "1"이면, 내부 어드레스 Aint<3:0>의 초기치도 "1"이 되고, 8번째의 어드레스에 대응하는 데이터는 Q(8)이 된다. 즉, 내부 스트로브 신호(Strobe_int)의 출력 타이밍이 고정되어 있어도, 내부 어드레스 Aint<3:0>의 초기치를 바꿈으로써 레지스터(161)에 저장되는 데이터를 바꿀 수 있다.
내부 스트로브 신호가 발생하는 위치는 임의로 적절히 설정된다. 예를 들면, 내부 어드레스 A_int<3:0>의 초기치 "0"으로부터 2번째의 어드레스에 대응하는 데이터를 출력해도 되며, 내부 어드레스 A_int<3:0>의 초기치 "0"으로부터 4번째의 어드레스에 대응하는 데이터를 출력해도 된다.
제2 실시 형태에서도, 테스터측 장치에서 수취하는 데이터의 순서를 정확하게 처리함으로써, 앞의 실시 형태와 마찬가지로 기억 장치의 전체 어드레스 공간에 대하여, 테스트 결과를 상세히 해석할 수 있다.
(제3 실시 형태)
도 13은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 구성을 나타내는 도면이며, 도 14는 도 13에 도시하는 구성에서의 리드의 테스트 동작의 타이밍차트를 나타내는 도면이다. 제3 실시 형태의 특징은 도 4에 도시하는 구성의 스트로브 신호 발생 회로(15) 대신에, 외부 클럭 신호(CK_ext)에 동기하여 카운트 동작을 행하는 카운터(157)와, 카운터(157)의 카운트치에 따라 스트로브 신호를 발생하는 펄스 발생 회로(158)를 구비한 스트로브 신호 발생 회로(156)를 설치한 것에 있다.
도 14에 도시하는 타이밍차트의 예에서는, 카운터(157)는 4 비트의 카운터이다. 예를 들면, (1) 카운터(157)의 카운트치가 "0000"일 때는, 내부의 하위 어드레스 A_int<3:0>가 "0"에 대응한 데이터(Q_int)의 위치에서 내부 스트로브 신호(Strobe_int)가 출력되고, (2) 카운터(157)의 카운트치가 "0001"일 때는 내부의 하위 어드레스 A_int<3:0>가 "1"에 대응한 데이터(Q_int)의 위치에서 내부 스트로브 신호(Strobe_int)가 출력되고, (3) 카운터(157)의 카운트치가 "1111"일 때는 내부의 하위 어드레스 A_int<3:0>가 "15"에 대응한 데이터(Q_int)의 위치에서 내부 스트로브 신호(Strobe_int)가 출력된다. 즉, 외부 클럭 신호에 동기하여 변화하는 카운터(157)의 카운트치에 따라 내부 스트로브 신호(Strobe_int)의 출력 타이밍을 바꿈으로써 레지스터(161)에 저장되는 데이터를 바꿀 수 있다.
제3 실시 형태에서도, 도 11 및 도 12에 기초하여 설명한 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한 본 발명은 메모리 디바이스뿐만 아니라, 도 15에 도시한 바와 같이 일반적인 SOC(System On Chip) 디바이스에 적용 가능하며, 저속 테스터에서의 고속 동작 시험을 가능하게 한다. 저속 테스터로부터 입력되는 입력 데이터는 테스터 클럭에 동기하여 입력 제어 회로에 기억된 후, 고속의 내부 클럭에 동기하여 SOC 디바이스에 공급된다. SOC 디바이스로부터 고주파로 출력되는 데이터는 출력 데이터 제어 회로에 의해서 그 일부가 선택되며 외부 클럭 신호에 동기하여 출력된다.
이상 설명한 바와 같이, 본 발명의 실시 형태에 따르면, 저속의 테스터 장치에서 반도체 기억 장치 내부를 고속으로 동작시킬 수 있고, 또한 테스트 결과로서 외부에 출력되는 데이터는 외부 어드레스에 대응한 저주파이기 때문에, 저속의 테스터 장치에서 보면 피테스트 대상의 반도체 기억 장치는 통상의 저속 동작과 마찬가지이고, 저속의 테스터 장치에서 테스트 결과를 상세히 해석하는 것이 가능해진다.
한편, 클럭 생성 회로는 PLL 등의 동기 회로를 이용하지 않고, 원하는 주파수의 고주파 내부 클럭 신호를 고정밀도로 생성할 수 있고 또한 소형으로 간단한 구성이 되어, 칩 면적의 증가를 억제하는 것이 가능해진다.

Claims (11)

  1. 외부 클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치에 있어서,
    상기 반도체 기억 장치의 통상 동작 또는 테스트 동작을 선택하는 모드 선택 회로와,
    테스트 동작 시에는 상기 외부 클럭 신호보다도 고주파인 내부 클럭 신호를 생성하는 클럭 생성 회로와,
    테스트 동작 시에는 상기 내부 클럭 신호에 동기하여 변화하는 내부 어드레스 신호를 생성하는 어드레스 생성 회로와,
    상기 클럭 생성 회로에 의해 생성된 내부 클럭 신호와 상기 어드레스 생성 회로에 의해 발생된 어드레스에 기초하여 테스트 동작이 행해지고, 상기 내부 클럭 신호에 동기하여 테스트 결과로서 출력된 데이터의 일부를 선택하여, 선택한 데이터를 상기 외부 클럭 신호에 동기하여 출력하는 출력 데이터 제어 회로를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    소정의 타이밍으로 스트로브 신호를 발생하는 스트로브 생성 회로를 더 포함하고,
    상기 출력 데이터 제어 회로는 상기 클럭 생성 회로에 의해 발생된 내부 클럭 신호와 상기 어드레스 생성 회로에 의해 발생된 어드레스에 기초하여 테스트 동작이 행해지고, 상기 내부 클럭 신호에 동기하여 테스트 결과로서 출력되는 데이터 중, 상기 스트로브 생성 회로에 의해 생성된 스트로브 신호에 동기한 데이터를 선택하여, 선택한 데이터를 상기 외부 클럭 신호에 동기하여 출력하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 클럭 생성 회로는,
    외부로부터 제공되는 조정 신호에 기초하여 발진 주파수가 가변 조정되고, 상기 내부 클럭 신호를 발생하는 발진기와,
    상기 외부 클럭 신호에 동기하여 리세트되며, 상기 발진기에 의해 발생되는 상기 내부 클럭 신호에 기초하여 카운트 동작을 행하고, 소정의 카운트치로 플래그 신호를 발생하는 카운터 회로와,
    상기 외부 클럭 신호에 동기하여 상기 카운터 회로가 발생하는 플래그 신호를 저장하여 유지하는 레지스터를 포함하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 어드레스 생성 회로는,
    외부로부터 입력되는 어드레스 신호의 소정의 상위 수 비트가 외부 클럭 신호에 기초하여 생성되는 리세트 펄스에 동기하여 저장되는 레지스터와,
    상기 소정의 상위 수 비트 이외의 하위 수 비트를 상기 내부 클럭에 동기하여 생성하는 내부 카운터를 포함하는 반도체 기억 장치.
  5. 제2항에 있어서,
    상기 출력 데이터 제어 회로는,
    상기 내부 클럭 신호에 동기하여 테스트 결과로서 출력되는 데이터 중, 상기 스트로브 생성 회로에 의해 생성된 스트로브 신호에 동기한 데이터를 저장하여 유지하는 제1 레지스터와,
    상기 제1 레지스터에 유지된 데이터를 상기 외부 클럭 신호에 동기하여 유지하는 제2 레지스터를 포함하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 클럭 생성 회로에 의해서 생성된 내부 클럭 신호에 동기하여, 입력 데이터를 생성하는 입력 데이터 생성 회로를 더 포함하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 클럭 생성 회로에 의해서 생성된 내부 클럭 신호에 동기하여, 커맨드를 생성하는 커맨드 생성 회로를 더 포함하는 반도체 기억 장치.
  8. 제2항에 있어서,
    상기 스트로브 생성 회로는,
    외부로부터 입력되는 어드레스 신호와, 상기 어드레스 생성 회로가 발생하는 내부 어드레스 신호를 비교하고, 양자의 일치 또는 불일치에 따라 1 또는 0 중 어느 하나가 되는 어드레스 일치/불일치 신호를 출력하는 일치/불일치 판정 회로와,
    일치한 어드레스에 대응하는 데이터가 상기 출력 데이터 제어 회로에 입력되는 타이밍으로 스트로브 신호를 발생하는 펄스 발생 회로를 포함하는 반도체 기억 장치.
  9. 제2항에 있어서,
    상기 스트로브 생성 회로는 상기 외부 클럭 신호를 기준으로 하여 일정한 위상의 스트로브 신호를 발생하는 펄스 발생 회로를 포함하고,
    상기 어드레스 생성 회로는 외부로부터 입력되는 어드레스 신호의 일부를, 상기 어드레스 생성 회로가 발생하는 내부 어드레스 신호의 초기치로서 이용하는 반도체 기억 장치.
  10. 제2항에 있어서,
    상기 스트로브 생성 회로는 상기 외부 클럭 신호에 동기하여 카운트 동작을 행하는 카운터 회로와,
    상기 카운터 회로가 카운트한 값에 따라 발생 타이밍을 변화시킨 스트로브 신호를 발생하는 펄스 발생 회로를 포함하는 반도체 기억 장치.
  11. 클럭 신호에 동기하여 동작하는 동기형 반도체 장치에 있어서,
    상기 반도체 장치의 통상 동작 또는 테스트 동작을 선택하는 모드 회로와,
    테스트 동작 시에는 상기 외부 클럭 신호보다도 고주파의 내부 클럭 신호를 생성하는 클럭 생성 회로와,
    상기 내부 클럭 신호에 동기하여 테스트 결과로서 출력되는 데이터의 일부를 선택하여, 선택한 데이터를 상기 외부 클럭 신호에 동기하여 출력하는 출력 데이터 제어 회로를 포함하는 반도체 장치.
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