CN106297889B - 存储器测试系统及其测试方法 - Google Patents

Abstract

本发明提供一种存储器测试系统及其测试方法。其中，存储器测试系统包括存储器测试器以及存储器单元。存储器测试器在测试期间产生数据选通信号。存储器单元在测试期间检测数据选通信号的致能而输出具备所储存的测试数据的测试数据信号至存储器测试器。存储器测试器依据测试数据判断存储器单元是否损坏。

Description

存储器测试系统及其测试方法

技术领域

本发明涉及一种测试系统以及测试方法，尤其涉及一种存储器测试系统及其测试方法。

背景技术

双倍数据率(DDR)存储器是一种基于同步动态随机存取存储器(SDRAM)的革命性存储器技术，其提供一种高性能、低成本的存储器解决方案。并且，在新世代的低功率动态存储器(Low Power DRAM)的规格下，提供了功率更低、更高速的运作能力，进而满足现今高速系统所需的性能要求。

在进行存储器测试时，传统上存储器单元可依据外部的时脉信号产生有效的数据窗(Data Window)，并由存储器测试器获取数据以进行测试。然而，随着存储器运作速度的提升缩短了数据窗有效期间。并且时脉信号与数据信号通道(数据输出端)之间的延迟时间受到温度、体积及压力(简称PVT)的影响而相对增加。导致存储器单元所产生的数据窗，在其数据有效期间产生的位移误差范围过大。因此，存储器测试器便难以正确地获取到受到PVT影响而位移的数据窗所具有的有效数据，造成存储器测试的失败。

发明内容

有鉴于此，本发明提供一种存储器测试系统及其测试方法，可降低数据窗位移误差的范围，以避免存储器测试的失败。

本发明的存储器测试系统，包括存储器测试器以及存储器单元。其中，存储器测试器在测试期间产生数据选通信号。存储器单元在测试期间检测数据选通信号的致能而输出具备所储存的测试数据的测试数据信号至存储器测试器。存储器测试器依据测试数据判断存储器单元是否损坏。

在本发明的一实施例中，上述的存储器单元包括数据选通信号通道、第一输入缓冲器、数据信号通道以及先进先出寄存器。数据选通信号通道用以接收数据选通信号。第一输入缓冲器耦接数据选通信号通道，用以暂存数据选通信号。数据信号通道用以输出测试数据信号。先进先出寄存器耦接第一输入缓冲器以及数据信号通道，用以在测试期间接收测试数据信号，并检测第一输入缓冲器所提供的数据选通信号是否致能。当数据选通信号致能时先进先出寄存器传送测试数据信号至数据信号通道，以输出至存储器测试器。

在本发明的一实施例中，上述的存储器单元还包括时脉通道、第二输入缓冲器、延迟控制器。时脉通道用以接收时脉信号。第二输入缓冲器耦接时脉通道，用以暂存时脉信号。延迟控制器耦接第二输入缓冲器以及先进先出寄存器，用以调整时脉信号并提供至先进先出寄存器。其中，在读取期间先进先出寄存器接收具备读取数据的读取数据信号，并且先进先出寄存器依据时脉信号传送读取数据信号至数据信号通道。

在本发明的一实施例中，上述的存储器测试器输出具备测试数据的写入数据信号至存储器单元以将测试数据储存至存储器单元。

在本发明的一实施例中，上述的存储器测试器包括比较器。比较器用以判断由存储器单元所取得的测试数据是否与写入存储器单元时相等，并据以判断存储器单元是否损坏。

本发明的存储器测试方法适用于由电子装置测试存储器单元。此方法在测试期间产生数据选通信号并传送至存储器单元。并且，在测试期间检测数据选通信号的致能而由存储器单元输出具备所储存的测试数据的测试数据信号，并依据测试数据判断存储器单元是否损坏。

在本发明的一实施例中，上述的存储器单元包括数据选通信号通道以及数据信号通道。上述检测数据选通信号的致能而由存储器单元输出具备所储存的测试数据的测试数据信号的步骤包括在测试期间检测数据选通信号通道所接收的数据选通信号是否致能。并且，当数据选通信号致能时传送测试数据信号至数据信号通道。

在本发明的一实施例中，上述的存储器单元还包括时脉通道。上述的存储器测试方法还包括在读取期间依据时脉通道所接收的时脉信号传送，具备读取数据的读取数据信号至数据信号通道。

在本发明的一实施例中，在上述产生数据选通信号并传送至存储器单元的步骤之前包括输出具备测试数据的写入数据信号至存储器单元以将测试数据储存至存储器单元。

在本发明的一实施例中，上述依据测试数据判断存储器单元是否损坏的步骤包括判断由存储器单元所取得的测试数据是否与写入存储器单元时相等，并据以判断存储器单元是否损坏。

基于上述，本发明的存储器测试系统，可通过距离数据信号通道较近的数据选通信号来取代时脉信号触发产生有效的数据窗。藉此，可减少受到PVT影响而相对增加的延迟时间，降低数据窗的位移误差。在不增加测试成本的情况下，顺利地获取有效数据，以完成存储器测试。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图做详细说明如下。

附图说明

图1是依照本发明一实施例所示出的存储器测试系统示意图；

图2为依据本发明一实施例所示出的数据选通信号与测试数据信号的波形图；

图3是依照本发明一实施例所示出的存储器单元示意图；

图4是依照本发明一实施例所示出的存储器测试方法流程图。

[符号说明]

100：存储器测试系统；

110：存储器测试器；

120：存储器单元；

121：数据选通信号通道；

122、126：输入缓冲器；

123：数据信号通道；

124：先进先出寄存器；

125：延迟控制器；

127：时脉通道；

CLK、CLK’：时脉信号；

D0、D1、D2、D3：测试数据；

DQR：读取数据信号；

DQS：数据选通信号；

DQT、DQT1、DQT2：测试数据信号；

DQW：写入数据信号；

P1、P2：处理路径；

T：周期；

t1、t2、t3、t4、t5：时间；

S410、S420：存储器测试方法的各步骤。

具体实施方式

首先请参照图1，图1是依照本发明一实施例所示出的存储器测试系统示意图。在本实施例中，存储器测试系统100包括存储器测试器110以及存储器单元120。其中受测的存储器单元120可例如为双倍数据率(DDR)存储器、第二代双倍数据率(DDR2)存储器、低功率第二代双倍数据率(LPDDR2)存储器或第三代双倍数据率(DDR3)存储器等存储器装置。

在图1中，存储器测试器110可在测试期间产生数据选通信号DQS。并且，存储器测试器110可将数据选通信号DQS传送至存储器单元120。详细来说，存储器测试器110会预先输出具备测试数据DT的写入数据信号DQW至存储器单元120。并且，存储器单元120中的受测记忆胞可依据写入数据信号DQW而储存测试数据DT(逻辑0或1)，以进行后续的存储器测试。其中，在存储器单元120中受测记忆胞的个数端视实际测试需求而论/决定，本发明实施例并不加以限制。

接着，在测试期间，存储器测试器110可产生致能的数据选通信号DQS。并且传送至存储器单元120，以触发存储器单元120输出储存于受测记忆胞的测试数据DT。

此外，存储器单元120耦接存储器测试器110。存储器单元120在测试期间会持续检测数据选通信号DQS的致能而输出具备所储存的测试数据DT的测试数据信号DQT至存储器测试器110。存储器测试器110便可依据测试数据DT判断存储器单元120是否损坏。详细来说，当数据选通信号DQS致能时，存储器单元120便会将包含此时储存于受测记忆胞的测试数据DT的测试数据信号DQT输出至存储器测试器110，以让存储器测试器110判断经由存储器单元120储存后测试数据DT的正确性，藉此判断存储器单元120(受测记忆胞)是否损坏。举例来说，存储器测试器110可包括比较器。比较器可用以判断由存储器单元120所取得的测试数据DT是否与预先经由写入数据信号DQW写入存储器单元120时相等。若所取得的测试数据DT与预先写入存储器单元120时相同，存储器测试器110可判断存储器单元120正常。若所取得的测试数据DT与预先写入存储器单元120时不同，则存储器测试器110可判断存储器单元120损坏。

以下举例以进一步说明数据选通信号与测试数据信号的关系。图2为依据本发明一实施例所示出的数据选通信号与测试数据信号的波形图。请参照图1及图2，在本实施例中，示出了在受PVT影响下，不同情况的测试数据信号DQT1及DQT2。在存储器单元120运作较快的情况(例如受PVT的影响较小的情况)下，存储器单元120可反应于存储器测试器110所产生的数据选通信号DQS而输出测试数据信号DQT1。在存储器单元120运作较慢的情况(例如受PVT的影响较大的情况)下，存储器单元120可反应于数据选通信号DQS而输出测试数据信号DQT2。

具体来说，在图2中，在时间t1时数据选通信号DQS开始致能。换言之，在时间t1时，存储器测试器110致能数据选通信号DQS并传送至存储器单元120。在数据选通信号DQS致能经过周期T的时间t2之后，在运作较快情况下，在时间t3时存储器单元120开始反应于数据选通信号DQS而通过测试数据信号DQT1依序输出测试数据D0～D3。在运作较慢情况下，在时间t4时存储器单元120开始反应于数据选通信号DQS而通过测试数据信号DQT2依序输出测试数据D0～D3。如图2所示，数据选通信号DQS的周期T可例如为1.875ns。时间t3与时间t4的差距(位移误差)大约为数据选通信号DQS周期的四分之一(0.46875ns)。相较于传统上利用时脉信号触发测试数据信号的方式，在不同程度PVT影响的情况下数据窗之间可能会动辄超过0.6ns以上的位移误差，本发明实施例的存储器测试系统100降低了因受到PVT影响所产生的位移误差。因此，如图2所示，以测试数据D0为范例，不论存储器单元120受到PVT影响而运作较快(测试数据信号DQT1)或较慢(测试数据信号DQT2)，存储器测试器110皆可在时间t4至t5的期间获取到正确的测试数据D0，以克服传统上存储器测试器受到PVT影响导致无法正确获取有效数据的缺陷。

图3是依照本发明一实施例所示出的存储器单元示意图。请参照图3，在图3中示出了存储器单元120在进行测试操作以及读取操作时的处理路径。在本实施例中，存储器单元120包括数据选通信号通道121、输入缓冲器122、数据信号通道123、先进先出寄存器124、延迟控制器125、输入缓冲器126以及时脉通道127。本实施例的存储器单元120在用以进行存储器测试操作的测试期间以及用以对储存数据进行普通读取操作的读取期间分别采取不同的处理路径(处理路径P1及P2)来进行信号的传输，以减少存储器测试时信号传输的距离，降低数据窗受到PVT影响所产生的位移误差。

请参照图1及图3，在本实施例中，在测试期间，存储器测试器110可产生数据选通信号DQS，并传送至存储器单元120的数据选通信号通道121。接着，如处理路径P1所示，数据选通信号通道121可接收数据选通信号DQS并传送至输入缓冲器122。输入缓冲器122耦接数据选通信号通道121，并且暂存由数据选通信号通道121所接收的数据选通信号DQS。

此外，在测试期间，存储器单元120可将包含此时储存于受测记忆胞的测试数据DT的测试数据信号DQT传送至先进先出寄存器124。先进先出寄存器124耦接输入缓冲器122以及数据信号通道123。如处理路径P1所示，在测试期间先进先出寄存器124可接收测试数据信号DQT，并且持续检测输入缓冲器122所提供的数据选通信号DQS是否致能。当数据选通信号DQS致能时，先进先出寄存器124即可依据数据选通信号DQS传送具备测试数据DT的测试数据信号DQT至数据信号通道123，以输出测试数据信号DQT至存储器测试器110来判断存储器单元120(受测记忆胞)是否损坏。

另一方面，在读取期间，如处理路径P2所示，存储器单元120可由时脉通道127接收外部的时脉信号CLK来触发输出具备读取数据DR的读取数据信号DQR。具体来说，时脉通道127可接收时脉信号CLK并传送至输入缓冲器126。输入缓冲器126耦接时脉通道127。输入缓冲器126可暂存由时脉通道127所接收的时脉信号CLK。并且，延迟控制器125耦接输入缓冲器126以及先进先出寄存器124。延迟控制器125可调整时脉信号CLK的时脉以匹配存储器单元120的电路结构，并将调整后的时脉信号CLK’提供至先进先出寄存器124。

此外，在读取期间，存储器单元120可将包含所储存的读取数据DR的读取数据信号DQR传送至先进先出寄存器124。如处理路径P2所示，在读取期间先进先出寄存器124可接收具备读取数据DR的读取数据信号DQR，并且持续检测输入缓冲器126所提供的时脉信号CLK’。藉此，先进先出寄存器124可依据时脉信号CLK’传送读取数据信号DQR至数据信号通道123，以例如输出读取数据信号DQR至外部的存储器控制器。

图4是依照本发明一实施例所示出的存储器测试方法流程图。请同时参照图1及图4，本实施例的存储器测试方法适用于图1的存储器测试系统100，以下即搭存储器测试系统100中的各项元件说明本发明实施例的存储器测试方法的各个步骤。

在步骤S410中，在测试期间存储器测试器110可产生数据选通信号DQS并传送至存储器单元120。

在步骤S420中，在测试期间存储器单元120可检测数据选通信号DQS的致能而由存储器单元120输出具备所储存的测试数据DT的测试数据信号DQT至存储器测试器110。并且，存储器测试器110可依据测试数据判断存储器单元120是否损坏。其中，上述步骤S410及S420的细节可参照图1至图3的实施例，在此则不再赘述。

综上所述，本发明的存储器测试系统及其测试方法，在进行存储器测试时，存储器单元可通过距离数据信号通道较近的数据选通信号来取代时脉信号触发产生有效的数据窗。藉此，可缩短存储器单元内部的延迟时间，以减少受到PVT影响而相对增加的数据窗位移误差。在不增加测试成本的情况下，顺利地获取有效数据，以完成存储器测试。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (10)

1.一种存储器测试系统，其特征在于，包括：

存储器测试器，在测试操作的测试期间产生数据选通信号；以及

存储器单元，耦接所述存储器测试器，在所述测试期间检测所述数据选通信号的致能而输出具备所储存的测试数据的测试数据信号至所述存储器测试器，所述存储器测试器依据所述测试数据判断所述存储器单元是否损坏，

其中，所述存储器单元在所述测试期间具有第一信号处理路径，所述存储器单元在普通读取操作的读取期间具有第二信号处理路径，所述第一信号处理路径的信号传输距离小于所述第二信号处理路径的信号传输距离。

2.根据权利要求1所述的存储器测试系统，其特征在于，所述存储器单元包括：

数据选通信号通道，接收所述数据选通信号；

第一输入缓冲器，耦接所述数据选通信号通道，暂存所述数据选通信号；

数据信号通道，输出所述测试数据信号；以及

先进先出寄存器，耦接所述第一输入缓冲器以及所述数据信号通道，在所述测试期间接收所述测试数据信号，并检测所述第一输入缓冲器所提供的所述数据选通信号是否致能，当所述数据选通信号致能时所述先进先出寄存器传送所述测试数据信号至所述数据信号通道，以输出至所述存储器测试器。

3.根据权利要求2所述的存储器测试系统，其特征在于，所述存储器单元还包括：

时脉通道，接收时脉信号；

第二输入缓冲器，耦接所述时脉通道，暂存所述时脉信号；

延迟控制器，耦接所述第二输入缓冲器以及所述先进先出寄存器，调整所述时脉信号并提供至所述先进先出寄存器，

其中，在所述读取期间所述先进先出寄存器接收具备读取数据的读取数据信号，并且所述先进先出寄存器依据所述时脉信号传送所述读取数据信号至所述数据信号通道。

4.根据权利要求2所述的存储器测试系统，其特征在于，所述存储器测试器输出具备所述测试数据的写入数据信号至所述存储器单元以将所述测试数据储存至所述存储器单元。

5.根据权利要求1所述的存储器测试系统，其特征在于，所述存储器测试器包括：

比较器，判断由所述存储器单元所取得的所述测试数据是否与写入所述存储器单元时相等，并据以判断所述存储器单元是否损坏。

6.一种存储器测试方法，其特征在于，适用于由电子装置测试存储器单元，所述方法包括下列步骤：

在测试操作的测试期间产生数据选通信号并传送至所述存储器单元；以及

在所述测试期间检测所述数据选通信号的致能而由所述存储器单元输出具备所储存的测试数据的测试数据信号，并依据所述测试数据判断所述存储器单元是否损坏，

其中，所述存储器单元在所述测试期间具有第一信号处理路径，所述存储器单元在普通读取操作的读取期间具有第二信号处理路径，所述第一信号处理路径的信号传输距离小于所述第二信号处理路径的信号传输距离。

7.根据权利要求6所述的存储器测试方法，其特征在于，所述存储器单元包括数据选通信号通道以及数据信号通道，且检测所述数据选通信号的致能而由所述存储器单元输出具备所储存的所述测试数据的所述测试数据信号的步骤包括：

在所述测试期间检测所述数据选通信号通道所接收的所述数据选通信号是否致能；以及

当所述数据选通信号致能时传送所述测试数据信号至所述数据信号通道。

8.根据权利要求7所述的存储器测试方法，其特征在于，所述存储器单元还包括时脉通道，且所述方法还包括：

在所述读取期间依据所述时脉通道所接收的时脉信号传送具备读取数据的读取数据信号至所述数据信号通道。

9.根据权利要求6所述的存储器测试方法，其特征在于，在产生所述数据选通信号并传送至所述存储器单元的步骤的前包括：

输出具备所述测试数据的写入数据信号至所述存储器单元以将所述测试数据储存至所述存储器单元。

10.根据权利要求6所述的存储器测试方法，其特征在于，依据所述测试数据判断所述存储器单元是否损坏的步骤包括：

判断由所述存储器单元所取得的所述测试数据是否与写入所述存储器单元时相等，并据以判断所述存储器单元是否损坏。