JPH11265599A - 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ - Google Patents
不揮発性メモリ及びそれを内蔵するマイクロコンピュータInfo
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- JPH11265599A JPH11265599A JP6735198A JP6735198A JPH11265599A JP H11265599 A JPH11265599 A JP H11265599A JP 6735198 A JP6735198 A JP 6735198A JP 6735198 A JP6735198 A JP 6735198A JP H11265599 A JPH11265599 A JP H11265599A
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- clock signal
- nonvolatile memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 不揮発性メモリ及びそれを内蔵したマイクロ
コンピュータに於いて、不揮発性メモリのメモリセルの
テスト時間を短縮する。 【解決手段】 内部発振回路１のクロックを計数するタ
イマーカウンタ２の分周出力Ａ１、Ａ２によって、消去
モード信号ＥＲＡＳＥ及び書き込みモード信号ＰＲＯＧ
ＲＡＭの終了が制御される不揮発性メモリにおいて、内
部発振回路とタイマーカウンタの間に、外部端子に印加
された外部クロックＯＵＴＣＬＫを切り替えてタイマー
カウンタに印加する切り替え回路６を設け、外部からの
クロックによって分周出力Ａ１及びＡ２の出力タイミン
グを制御する。
コンピュータに於いて、不揮発性メモリのメモリセルの
テスト時間を短縮する。 【解決手段】 内部発振回路１のクロックを計数するタ
イマーカウンタ２の分周出力Ａ１、Ａ２によって、消去
モード信号ＥＲＡＳＥ及び書き込みモード信号ＰＲＯＧ
ＲＡＭの終了が制御される不揮発性メモリにおいて、内
部発振回路とタイマーカウンタの間に、外部端子に印加
された外部クロックＯＵＴＣＬＫを切り替えてタイマー
カウンタに印加する切り替え回路６を設け、外部からの
クロックによって分周出力Ａ１及びＡ２の出力タイミン
グを制御する。
Description
【０００１】
【発明が属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリ及びこれを内蔵したマイクロコンピ
ュータに関し、特に、メモリのテストを効率的に行うた
めの機能を付加した不揮発性メモリに関する。
等の不揮発性メモリ及びこれを内蔵したマイクロコンピ
ュータに関し、特に、メモリのテストを効率的に行うた
めの機能を付加した不揮発性メモリに関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われ、注入されたホットエレクトロ
ンをフローティングゲートから抜き取ることによって消
去が行われる。そして、フローティングゲートに電荷が
注入されたか否かによるメモリセルトランジスタの動作
特性の差を検出することで、情報の読み出しが行われ
る。
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われ、注入されたホットエレクトロ
ンをフローティングゲートから抜き取ることによって消
去が行われる。そして、フローティングゲートに電荷が
注入されたか否かによるメモリセルトランジスタの動作
特性の差を検出することで、情報の読み出しが行われ
る。
【０００３】特に、セクター（１２８バイト）毎の一括
消去及び書き込みが可能な不揮発性メモリは、フラッシ
ュメモリと呼ばれる。また、フラッシュメモリは、マイ
クロコンピュータのプログラム等が書き込まれるメモリ
として内蔵される場合があり、これは、フラッシュマイ
コンと呼ばれる。上述のような、書き込み、消去、読み
出しの動作は、外部から印加される制御信号＊ＣＥ（チ
ップイネーブル）、＊ＷＥ（ライトイネーブル）、＊Ｏ
Ｅ（アウトプットイネーブル）によって制御される。
消去及び書き込みが可能な不揮発性メモリは、フラッシ
ュメモリと呼ばれる。また、フラッシュメモリは、マイ
クロコンピュータのプログラム等が書き込まれるメモリ
として内蔵される場合があり、これは、フラッシュマイ
コンと呼ばれる。上述のような、書き込み、消去、読み
出しの動作は、外部から印加される制御信号＊ＣＥ（チ
ップイネーブル）、＊ＷＥ（ライトイネーブル）、＊Ｏ
Ｅ（アウトプットイネーブル）によって制御される。
【０００４】図２は、上記の制御を行うための従来例を
示す不揮発性メモリの一部ブロック図である。図に於い
て、発信回路１は、クロック信号ＣＬＫを発生するため
のリング発信器であり、その出力はタイマーカウンター
２に印加される。タイマーカウンター２は、バイナリー
カウンタで構成され、所定段の出力Ａ１及びＡ２が制御
回路３に印加される。制御回路３は、制御信号＊ＣＥ、
＊ＯＥ、＊ＷＥの信号とタイマーカウンタ２の出力Ａ１
及びＡ２に基づき、不揮発性メモリセルの内部書き込み
信号ＷＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモー
ド信号ＰＲＯＧＲＡＭを発生する。
示す不揮発性メモリの一部ブロック図である。図に於い
て、発信回路１は、クロック信号ＣＬＫを発生するため
のリング発信器であり、その出力はタイマーカウンター
２に印加される。タイマーカウンター２は、バイナリー
カウンタで構成され、所定段の出力Ａ１及びＡ２が制御
回路３に印加される。制御回路３は、制御信号＊ＣＥ、
＊ＯＥ、＊ＷＥの信号とタイマーカウンタ２の出力Ａ１
及びＡ２に基づき、不揮発性メモリセルの内部書き込み
信号ＷＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモー
ド信号ＰＲＯＧＲＡＭを発生する。
【０００５】図３は、図２に示された回路におけるセク
ター単位の書き込みを行う場合のタイミング図であり，
図３に基づき制御回路３の動作について説明する。外部
から印加される制御信号＊ＯＥを「Ｈ」レベルとした状
態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」レベルにする
と、制御回路３は内部書き込み信号ＷＲＴを「Ｈ」レベ
ルにする。これにより、不揮発性メモリは、書き込み可
能状態になる。その後、制御信号＊ＣＥ及び＊ＷＥをク
ロッキングすることにより、印加されたアドレスで指定
される不揮発性メモリのバッファ（図示せず）に１セク
タ（１２８バイト）分のデータが書き込まれる。制御信
号＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づ
き、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｈ」
レベルとし、不揮発性メモリの１セクタ分の消去動作を
開始させる。一方、消去モード信号「Ｈ」の発生と同期
して、制御回路３は、タイマーカウンタ２をリセットす
る。不揮発性メモリの消去動作は、フローティングゲー
トに注入された電荷をコントロールゲートに引き抜く動
作であり、１セクタのメモリセルの消去が一括で行われ
るが、個々のメモリセルのばらつきにより、その消去時
間にもばらつきがある。従って、すべてのメモリセルの
消去が完了するのに十分な時間をタイマーカウンタ２で
設定している。例えば、リセットされてから１．６ｍｓ
ｅｃ後に分周出力Ａ１が発生すると、制御回路３は、消
去モード信号ＥＲＡＳＥを「Ｌ」レベルにする。これに
より、消去動作が終了する。
ター単位の書き込みを行う場合のタイミング図であり，
図３に基づき制御回路３の動作について説明する。外部
から印加される制御信号＊ＯＥを「Ｈ」レベルとした状
態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」レベルにする
と、制御回路３は内部書き込み信号ＷＲＴを「Ｈ」レベ
ルにする。これにより、不揮発性メモリは、書き込み可
能状態になる。その後、制御信号＊ＣＥ及び＊ＷＥをク
ロッキングすることにより、印加されたアドレスで指定
される不揮発性メモリのバッファ（図示せず）に１セク
タ（１２８バイト）分のデータが書き込まれる。制御信
号＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づ
き、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｈ」
レベルとし、不揮発性メモリの１セクタ分の消去動作を
開始させる。一方、消去モード信号「Ｈ」の発生と同期
して、制御回路３は、タイマーカウンタ２をリセットす
る。不揮発性メモリの消去動作は、フローティングゲー
トに注入された電荷をコントロールゲートに引き抜く動
作であり、１セクタのメモリセルの消去が一括で行われ
るが、個々のメモリセルのばらつきにより、その消去時
間にもばらつきがある。従って、すべてのメモリセルの
消去が完了するのに十分な時間をタイマーカウンタ２で
設定している。例えば、リセットされてから１．６ｍｓ
ｅｃ後に分周出力Ａ１が発生すると、制御回路３は、消
去モード信号ＥＲＡＳＥを「Ｌ」レベルにする。これに
より、消去動作が終了する。
【０００６】この消去モード信号ＥＲＡＳＥの終了を受
けて、制御回路３は、書き込みモード信号ＰＲＯＧＲＡ
Ｍを「Ｈ」レベルにし、消去されたセクタの書き込み動
作を開始させる。また、書き込みの開始と同期してタイ
マーカウンタ２のリセットを行う。この書き込み動作
は、バッファに保持された１２８バイトのデータを一括
で書き込むのであるが、メモリセルの書き込み特性にば
らつきがあるため、書き込み終了までに十分な時間を要
する。そのために、書き込み時間は、例えば、３．２ｍ
ｓｅｃに設定され、タイマーカウンタ２のリセットから
３．２ｍｓｅｃ後に出力される分周出力Ａ２により、制
御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを
「Ｌ」レベルにし、書き込み動作を終了させる。これに
より、セクター単位の書き込みが終了する。
けて、制御回路３は、書き込みモード信号ＰＲＯＧＲＡ
Ｍを「Ｈ」レベルにし、消去されたセクタの書き込み動
作を開始させる。また、書き込みの開始と同期してタイ
マーカウンタ２のリセットを行う。この書き込み動作
は、バッファに保持された１２８バイトのデータを一括
で書き込むのであるが、メモリセルの書き込み特性にば
らつきがあるため、書き込み終了までに十分な時間を要
する。そのために、書き込み時間は、例えば、３．２ｍ
ｓｅｃに設定され、タイマーカウンタ２のリセットから
３．２ｍｓｅｃ後に出力される分周出力Ａ２により、制
御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを
「Ｌ」レベルにし、書き込み動作を終了させる。これに
より、セクター単位の書き込みが終了する。
【０００７】このような不揮発性メモリをマイクロコン
ピュータのプログラムメモリあるいはデータメモリとし
て内蔵する、いわゆるフラッシュマイコンが開発されて
いる。図４は、フラッシュマイコンの概略ブロック図で
あり、マイコンのＣＰＵ部分４と不揮発性メモリ５で構
成される。不揮発性メモリ５の制御信号＊ＣＥ、＊Ｏ
Ｅ、＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分４から
印加され、また、データＤＡＴＡもＣＰＵ部分４との間
でやりとりされる。
ピュータのプログラムメモリあるいはデータメモリとし
て内蔵する、いわゆるフラッシュマイコンが開発されて
いる。図４は、フラッシュマイコンの概略ブロック図で
あり、マイコンのＣＰＵ部分４と不揮発性メモリ５で構
成される。不揮発性メモリ５の制御信号＊ＣＥ、＊Ｏ
Ｅ、＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分４から
印加され、また、データＤＡＴＡもＣＰＵ部分４との間
でやりとりされる。
【０００８】通常の動作状態では、マイコンのプログラ
ムによって、必要に応じて、不揮発性メモリ５の書き込
みを行うが、この場合には、制御信号＊ＣＥ、＊ＯＥ、
＊ＷＥによってＣＰＵ部分４が不揮発性メモリ５を制御
する。また、このようなマイコンでは、不揮発性メモリ
５のテストを行うために、外部から直接ＰＲＯＭライタ
ーによって書き込み及びテストができるように構成され
ている。即ち、マイコンをテスト状態にすると、入出力
端子Ｉ／０が直接不揮発性メモリ５の制御信号＊ＣＥ、
＊ＯＥ、＊ＷＥとアドレスＡＤとデータＤＡＴＡに接続
されるようになり、外部から直接不揮発性メモリ５を制
御可能になる。
ムによって、必要に応じて、不揮発性メモリ５の書き込
みを行うが、この場合には、制御信号＊ＣＥ、＊ＯＥ、
＊ＷＥによってＣＰＵ部分４が不揮発性メモリ５を制御
する。また、このようなマイコンでは、不揮発性メモリ
５のテストを行うために、外部から直接ＰＲＯＭライタ
ーによって書き込み及びテストができるように構成され
ている。即ち、マイコンをテスト状態にすると、入出力
端子Ｉ／０が直接不揮発性メモリ５の制御信号＊ＣＥ、
＊ＯＥ、＊ＷＥとアドレスＡＤとデータＤＡＴＡに接続
されるようになり、外部から直接不揮発性メモリ５を制
御可能になる。
【０００９】
【発明が解決しようとする課題】上述した不揮発性メモ
リを製造して出荷する際には、テスターによって、図３
に示すようなセクター単位の書き込みテストを行う。こ
の時、消去時間及び書き込み時間は、メモリセルのばら
つきにあわせて十分に長く設定されているために、テス
ト時間が長くなり、生産成功率の改善の障害になってい
た。また、複数の不揮発性メモリを同時にテスト（同測
テストと呼ぶ）する場合には、素子毎に内部発振回路の
発信周波数がばらつくため、同期したテストが行えない
不都合があり、更に、同時にテストする不揮発性メモリ
の最も遅く書き込み動作が終了するまで待たなければな
らないので、テスト時間が更に長くなる欠点があった。
リを製造して出荷する際には、テスターによって、図３
に示すようなセクター単位の書き込みテストを行う。こ
の時、消去時間及び書き込み時間は、メモリセルのばら
つきにあわせて十分に長く設定されているために、テス
ト時間が長くなり、生産成功率の改善の障害になってい
た。また、複数の不揮発性メモリを同時にテスト（同測
テストと呼ぶ）する場合には、素子毎に内部発振回路の
発信周波数がばらつくため、同期したテストが行えない
不都合があり、更に、同時にテストする不揮発性メモリ
の最も遅く書き込み動作が終了するまで待たなければな
らないので、テスト時間が更に長くなる欠点があった。
【００１０】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、第１に、内部クロック
信号発生回路と、該内部クロック信号発生回路からのク
ロックを計数するカウンタと、外部から印加される書き
込み及び読み出しを制御するための制御信号と前記カウ
ンタの出力に基づいて不揮発性メモリセルの消去モード
信号及び／又は書き込みモード信号を発生する制御回路
とを備えた不揮発性メモリに於いて、前記内部クロック
信号発生回路のクロック信号と外部端子に印加された外
部クロック信号を外部からの制御信号で切り替えて前記
カウンタに印加する切り替え回路を設け、外部クロック
信号によって前記カウンタを制御し、前記制御回路から
出力される消去モード信号及び／又は書き込みモード信
号を制御可能としたものである。
鑑みて、創作されたものであり、第１に、内部クロック
信号発生回路と、該内部クロック信号発生回路からのク
ロックを計数するカウンタと、外部から印加される書き
込み及び読み出しを制御するための制御信号と前記カウ
ンタの出力に基づいて不揮発性メモリセルの消去モード
信号及び／又は書き込みモード信号を発生する制御回路
とを備えた不揮発性メモリに於いて、前記内部クロック
信号発生回路のクロック信号と外部端子に印加された外
部クロック信号を外部からの制御信号で切り替えて前記
カウンタに印加する切り替え回路を設け、外部クロック
信号によって前記カウンタを制御し、前記制御回路から
出力される消去モード信号及び／又は書き込みモード信
号を制御可能としたものである。
【００１１】更に、不揮発性メモリセルのテストを行う
テストモードに於いて、前記切り替え回路を制御する切
り替え信号が外部端子から供給可能となり、外部クロッ
ク信号がカウンタに印加されるものである。これらによ
り、不揮発性メモリのテストにおいて、外部から消去時
間及び書き込み時間を制御することができ、テスト時間
の短縮が可能になる。一方、不揮発性メモリを内蔵する
マイクロコンピュータに於いて、前記不揮発性メモリ
は、内部クロック信号発生回路と、該内部クロック信号
発生回路からのクロックを計数するカウンタと、該カウ
ンタの出力と前記マイクロコンピュータの内部で発生さ
れる書き込み及び読み出しを制御するための制御信号に
基づいて不揮発性メモリセルの消去モード信号及び／又
は書き込みモード信号を発生する制御回路と、前記内部
クロック信号発生回路のクロック信号と外部端子に印加
された外部クロック信号を外部からの制御信号で切り替
えて前記カウンタに印加する切り替え回路を設け、外部
クロック信号によって前記カウンタを制御し、前記制御
回路から出力される消去モード信号及び／又は書き込み
モード信号を制御可能としたものである。また、前記不
揮発性メモリのテストを行うテストモードに於いて、前
記書き込み及び読み出しを制御するための制御信号と切
り替え回路の切り替えを制御する信号は、マイクロコン
ピュータの外部入出力端子から直接印加され、外部から
直接不揮発性メモリのテストが可能となる。
テストモードに於いて、前記切り替え回路を制御する切
り替え信号が外部端子から供給可能となり、外部クロッ
ク信号がカウンタに印加されるものである。これらによ
り、不揮発性メモリのテストにおいて、外部から消去時
間及び書き込み時間を制御することができ、テスト時間
の短縮が可能になる。一方、不揮発性メモリを内蔵する
マイクロコンピュータに於いて、前記不揮発性メモリ
は、内部クロック信号発生回路と、該内部クロック信号
発生回路からのクロックを計数するカウンタと、該カウ
ンタの出力と前記マイクロコンピュータの内部で発生さ
れる書き込み及び読み出しを制御するための制御信号に
基づいて不揮発性メモリセルの消去モード信号及び／又
は書き込みモード信号を発生する制御回路と、前記内部
クロック信号発生回路のクロック信号と外部端子に印加
された外部クロック信号を外部からの制御信号で切り替
えて前記カウンタに印加する切り替え回路を設け、外部
クロック信号によって前記カウンタを制御し、前記制御
回路から出力される消去モード信号及び／又は書き込み
モード信号を制御可能としたものである。また、前記不
揮発性メモリのテストを行うテストモードに於いて、前
記書き込み及び読み出しを制御するための制御信号と切
り替え回路の切り替えを制御する信号は、マイクロコン
ピュータの外部入出力端子から直接印加され、外部から
直接不揮発性メモリのテストが可能となる。
【００１２】
【発明の実施の形態】図１は、本発明の実施形態を示す
ブロック図であり、不揮発性メモリの一部を示す。図に
於いて、発信回路１、タイマーカウンター２、制御回路
３は、図２に示されたブロック図と同一の回路であり、
図番を一致させている。本実施形態の特徴とするところ
は、発振回路１とタイマーカウンタ２の間に切り替え回
路６を設けた点にある。即ち、この切り替え回路６の切
り替え動作は、外部端子に印加される制御信号ＣＴＬに
よって制御され、制御信号ＣＴＬが「Ｈ」レベルになる
と、切り替え回路６は、外部端子に印加された外部クロ
ック信号ＯＵＴＣＬＫをタイマーカウンタ２に供給す
る。尚、制御信号ＣＴＬと外部クロック信号ＯＵＴＣＬ
Ｋは、テストモードにおいて外部端子からの入力が可能
になるように構成される。即ち、図示しないが、テスト
モードにするための外部端子が設けられてあり、この端
子にテスト信号を印加することによってテストモードに
入り、この状態において端子からの入力が可能となる。
従って、テストモードでないときには、制御信号ＣＴＬ
は、「Ｌ」レベルに固定されるため、発振回路１の発振
出力がタイマーカウンタ２に印加される。
ブロック図であり、不揮発性メモリの一部を示す。図に
於いて、発信回路１、タイマーカウンター２、制御回路
３は、図２に示されたブロック図と同一の回路であり、
図番を一致させている。本実施形態の特徴とするところ
は、発振回路１とタイマーカウンタ２の間に切り替え回
路６を設けた点にある。即ち、この切り替え回路６の切
り替え動作は、外部端子に印加される制御信号ＣＴＬに
よって制御され、制御信号ＣＴＬが「Ｈ」レベルになる
と、切り替え回路６は、外部端子に印加された外部クロ
ック信号ＯＵＴＣＬＫをタイマーカウンタ２に供給す
る。尚、制御信号ＣＴＬと外部クロック信号ＯＵＴＣＬ
Ｋは、テストモードにおいて外部端子からの入力が可能
になるように構成される。即ち、図示しないが、テスト
モードにするための外部端子が設けられてあり、この端
子にテスト信号を印加することによってテストモードに
入り、この状態において端子からの入力が可能となる。
従って、テストモードでないときには、制御信号ＣＴＬ
は、「Ｌ」レベルに固定されるため、発振回路１の発振
出力がタイマーカウンタ２に印加される。
【００１３】次に、セクター単位の書き込み動作につい
て説明する。通常の動作においては、制御信号ＣＴＬ
は、「Ｌ」レベルであり、切り替え回路６は、発振回路
１の発振出力をタイマーカウンタ２のクロック入力に出
力する。従って、この場合の書き込み動作は、図３に於
いて説明した動作と同じになる。一方、テストモードに
なると、不揮発性メモリのテスタは、制御信号ＣＴＬを
「Ｈ」レベルとして、外部クロックＯＵＴＣＬＫがタイ
マーカウンタ２に印加可能になる。そこで、外部クロッ
ク信号ＯＵＴＣＬＫを内部発振回路１の発信周波数より
高くする。例えば、２倍の周波数にする。すると、図３
のタイミング図において、１セクタのデータがバッファ
に書き込まれ、消去モード信号ＥＲＡＳＥが「Ｈ」レベ
ルになって消去動作が行われているとき、通常であれ
ば、十分な余裕を持って出力される分周出力Ａ１によっ
て消去動作が終了されるのであるが、テストモードの場
合には、分周出力Ａ１は、通常のモードの半分の時間で
発生する。これにより、消去モード信号ＥＲＡＳＥが
「Ｌ」レベルになり、消去動作が終了する。例えば、通
常の消去動作の期間は、１．６ｍｓｅｃであるが、テス
トモードの場合にはその半分の０．８ｍｓｅｃ（消去動
作が終了すると見られる時間）にすることが可能とな
る。
て説明する。通常の動作においては、制御信号ＣＴＬ
は、「Ｌ」レベルであり、切り替え回路６は、発振回路
１の発振出力をタイマーカウンタ２のクロック入力に出
力する。従って、この場合の書き込み動作は、図３に於
いて説明した動作と同じになる。一方、テストモードに
なると、不揮発性メモリのテスタは、制御信号ＣＴＬを
「Ｈ」レベルとして、外部クロックＯＵＴＣＬＫがタイ
マーカウンタ２に印加可能になる。そこで、外部クロッ
ク信号ＯＵＴＣＬＫを内部発振回路１の発信周波数より
高くする。例えば、２倍の周波数にする。すると、図３
のタイミング図において、１セクタのデータがバッファ
に書き込まれ、消去モード信号ＥＲＡＳＥが「Ｈ」レベ
ルになって消去動作が行われているとき、通常であれ
ば、十分な余裕を持って出力される分周出力Ａ１によっ
て消去動作が終了されるのであるが、テストモードの場
合には、分周出力Ａ１は、通常のモードの半分の時間で
発生する。これにより、消去モード信号ＥＲＡＳＥが
「Ｌ」レベルになり、消去動作が終了する。例えば、通
常の消去動作の期間は、１．６ｍｓｅｃであるが、テス
トモードの場合にはその半分の０．８ｍｓｅｃ（消去動
作が終了すると見られる時間）にすることが可能とな
る。
【００１４】同様に、消去モード信号ＥＲＡＳＥの完了
に起因して、書き込みモード信号ＰＲＯＧＲＡＭが
「Ｈ」レベルになって書き込み動作が行われている場
合、テストモードにおいては、通常の半分の時間で分周
出力Ａ２が発生し、書き込みモード信号ＰＲＯＧＲＡＭ
が「Ｌ」レベルとなり、書き込み動作が終了する。従っ
て、通常は、十分な余裕を持って設定された書き込み時
間、例えば、３．２ｍｓｅｃを１．６ｍｓｅｃにするこ
とができる。
に起因して、書き込みモード信号ＰＲＯＧＲＡＭが
「Ｈ」レベルになって書き込み動作が行われている場
合、テストモードにおいては、通常の半分の時間で分周
出力Ａ２が発生し、書き込みモード信号ＰＲＯＧＲＡＭ
が「Ｌ」レベルとなり、書き込み動作が終了する。従っ
て、通常は、十分な余裕を持って設定された書き込み時
間、例えば、３．２ｍｓｅｃを１．６ｍｓｅｃにするこ
とができる。
【００１５】以上のように、通常動作では十分な余裕を
持って設定された消去時間、又は、書き込み時間をテス
トモードにおいては、外部から自由に設定できるので、
特に余裕を持たせることなく動作を終了できる。このよ
うに、外部からクロック信号ＯＵＴＣＬＫを印加できる
ので、複数の不揮発性メモリに同一のクロック信号ＯＵ
ＴＣＬＫを印加することにより、これらの不揮発性メモ
リを同期してテストすることができ、同測テストが可能
になる。また、図１に示された不揮発性メモリを図４の
如くマイコンに内蔵した場合、制御信号ＣＴＬが印加さ
れる端子と外部クロック信号ＯＵＴＣＬＫが印加される
端子は、マイコンの入出力端子Ｉ／Ｏと共通に使用さ
れ、マイコンがテストモードになった場合には、入出力
端子Ｉ／Ｏに印加された信号が不揮発性メモリに直接に
供給されるように構成されている。従って、マイコンの
不揮発性メモリをテストする場合にも、単体の不揮発性
メモリと同様にテストを行うことができるものである。
持って設定された消去時間、又は、書き込み時間をテス
トモードにおいては、外部から自由に設定できるので、
特に余裕を持たせることなく動作を終了できる。このよ
うに、外部からクロック信号ＯＵＴＣＬＫを印加できる
ので、複数の不揮発性メモリに同一のクロック信号ＯＵ
ＴＣＬＫを印加することにより、これらの不揮発性メモ
リを同期してテストすることができ、同測テストが可能
になる。また、図１に示された不揮発性メモリを図４の
如くマイコンに内蔵した場合、制御信号ＣＴＬが印加さ
れる端子と外部クロック信号ＯＵＴＣＬＫが印加される
端子は、マイコンの入出力端子Ｉ／Ｏと共通に使用さ
れ、マイコンがテストモードになった場合には、入出力
端子Ｉ／Ｏに印加された信号が不揮発性メモリに直接に
供給されるように構成されている。従って、マイコンの
不揮発性メモリをテストする場合にも、単体の不揮発性
メモリと同様にテストを行うことができるものである。
【００１６】
【発明の効果】上述の如く、本発明によれば、消去動作
時間及び書き込み動作時間を外部から印加するクロック
で制御できるため、テスト時間が短縮できる利点を有す
る。また、複数の不揮発性メモリ又はマイコンを同期し
てテストすることが可能になり、同測テストが実現でき
るものである。従って、出荷時のテスト効率が大幅に向
上し、生産性が高まる。
時間及び書き込み動作時間を外部から印加するクロック
で制御できるため、テスト時間が短縮できる利点を有す
る。また、複数の不揮発性メモリ又はマイコンを同期し
てテストすることが可能になり、同測テストが実現でき
るものである。従って、出荷時のテスト効率が大幅に向
上し、生産性が高まる。
【図１】本発明の実施形態を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】セクタ単位の書き込みを示すタイミング図であ
る。
る。
【図４】不揮発性メモリを内蔵したマイコンのブロック
図である。
図である。
１ 発振回路 ２ タイマーカウンタ ３ 制御回路 ４ ＣＰＵ ５ 不揮発性メモリ ６ 切り替え回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 17/00 ６３１
Claims (5)
- 【請求項１】 内部クロック信号発生回路と、該内部ク
ロック信号発生回路からのクロックを計数するカウンタ
と、外部から印加される書き込み及び読み出しを制御す
るための制御信号と前記カウンタの出力に基づいて不揮
発性メモリセルの消去モード信号及び／又は書き込みモ
ード信号を発生する制御回路とを備えた不揮発性メモリ
に於いて、前記内部クロック信号発生回路のクロック信
号と外部端子に印加された外部クロック信号を外部から
の制御信号で切り替えて前記カウンタに印加する切り替
え回路を設け、外部クロック信号によって前記カウンタ
を制御し、前記制御回路から出力される消去モード信号
及び／又は書き込みモード信号を制御可能としたことを
特徴とする不揮発性メモリ。 - 【請求項２】 前記カウンタの出力は、前記消去モード
信号及び／又は書き込みモード信号を終了させる信号で
あることを特徴とする請求項１記載の不揮発性メモリ。 - 【請求項３】 不揮発性メモリセルのテスト行うテスト
モードに於いて、前記切り替え回路を制御する切り替え
信号が外部端子から供給可能となり、外部クロック信号
に切り替えられることを特徴とする請求項１記載の不揮
発性メモリ。 - 【請求項４】 不揮発性メモリを内蔵するマイクロコン
ピュータに於いて、前記不揮発性メモリは、内部クロッ
ク信号発生回路と、該内部クロック信号発生回路からの
クロック信号を計数するカウンタと、該カウンタの出力
と前記マイクロコンピュータの内部で発生される書き込
み及び読み出しを制御するための制御信号に基づいて不
揮発性メモリセルの消去モード信号及び／又は書き込み
モード信号を発生する制御回路と、前記内部クロック信
号発生回路のクロック信号と外部端子に印加された外部
クロック信号を外部からの制御信号で切り替えて前記カ
ウンタに印加する切り替え回路を設け、外部クロック信
号によって前記カウンタを制御し、前記制御回路から出
力される消去モード信号及び／又は書き込みモード信号
を制御可能としたことを特徴とするマイクロコンピュー
タ。 - 【請求項５】 前記不揮発性メモリのテストを行うテス
トモードに於いて、前記書き込み及び読み出しを制御す
るための制御信号と、前記切り替え回路を制御する切り
替え信号と、前記外部クロック信号が、マイクロコンピ
ュータの外部入出力端子から直接印加され、外部から直
接不揮発性メモリのテストが可能となることを特徴とす
るマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6735198A JPH11265599A (ja) | 1998-03-17 | 1998-03-17 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6735198A JPH11265599A (ja) | 1998-03-17 | 1998-03-17 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265599A true JPH11265599A (ja) | 1999-09-28 |
Family
ID=13342524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6735198A Pending JPH11265599A (ja) | 1998-03-17 | 1998-03-17 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438343B1 (ko) * | 2001-03-16 | 2004-07-02 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
-
1998
- 1998-03-17 JP JP6735198A patent/JPH11265599A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438343B1 (ko) * | 2001-03-16 | 2004-07-02 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
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