JPH11265600A - 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ - Google Patents
不揮発性メモリ及びそれを内蔵するマイクロコンピュータInfo
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- JPH11265600A JPH11265600A JP6735298A JP6735298A JPH11265600A JP H11265600 A JPH11265600 A JP H11265600A JP 6735298 A JP6735298 A JP 6735298A JP 6735298 A JP6735298 A JP 6735298A JP H11265600 A JPH11265600 A JP H11265600A
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Abstract
(57)【要約】
【課題】 不揮発性メモリ及びそれを内蔵したマイクロ
コンピュータに於いて、不揮発性メモリのメモリセルの
テスト時間を短縮する。 【解決手段】 電源投入後、内部発振回路１のクロック
を計数するタイマーカウンタ２の分周出力Ａ１が出力さ
れるまで、書き込み禁止期間となる不揮発性メモリにお
いて、書き込み禁止期間を短縮するために、タイマーカ
ウンタ２の前段部分２−１と後段部分２−２の間に、切
り替え回路７を設け、テスト状態においては、発振回路
１のクロックを後段部分２−２に印加することにより、
分周出力Ａ１の出力されるタイミングを短縮する。
コンピュータに於いて、不揮発性メモリのメモリセルの
テスト時間を短縮する。 【解決手段】 電源投入後、内部発振回路１のクロック
を計数するタイマーカウンタ２の分周出力Ａ１が出力さ
れるまで、書き込み禁止期間となる不揮発性メモリにお
いて、書き込み禁止期間を短縮するために、タイマーカ
ウンタ２の前段部分２−１と後段部分２−２の間に、切
り替え回路７を設け、テスト状態においては、発振回路
１のクロックを後段部分２−２に印加することにより、
分周出力Ａ１の出力されるタイミングを短縮する。
Description
【０００１】
【発明が属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリ及びこれを内蔵したマイクロコンピ
ュータに関し、特に、メモリのテストを効率的に行うた
めの機能を付加した不揮発性メモリに関する。
等の不揮発性メモリ及びこれを内蔵したマイクロコンピ
ュータに関し、特に、メモリのテストを効率的に行うた
めの機能を付加した不揮発性メモリに関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われ、注入されたホットエレクトロ
ンをフローティングゲートから抜き取ることによって消
去が行われる。そして、フローティングゲートに電荷が
注入されたか否かによるメモリセルトランジスタの動作
特性の差を検出することで、情報の読み出しが行われ
る。
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われ、注入されたホットエレクトロ
ンをフローティングゲートから抜き取ることによって消
去が行われる。そして、フローティングゲートに電荷が
注入されたか否かによるメモリセルトランジスタの動作
特性の差を検出することで、情報の読み出しが行われ
る。
【０００３】特に、セクター（１２８バイト）毎の一括
消去及び書き込みが可能な不揮発性メモリは、フラッシ
ュメモリと呼ばれる。また、フラッシュメモリは、マイ
クロコンピュータのプログラム等が書き込まれるメモリ
として内蔵される場合があり、これは、フラッシュマイ
コンと呼ばれる。上述のような、書き込み、消去、読み
出しの動作は、外部から印加される制御信号＊ＣＥ（チ
ップイネーブル）、＊ＷＥ（ライトイネーブル）、＊Ｏ
Ｅ（アウトプットイネーブル）によって制御される。
消去及び書き込みが可能な不揮発性メモリは、フラッシ
ュメモリと呼ばれる。また、フラッシュメモリは、マイ
クロコンピュータのプログラム等が書き込まれるメモリ
として内蔵される場合があり、これは、フラッシュマイ
コンと呼ばれる。上述のような、書き込み、消去、読み
出しの動作は、外部から印加される制御信号＊ＣＥ（チ
ップイネーブル）、＊ＷＥ（ライトイネーブル）、＊Ｏ
Ｅ（アウトプットイネーブル）によって制御される。
【０００４】図２は、上記の制御を行うための従来例を
示す不揮発性メモリの一部ブロック図である。図に於い
て、発振回路１は、クロック信号ＣＬＫを発生するため
のリング発振器であり、その出力はタイマーカウンター
２に印加される。タイマーカウンター２は、バイナリー
カウンタで構成され、所定段の出力Ａ１、Ａ２及びＡ３
が制御回路３に印加される。電源検出回路４は、電源電
圧の投入又は低下を検出し書き込み禁止信号ＳＴＯＰＷ
を制御回路３に印加する。制御回路３は、制御信号＊Ｃ
Ｅ、＊ＯＥ、＊ＷＥの信号と、タイマーカウンタ２の出
力Ａ１、Ａ２及びＡ３と、書き込み禁止信号ＳＴＯＰＷ
とに基づき、不揮発性メモリセルの内部書き込み信号Ｗ
ＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモード信号
ＰＲＯＧＲＡＭを発生する。
示す不揮発性メモリの一部ブロック図である。図に於い
て、発振回路１は、クロック信号ＣＬＫを発生するため
のリング発振器であり、その出力はタイマーカウンター
２に印加される。タイマーカウンター２は、バイナリー
カウンタで構成され、所定段の出力Ａ１、Ａ２及びＡ３
が制御回路３に印加される。電源検出回路４は、電源電
圧の投入又は低下を検出し書き込み禁止信号ＳＴＯＰＷ
を制御回路３に印加する。制御回路３は、制御信号＊Ｃ
Ｅ、＊ＯＥ、＊ＷＥの信号と、タイマーカウンタ２の出
力Ａ１、Ａ２及びＡ３と、書き込み禁止信号ＳＴＯＰＷ
とに基づき、不揮発性メモリセルの内部書き込み信号Ｗ
ＲＴ、消去モード信号ＥＲＡＳＥ、書き込みモード信号
ＰＲＯＧＲＡＭを発生する。
【０００５】図２に示された回路に於いて、電源投入
後、セクター単位の書き込みを行う場合の制御回路３の
動作について、図３のタイミング図を参照して説明す
る。まず、セクター単位の書き込みを行うために、不揮
発性メモリに電源を印加し、制御信号＊ＯＥを「Ｈ」レ
ベルとした状態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」
レベルにする。電源が印加されたとき電源検出回路４
は、その電源電圧の立ち上がりを検出して、書き込み禁
止信号ＳＴＯＰＷに電源の立ち上がりと同期した「Ｈ」
レベルのパルスを出力する。制御回路３は、外部からの
制御信号＊ＣＥ及び＊ＷＥの立ち下がりにより、制御回
路３内部のフラグ（フリップフロップで構成されるが図
示せず）がセットされ、通常は内部書き込み信号ＷＲＴ
を「Ｈ」レベルにするのであるが、この書き込み禁止信
号ＳＴＯＰＷにより、フラグがリセット状態に保持さ
れ、内部書き込み信号ＷＲＴの「Ｈ」レベル出力が禁止
される。同時に、制御回路３は、タイマーカウンタ２を
リセットする。タイマーカウンタ２は、リセット後、発
振回路１のクロックＣＬＫのカウントを開始し、一定時
間後、例えば、１．６ｍｓｅｃ後に分周出力Ａ１を発生
する。この分周出力Ａ１により、制御回路３のフラグが
セットされ、内部書き込み信号ＷＲＴが「Ｈ」レベルに
なって、、書き込み禁止が解除される。従って、電源投
入から内部書き込み信号ＷＲＴが「Ｈ」レベルになるま
での期間が書き込み禁止期間となる。
後、セクター単位の書き込みを行う場合の制御回路３の
動作について、図３のタイミング図を参照して説明す
る。まず、セクター単位の書き込みを行うために、不揮
発性メモリに電源を印加し、制御信号＊ＯＥを「Ｈ」レ
ベルとした状態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」
レベルにする。電源が印加されたとき電源検出回路４
は、その電源電圧の立ち上がりを検出して、書き込み禁
止信号ＳＴＯＰＷに電源の立ち上がりと同期した「Ｈ」
レベルのパルスを出力する。制御回路３は、外部からの
制御信号＊ＣＥ及び＊ＷＥの立ち下がりにより、制御回
路３内部のフラグ（フリップフロップで構成されるが図
示せず）がセットされ、通常は内部書き込み信号ＷＲＴ
を「Ｈ」レベルにするのであるが、この書き込み禁止信
号ＳＴＯＰＷにより、フラグがリセット状態に保持さ
れ、内部書き込み信号ＷＲＴの「Ｈ」レベル出力が禁止
される。同時に、制御回路３は、タイマーカウンタ２を
リセットする。タイマーカウンタ２は、リセット後、発
振回路１のクロックＣＬＫのカウントを開始し、一定時
間後、例えば、１．６ｍｓｅｃ後に分周出力Ａ１を発生
する。この分周出力Ａ１により、制御回路３のフラグが
セットされ、内部書き込み信号ＷＲＴが「Ｈ」レベルに
なって、、書き込み禁止が解除される。従って、電源投
入から内部書き込み信号ＷＲＴが「Ｈ」レベルになるま
での期間が書き込み禁止期間となる。
【０００６】内部書き込み信号ＷＲＴが「Ｈ」レベルに
なると、不揮発性メモリは、書き込み可能状態になる。
その後、制御信号＊ＣＥ及び＊ＷＥをクロッキングする
（図示せず）ことにより、印加されたアドレスで指定さ
れる不揮発性メモリのバッファ（図示せず）に１セクタ
（１２８バイト）分のデータが書き込まれる。制御信号
＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づ
き、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｈ」
レベルとし、不揮発性メモリの１セクタ分の消去動作を
開始させる。一方、消去モード信号「Ｈ」の発生と同期
して、制御回路３は、タイマーカウンタ２をリセットす
る。不揮発性メモリの消去動作は、フローティングゲー
トに注入された電荷をコントロールゲートに引き抜く動
作であり、１セクタのメモリセルの消去が一括で行われ
るが、個々のメモリセルのばらつきにより、その消去時
間にもばらつきがある。従って、すべてのメモリセルの
消去が完了するのに十分な時間をタイマーカウンタ２で
設定している。例えば、リセットされてから１．６ｍｓ
ｅｃ後に分周出力Ａ２が発生すると、制御回路３は、消
去モード信号ＥＲＡＳＥを「Ｌ」レベルにする。これに
より、消去動作が終了する。
なると、不揮発性メモリは、書き込み可能状態になる。
その後、制御信号＊ＣＥ及び＊ＷＥをクロッキングする
（図示せず）ことにより、印加されたアドレスで指定さ
れる不揮発性メモリのバッファ（図示せず）に１セクタ
（１２８バイト）分のデータが書き込まれる。制御信号
＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づ
き、制御回路３は、消去モード信号ＥＲＡＳＥを「Ｈ」
レベルとし、不揮発性メモリの１セクタ分の消去動作を
開始させる。一方、消去モード信号「Ｈ」の発生と同期
して、制御回路３は、タイマーカウンタ２をリセットす
る。不揮発性メモリの消去動作は、フローティングゲー
トに注入された電荷をコントロールゲートに引き抜く動
作であり、１セクタのメモリセルの消去が一括で行われ
るが、個々のメモリセルのばらつきにより、その消去時
間にもばらつきがある。従って、すべてのメモリセルの
消去が完了するのに十分な時間をタイマーカウンタ２で
設定している。例えば、リセットされてから１．６ｍｓ
ｅｃ後に分周出力Ａ２が発生すると、制御回路３は、消
去モード信号ＥＲＡＳＥを「Ｌ」レベルにする。これに
より、消去動作が終了する。
【０００７】この消去モード信号ＥＲＡＳＥの終了を受
けて、制御回路３は、書き込みモード信号ＰＲＯＧＲＡ
Ｍを「Ｈ」レベルにし、消去されたセクタの書き込み動
作を開始させる。また、書き込みの開始と同期してタイ
マーカウンタ２のリセットを行う。この書き込み動作
は、バッファに保持された１２８バイトのデータを一括
で書き込むのであるが、メモリセルの書き込み特性にば
らつきがあるため、書き込み終了までに十分な時間を要
する。そのために、書き込み時間は、例えば、３．２ｍ
ｓｅｃに設定され、タイマーカウンタ２のリセットから
３．２ｍｓｅｃ後に出力される分周出力Ａ３により、制
御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを
「Ｌ」レベルにし、書き込み動作を終了させる。これに
より、セクター単位の書き込みが終了する。
けて、制御回路３は、書き込みモード信号ＰＲＯＧＲＡ
Ｍを「Ｈ」レベルにし、消去されたセクタの書き込み動
作を開始させる。また、書き込みの開始と同期してタイ
マーカウンタ２のリセットを行う。この書き込み動作
は、バッファに保持された１２８バイトのデータを一括
で書き込むのであるが、メモリセルの書き込み特性にば
らつきがあるため、書き込み終了までに十分な時間を要
する。そのために、書き込み時間は、例えば、３．２ｍ
ｓｅｃに設定され、タイマーカウンタ２のリセットから
３．２ｍｓｅｃ後に出力される分周出力Ａ３により、制
御回路３は、書き込みモード信号ＰＲＯＧＲＡＭを
「Ｌ」レベルにし、書き込み動作を終了させる。これに
より、セクター単位の書き込みが終了する。
【０００８】このような不揮発性メモリをマイクロコン
ピュータのプログラムメモリあるいはデータメモリとし
て内蔵する、いわゆるフラッシュマイコンが開発されて
いる。図４は、フラッシュマイコンの概略ブロック図で
あり、マイコンのＣＰＵ部分５と不揮発性メモリ６で構
成される。不揮発性メモリ６の制御信号＊ＣＥ、＊Ｏ
Ｅ、＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分５から
印加され、また、データＤＡＴＡもＣＰＵ部分５との間
でやりとりされる。
ピュータのプログラムメモリあるいはデータメモリとし
て内蔵する、いわゆるフラッシュマイコンが開発されて
いる。図４は、フラッシュマイコンの概略ブロック図で
あり、マイコンのＣＰＵ部分５と不揮発性メモリ６で構
成される。不揮発性メモリ６の制御信号＊ＣＥ、＊Ｏ
Ｅ、＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分５から
印加され、また、データＤＡＴＡもＣＰＵ部分５との間
でやりとりされる。
【０００９】通常の動作状態では、マイコンのプログラ
ムによって、必要に応じて、不揮発性メモリ６の書き込
みを行うが、この時、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥ
は、ＣＰＵ部分５によって発生される。また、このよう
なマイコンでは、不揮発性メモリ６のテストを行うため
に、外部から直接ＰＲＯＭライターによって書き込み及
びテストができるように構成されている。即ち、マイコ
ンをテスト状態にすると、入出力端子Ｉ／０が直接不揮
発性メモリ６の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアド
レスＡＤとデータＤＡＴＡに接続されるようになり、外
部から直接不揮発性メモリ６を制御可能になる。
ムによって、必要に応じて、不揮発性メモリ６の書き込
みを行うが、この時、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥ
は、ＣＰＵ部分５によって発生される。また、このよう
なマイコンでは、不揮発性メモリ６のテストを行うため
に、外部から直接ＰＲＯＭライターによって書き込み及
びテストができるように構成されている。即ち、マイコ
ンをテスト状態にすると、入出力端子Ｉ／０が直接不揮
発性メモリ６の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアド
レスＡＤとデータＤＡＴＡに接続されるようになり、外
部から直接不揮発性メモリ６を制御可能になる。
【００１０】
【発明が解決しようとする課題】上述した不揮発性メモ
リを製造して出荷する際には、テスターによって、図３
に示すようなセクター単位の書き込みテストを行う。こ
の時、電源を投入してから書き込み可能状態になるまで
の時間が長く、生産成功率の改善の障害になっていた。
即ち、通常の使用状態で誤動作が発生しないように、電
源投入後の書き込み禁止期間は、十分長く設定されてい
るので、テスト時には、冗長となっている。
リを製造して出荷する際には、テスターによって、図３
に示すようなセクター単位の書き込みテストを行う。こ
の時、電源を投入してから書き込み可能状態になるまで
の時間が長く、生産成功率の改善の障害になっていた。
即ち、通常の使用状態で誤動作が発生しないように、電
源投入後の書き込み禁止期間は、十分長く設定されてい
るので、テスト時には、冗長となっている。
【００１１】また、複数の不揮発性メモリを同時にテス
トする場合には、内部の発振回路の周波数のばらつきに
より個々の不揮発性メモリの書き込み禁止期間のばらつ
きが生じ、最も長いメモリに合わせたテストを行わなけ
ればならないので、テスト時間が長くなり、生産効率が
悪い欠点を有していた。
トする場合には、内部の発振回路の周波数のばらつきに
より個々の不揮発性メモリの書き込み禁止期間のばらつ
きが生じ、最も長いメモリに合わせたテストを行わなけ
ればならないので、テスト時間が長くなり、生産効率が
悪い欠点を有していた。
【００１２】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、内部クロック信号発生
回路と、該内部クロック信号発生回路からのクロックを
計数するカウンタと、外部から印加される書き込み及び
読み出しを制御するための制御信号に基づいて不揮発性
メモリセルの内部書き込み信号を発生する制御回路と、
電源投入時に前記制御回路からの内部書き込み信号の発
生を禁止する電源検出回路とを備え、電源投入から所定
時間後に前記カウンタから出力される信号によって内部
書き込み信号の禁止が解除される不揮発性メモリに於い
て、前記カウンタの任意の段の入力に該カウンタ以外か
らの信号を入力するための切り替え回路が設られ、該切
り替え回路が外部端子に印加された制御信号で切り替え
制御されることを特徴とする。
鑑みて、創作されたものであり、内部クロック信号発生
回路と、該内部クロック信号発生回路からのクロックを
計数するカウンタと、外部から印加される書き込み及び
読み出しを制御するための制御信号に基づいて不揮発性
メモリセルの内部書き込み信号を発生する制御回路と、
電源投入時に前記制御回路からの内部書き込み信号の発
生を禁止する電源検出回路とを備え、電源投入から所定
時間後に前記カウンタから出力される信号によって内部
書き込み信号の禁止が解除される不揮発性メモリに於い
て、前記カウンタの任意の段の入力に該カウンタ以外か
らの信号を入力するための切り替え回路が設られ、該切
り替え回路が外部端子に印加された制御信号で切り替え
制御されることを特徴とする。
【００１３】また、前記切り替え回路は、外部からの切
り替え信号によって、前記内部クロック信号発生回路の
出力を前記カウンタの任意の段に印加することを特徴と
する。更に、前記切り替え回路は、外部からの切り替え
信号によって、外部に印加された外部クロックを前記カ
ウンタの任意の段の入力に印加することを特徴とする。
り替え信号によって、前記内部クロック信号発生回路の
出力を前記カウンタの任意の段に印加することを特徴と
する。更に、前記切り替え回路は、外部からの切り替え
信号によって、外部に印加された外部クロックを前記カ
ウンタの任意の段の入力に印加することを特徴とする。
【００１４】これにより、不揮発性メモリにおける電源
投入後の書き込み禁止期間の短縮が図れるものである。
更に、本発明は、内部クロック信号発生回路と、該内部
クロック信号発生回路からのクロックを計数するカウン
タと、外部から印加される書き込み及び読み出しを制御
するための制御信号に基づいて不揮発性メモリセルの内
部書き込み信号を発生する制御回路と、電源投入時に前
記制御回路からの内部書き込み信号の発生を禁止する電
源検出回路とを備え、電源投入から所定時間後に前記カ
ウンタから出力される信号によって内部書き込み信号の
禁止が解除される不揮発性メモリを内蔵するマイクロコ
ンピュータに於いて、前記カウンタの任意の段の入力に
該カウンタ以外からの信号を入力するための切り替え回
路が設られ、該切り替え回路が外部端子に印加された制
御信号で切り替え制御されることを特徴とするマイクロ
コンピュータであり、不揮発性メモリ内蔵のマイクロコ
ンピュータのテスト時間が短縮できるものである。
投入後の書き込み禁止期間の短縮が図れるものである。
更に、本発明は、内部クロック信号発生回路と、該内部
クロック信号発生回路からのクロックを計数するカウン
タと、外部から印加される書き込み及び読み出しを制御
するための制御信号に基づいて不揮発性メモリセルの内
部書き込み信号を発生する制御回路と、電源投入時に前
記制御回路からの内部書き込み信号の発生を禁止する電
源検出回路とを備え、電源投入から所定時間後に前記カ
ウンタから出力される信号によって内部書き込み信号の
禁止が解除される不揮発性メモリを内蔵するマイクロコ
ンピュータに於いて、前記カウンタの任意の段の入力に
該カウンタ以外からの信号を入力するための切り替え回
路が設られ、該切り替え回路が外部端子に印加された制
御信号で切り替え制御されることを特徴とするマイクロ
コンピュータであり、不揮発性メモリ内蔵のマイクロコ
ンピュータのテスト時間が短縮できるものである。
【００１５】
【発明の実施の形態】図１は、本発明の実施形態を示す
ブロック図であり、不揮発性メモリの一部を示す。図に
於いて、発信回路１、タイマーカウンタ２、制御回路
３、電源検出回路４は、図２に示されたブロック図と同
一の回路であり、図番を一致させている。本実施形態の
特徴とするところは、タイマーカウンタ２の任意の段に
切り替え回路７を設けた点にある。例えば、タイマーカ
ウンタ２が９段のＴ−ＦＦ（Ｔ型フリップフロップ）で
なるバイナリーカウンタであるとき、前段部分２−１
（例えば、２段目までとする）の出力と後段部分２−２
（例えば、３段目以降とする）の入力の間に切り替え回
路７が設けられる。即ち、この切り替え回路７は、外部
端子に印加される制御信号ＣＴＬによって制御され、制
御信号ＣＴＬが「Ｌ」レベルの時には前段部分２−１出
力を選択して後段部分２−２の入力に印加し、制御信号
ＣＴＬが「Ｈ」レベルになると、切り替え回路７は、発
振回路１の内部クロック信号ＣＬＫを後段部分２−２の
入力に印加する。尚、制御信号ＣＴＬは、テストモード
において外部端子からの入力が可能になるように構成さ
れる。即ち、図示しないが、テストモードにするための
外部端子が設けられてあり、この端子にテスト信号を印
加することによってテストモードに入り、この状態にお
いて端子からの入力が可能となる。従って、テストモー
ドでないときには、制御信号ＣＴＬは、「Ｌ」レベルに
固定される。
ブロック図であり、不揮発性メモリの一部を示す。図に
於いて、発信回路１、タイマーカウンタ２、制御回路
３、電源検出回路４は、図２に示されたブロック図と同
一の回路であり、図番を一致させている。本実施形態の
特徴とするところは、タイマーカウンタ２の任意の段に
切り替え回路７を設けた点にある。例えば、タイマーカ
ウンタ２が９段のＴ−ＦＦ（Ｔ型フリップフロップ）で
なるバイナリーカウンタであるとき、前段部分２−１
（例えば、２段目までとする）の出力と後段部分２−２
（例えば、３段目以降とする）の入力の間に切り替え回
路７が設けられる。即ち、この切り替え回路７は、外部
端子に印加される制御信号ＣＴＬによって制御され、制
御信号ＣＴＬが「Ｌ」レベルの時には前段部分２−１出
力を選択して後段部分２−２の入力に印加し、制御信号
ＣＴＬが「Ｈ」レベルになると、切り替え回路７は、発
振回路１の内部クロック信号ＣＬＫを後段部分２−２の
入力に印加する。尚、制御信号ＣＴＬは、テストモード
において外部端子からの入力が可能になるように構成さ
れる。即ち、図示しないが、テストモードにするための
外部端子が設けられてあり、この端子にテスト信号を印
加することによってテストモードに入り、この状態にお
いて端子からの入力が可能となる。従って、テストモー
ドでないときには、制御信号ＣＴＬは、「Ｌ」レベルに
固定される。
【００１６】次に、セクター単位の書き込み動作につい
て説明する。通常の動作においては、制御信号ＣＴＬ
は、「Ｌ」レベルであり、切り替え回路７は、タイマー
カウンタ２の前段部分２−１の出力を後段部分２−２の
入力に印加する。従って、この場合の書き込み動作は、
図３に於いて説明した動作と同じになる。一方、テスト
モードになると、不揮発性メモリのテスタは、制御信号
ＣＴＬを「Ｈ」レベルとして、切り替え回路７を制御
し、タイマーカウンタ２の後段部分２−２の入力を発振
回路１のクロック信号ＣＬＫに切り替える。これによ
り、タイマーカウンタ２の前段部分２−１が２段で構成
されていれば、後段部分２−２の入力に印加されるクロ
ックＣＬＫの周波数は、通常の４倍の周波数になる。従
って、図３のタイミング図の点線で示される如く、分周
出力Ａ１が出力される時間は、通常の１／４になり、こ
の分周出力Ａ１によって内部書き込み信号ＷＲＴは、通
常の１／４の時間で「Ｈ」レベルになり、書き込み禁止
期間が短縮される。
て説明する。通常の動作においては、制御信号ＣＴＬ
は、「Ｌ」レベルであり、切り替え回路７は、タイマー
カウンタ２の前段部分２−１の出力を後段部分２−２の
入力に印加する。従って、この場合の書き込み動作は、
図３に於いて説明した動作と同じになる。一方、テスト
モードになると、不揮発性メモリのテスタは、制御信号
ＣＴＬを「Ｈ」レベルとして、切り替え回路７を制御
し、タイマーカウンタ２の後段部分２−２の入力を発振
回路１のクロック信号ＣＬＫに切り替える。これによ
り、タイマーカウンタ２の前段部分２−１が２段で構成
されていれば、後段部分２−２の入力に印加されるクロ
ックＣＬＫの周波数は、通常の４倍の周波数になる。従
って、図３のタイミング図の点線で示される如く、分周
出力Ａ１が出力される時間は、通常の１／４になり、こ
の分周出力Ａ１によって内部書き込み信号ＷＲＴは、通
常の１／４の時間で「Ｈ」レベルになり、書き込み禁止
期間が短縮される。
【００１７】以上のように、通常動作では十分な余裕を
持って設定された書き込み禁止期間をテストモードにお
いては、特に余裕を持たせることなく、外部からの制御
で大幅に短縮することができる。尚、図１の実施形態の
場合には、切り替え回路７は、タイマーカウンタ２の２
段目と３段目の間に設けられたが、１段目と２段目の間
に設ければ、書き込み禁止期間は従来の１／２になるこ
とは明らかであり、どこに設けるかは、テスト時の書き
込み禁止期間をどの程度にするかによって決定される。
持って設定された書き込み禁止期間をテストモードにお
いては、特に余裕を持たせることなく、外部からの制御
で大幅に短縮することができる。尚、図１の実施形態の
場合には、切り替え回路７は、タイマーカウンタ２の２
段目と３段目の間に設けられたが、１段目と２段目の間
に設ければ、書き込み禁止期間は従来の１／２になるこ
とは明らかであり、どこに設けるかは、テスト時の書き
込み禁止期間をどの程度にするかによって決定される。
【００１８】また、図１に示された実施形態において、
切り替え回路７は、タイマーカウンタ２の前段部分２−
１の出力と発振回路１のクロック信号ＣＬＫを切り替え
るののであるが、発振回路１のクロックＣＬＫでなく外
部端子に印加された外部クロック信号としても良い。こ
の場合には、外部からのクロックであるために、その周
波数を任意なものに設定できる。また、複数の不揮発性
メモリに同一のクロック信号を印加することにより、こ
れらの不揮発性メモリを同期してテストすることがで
き、同測テストが可能になる。
切り替え回路７は、タイマーカウンタ２の前段部分２−
１の出力と発振回路１のクロック信号ＣＬＫを切り替え
るののであるが、発振回路１のクロックＣＬＫでなく外
部端子に印加された外部クロック信号としても良い。こ
の場合には、外部からのクロックであるために、その周
波数を任意なものに設定できる。また、複数の不揮発性
メモリに同一のクロック信号を印加することにより、こ
れらの不揮発性メモリを同期してテストすることがで
き、同測テストが可能になる。
【００１９】一方、図１に示された不揮発性メモリを図
４の如くマイコンに内蔵した場合、制御信号ＣＴＬが印
加される端子は、マイコンの入出力端子Ｉ／Ｏと共通に
使用され、マイコンがテストモードになった場合には、
入出力端子Ｉ／Ｏに印加された信号が不揮発性メモリに
直接に供給されるように構成されている。従って、マイ
コンの不揮発性メモリをテストする場合にも、単体の不
揮発性メモリと同様にテストを行うことができるもので
ある。
４の如くマイコンに内蔵した場合、制御信号ＣＴＬが印
加される端子は、マイコンの入出力端子Ｉ／Ｏと共通に
使用され、マイコンがテストモードになった場合には、
入出力端子Ｉ／Ｏに印加された信号が不揮発性メモリに
直接に供給されるように構成されている。従って、マイ
コンの不揮発性メモリをテストする場合にも、単体の不
揮発性メモリと同様にテストを行うことができるもので
ある。
【００２０】
【発明の効果】上述の如く、本発明によれば、電源投入
後の書き込み禁止期間をテスト時には外部から印加する
制御信号で制御できるため、テスト時間が短縮できる利
点を有する。また、複数の不揮発性メモリ又はマイコン
を同期してテストすることが可能になり、同測テストが
実現できるものである。従って、出荷時のテスト効率が
大幅に向上し、生産性が高まる。
後の書き込み禁止期間をテスト時には外部から印加する
制御信号で制御できるため、テスト時間が短縮できる利
点を有する。また、複数の不揮発性メモリ又はマイコン
を同期してテストすることが可能になり、同測テストが
実現できるものである。従って、出荷時のテスト効率が
大幅に向上し、生産性が高まる。
【図１】本発明の実施形態を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】セクタ単位の書き込みを示すタイミング図であ
る。
る。
【図４】不揮発性メモリを内蔵したマイコンのブロック
図である。
図である。
１ 発振回路 ２ タイマーカウンタ ３ 制御回路 ４ 電源検出回路 ５ ＣＰＵ ６ 不揮発性メモリ ７ 切り替え回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 17/00 ６３１
Claims (5)
- 【請求項１】 内部クロック信号発生回路と、該内部ク
ロック信号発生回路からのクロックを計数するカウンタ
と、外部から印加される書き込み及び読み出しを制御す
るための制御信号に基づいて不揮発性メモリセルの内部
書き込み信号を発生する制御回路と、電源投入時に前記
制御回路からの内部書き込み信号の発生を禁止する電源
検出回路とを備え、電源投入から所定時間後に前記カウ
ンタから出力される信号によって内部書き込み信号の禁
止が解除される不揮発性メモリに於いて、前記カウンタ
の任意の段の入力に該カウンタ以外からの信号を入力す
るための切り替え回路が設られ、該切り替え回路が外部
端子に印加された制御信号で切り替え制御されることを
特徴とする不揮発性メモリ。 - 【請求項２】 前記切り替え回路は、外部からの切り替
え信号によって、前記内部クロック信号発生回路の出力
を前記カウンタの任意の段に印加することを特徴とする
請求項１記載の不揮発性メモリ。 - 【請求項３】 前記切り替え回路は、外部からの切り替
え信号によって、外部に印加された外部クロックを前記
カウンタの任意の段の入力に印加することを特徴とする
請求項１記載の不揮発性メモリ。 - 【請求項４】 内部クロック信号発生回路と、該内部ク
ロック信号発生回路からのクロックを計数するカウンタ
と、外部から印加される書き込み及び読み出しを制御す
るための制御信号に基づいて不揮発性メモリセルの内部
書き込み信号を発生する制御回路と、電源投入時に前記
制御回路からの内部書き込み信号の発生を禁止する電源
検出回路とを備え、電源投入から所定時間後に前記カウ
ンタから出力される信号によって内部書き込み信号の禁
止が解除される不揮発性メモリを内蔵するマイクロコン
ピュータに於いて、前記カウンタの任意の段の入力に該
カウンタ以外からの信号を入力するための切り替え回路
が設られ、該切り替え回路が外部端子に印加された制御
信号で切り替え制御されることを特徴とするマイクロコ
ンピュータ。 - 【請求項５】 前記不揮発性メモリのテストを行うテス
トモードに於いて、前記書き込み及び読み出しを制御す
るための制御信号と、前記切り替え回路を制御する切り
替え信号とが、マイクロコンピュータの外部入出力端子
から直接印加され、テスト時に前記内部書き込み信号の
禁止解除までの時間を短縮することを特徴とするマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6735298A JPH11265600A (ja) | 1998-03-17 | 1998-03-17 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6735298A JPH11265600A (ja) | 1998-03-17 | 1998-03-17 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265600A true JPH11265600A (ja) | 1999-09-28 |
Family
ID=13342553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6735298A Pending JPH11265600A (ja) | 1998-03-17 | 1998-03-17 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265600A (ja) |
-
1998
- 1998-03-17 JP JP6735298A patent/JPH11265600A/ja active Pending
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