JPH11283400A - 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ - Google Patents
不揮発性メモリ及びそれを内蔵するマイクロコンピュータInfo
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- JPH11283400A JPH11283400A JP8555898A JP8555898A JPH11283400A JP H11283400 A JPH11283400 A JP H11283400A JP 8555898 A JP8555898 A JP 8555898A JP 8555898 A JP8555898 A JP 8555898A JP H11283400 A JPH11283400 A JP H11283400A
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- write
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- Microcomputers (AREA)
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Abstract
(57)【要約】
【課題】 不揮発性メモリ及びそれを内蔵したマイクロ
コンピュータに於いて、不揮発性メモリのメモリセルの
テスト時間を短縮する。 【解決手段】 テスト信号ＴＥＳＴ又は外部端子９から
の信号をレベル変換回路１１によって高電圧に変換し、
ＭＯＳトランジスタ８をオンすることにより、外部端子
７から消去電圧及び書込電圧を、内部のレギュレータ３
から出力される電圧に替えて、消去書込回路４に印加可
能とする。
コンピュータに於いて、不揮発性メモリのメモリセルの
テスト時間を短縮する。 【解決手段】 テスト信号ＴＥＳＴ又は外部端子９から
の信号をレベル変換回路１１によって高電圧に変換し、
ＭＯＳトランジスタ８をオンすることにより、外部端子
７から消去電圧及び書込電圧を、内部のレギュレータ３
から出力される電圧に替えて、消去書込回路４に印加可
能とする。
Description
【０００１】
【発明が属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリ及びこれを内蔵したマイクロコンピ
ュータ（以下マイコンと呼ぶ）に関し、特に、メモリの
テストを効率的に行うための機能を付加した不揮発性メ
モリに関する。
等の不揮発性メモリ及びこれを内蔵したマイクロコンピ
ュータ（以下マイコンと呼ぶ）に関し、特に、メモリの
テストを効率的に行うための機能を付加した不揮発性メ
モリに関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書込が行われ、注入されたホットエレクトロンを
フローティングゲートから抜き取ることによって消去が
行われる。そして、フローティングゲートに電荷が注入
されたか否かによるメモリセルトランジスタの動作特性
の差を検出することで、情報の読出しが行われる。
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書込が行われ、注入されたホットエレクトロンを
フローティングゲートから抜き取ることによって消去が
行われる。そして、フローティングゲートに電荷が注入
されたか否かによるメモリセルトランジスタの動作特性
の差を検出することで、情報の読出しが行われる。
【０００３】特に、セクター（１２８バイト）毎の一括
消去及び書込が可能な不揮発性メモリは、フラッシュメ
モリと呼ばれる。また、フラッシュメモリは、マイクロ
コンピュータのプログラム等が書き込まれるメモリとし
て内蔵される場合があり、これは、フラッシュマイコン
と呼ばれる。このような不揮発性メモリにおいて、消去
及び書込を行うために１２Ｖから１４Ｖ程度の高電圧が
必要であり、これらの高電圧は、不揮発性メモリの内部
によって作成される。
消去及び書込が可能な不揮発性メモリは、フラッシュメ
モリと呼ばれる。また、フラッシュメモリは、マイクロ
コンピュータのプログラム等が書き込まれるメモリとし
て内蔵される場合があり、これは、フラッシュマイコン
と呼ばれる。このような不揮発性メモリにおいて、消去
及び書込を行うために１２Ｖから１４Ｖ程度の高電圧が
必要であり、これらの高電圧は、不揮発性メモリの内部
によって作成される。
【０００４】図４は、従来例を示す不揮発性メモリの一
部ブロック図である。図に於いて、制御回路１は、制御
信号＊ＣＥ、＊ＯＥ、＊ＷＥの信号に基づき、不揮発性
メモリセルの内部書込信号ＷＲＴ、消去モード信号ＥＲ
ＡＳＥ、書込モード信号ＰＲＯＧを発生する。チャージ
ポンプ２は、制御回路１から出力される内部書込信号Ｗ
ＲＴによって動作し、リング発振器等によって作成され
たクロック信号に基づき、５Vの電源電圧を十数ボルト
の電圧に昇圧し、昇圧された電圧は、レギュレータ３に
供給される。レギュレータ３は、制御回路１から出力さ
れる消去モード信号ＥＲＡＳＥと書込モード信号ＰＲＯ
Ｇによって制御され、消去モード信号ＥＲＡＳＥが出力
されている場合には消去電圧１４Ｖに調整出力し、書込
モード信号ＰＲＯＧが出力されている場合には書込電圧
１２Ｖに調整出力する。消去書込回路４は、消去モード
及び書込モードに於いて、メモリセルアレイ５に消去電
圧１４Ｖと書込電圧１２Ｖをアドレスデータに基づいて
選択的に供給する回路である。
部ブロック図である。図に於いて、制御回路１は、制御
信号＊ＣＥ、＊ＯＥ、＊ＷＥの信号に基づき、不揮発性
メモリセルの内部書込信号ＷＲＴ、消去モード信号ＥＲ
ＡＳＥ、書込モード信号ＰＲＯＧを発生する。チャージ
ポンプ２は、制御回路１から出力される内部書込信号Ｗ
ＲＴによって動作し、リング発振器等によって作成され
たクロック信号に基づき、５Vの電源電圧を十数ボルト
の電圧に昇圧し、昇圧された電圧は、レギュレータ３に
供給される。レギュレータ３は、制御回路１から出力さ
れる消去モード信号ＥＲＡＳＥと書込モード信号ＰＲＯ
Ｇによって制御され、消去モード信号ＥＲＡＳＥが出力
されている場合には消去電圧１４Ｖに調整出力し、書込
モード信号ＰＲＯＧが出力されている場合には書込電圧
１２Ｖに調整出力する。消去書込回路４は、消去モード
及び書込モードに於いて、メモリセルアレイ５に消去電
圧１４Ｖと書込電圧１２Ｖをアドレスデータに基づいて
選択的に供給する回路である。
【０００５】このような、不揮発性メモリのセクター単
位の書込を行う場合のタイミング図を図５に示して説明
する。外部から印加される制御信号＊ＯＥを「Ｈ」レベ
ルとした状態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」レ
ベルにすると、制御回路１は内部書込信号ＷＲＴを
「Ｈ」レベルにする。これにより、不揮発性メモリは、
書込可能状態になる。これによりチャージポンプ２は動
作を開始する。その後、制御信号＊ＣＥ及び＊ＷＥをク
ロッキングすることにより、印加されたアドレスで指定
される不揮発性メモリのバッファ（図示せず）に１セク
タ（１２８バイト）分のデータが書き込まれる。制御信
号＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づ
き、制御回路１は、消去モード信号ＥＲＡＳＥを「Ｈ」
レベルとし、不揮発性メモリの１セクタ分の消去動作を
開始させる。この時、レギュレータ３は、チャージポン
プ２の出力電圧を消去電圧１４に調整出力する。従っ
て、消去書込回路４はメモリセルアレイ５の選択された
セクタの全てのセルのコントロールゲートにこの消去電
圧１４Ｖを印加する。これによりフローティングゲート
に保持されていた電荷はコントロールゲートに引き抜か
れ消去される。しかし、個々のメモリセルのばらつきに
より、その消去時間にもばらつきがあるため、すべての
メモリセルの消去が完了するのに十分な時間、例えば、
１．６ｍｓｅｃの消去時間を確保している。
位の書込を行う場合のタイミング図を図５に示して説明
する。外部から印加される制御信号＊ＯＥを「Ｈ」レベ
ルとした状態で、制御信号＊ＣＥ及び＊ＷＥを「Ｌ」レ
ベルにすると、制御回路１は内部書込信号ＷＲＴを
「Ｈ」レベルにする。これにより、不揮発性メモリは、
書込可能状態になる。これによりチャージポンプ２は動
作を開始する。その後、制御信号＊ＣＥ及び＊ＷＥをク
ロッキングすることにより、印加されたアドレスで指定
される不揮発性メモリのバッファ（図示せず）に１セク
タ（１２８バイト）分のデータが書き込まれる。制御信
号＊ＣＥ、＊ＷＥの１２８回のクロッキング終了に基づ
き、制御回路１は、消去モード信号ＥＲＡＳＥを「Ｈ」
レベルとし、不揮発性メモリの１セクタ分の消去動作を
開始させる。この時、レギュレータ３は、チャージポン
プ２の出力電圧を消去電圧１４に調整出力する。従っ
て、消去書込回路４はメモリセルアレイ５の選択された
セクタの全てのセルのコントロールゲートにこの消去電
圧１４Ｖを印加する。これによりフローティングゲート
に保持されていた電荷はコントロールゲートに引き抜か
れ消去される。しかし、個々のメモリセルのばらつきに
より、その消去時間にもばらつきがあるため、すべての
メモリセルの消去が完了するのに十分な時間、例えば、
１．６ｍｓｅｃの消去時間を確保している。
【０００６】この消去モード信号ＥＲＡＳＥが「Ｌ」に
なると、制御回路１は、書込モード信号ＰＲＯＧを
「Ｈ」レベルにし、消去されたセクタの書込動作を開始
させる。この書込モードでは、レギュレータ３は、チャ
ージポンプ２の出力電圧を書込電圧１２Ｖに調整出力す
る。従って、消去書込回路４は、バッファに保持された
１２８バイトのデータを一括書込するために選択された
セクタのメモリセルのソースに書込電圧１２Ｖを印加す
る。この時、メモリセルの書込特性にばらつきがあり、
書込終了までに十分な時間を要するために、書込時間
は、例えば、３．２ｍｓｅｃに設定される。そして、制
御回路１は、書込モード信号ＰＲＯＧを「Ｌ」レベルに
し、書込動作を終了させる。これにより、セクター単位
の書込が終了する。
なると、制御回路１は、書込モード信号ＰＲＯＧを
「Ｈ」レベルにし、消去されたセクタの書込動作を開始
させる。この書込モードでは、レギュレータ３は、チャ
ージポンプ２の出力電圧を書込電圧１２Ｖに調整出力す
る。従って、消去書込回路４は、バッファに保持された
１２８バイトのデータを一括書込するために選択された
セクタのメモリセルのソースに書込電圧１２Ｖを印加す
る。この時、メモリセルの書込特性にばらつきがあり、
書込終了までに十分な時間を要するために、書込時間
は、例えば、３．２ｍｓｅｃに設定される。そして、制
御回路１は、書込モード信号ＰＲＯＧを「Ｌ」レベルに
し、書込動作を終了させる。これにより、セクター単位
の書込が終了する。
【０００７】
【発明が解決しようとする課題】上述した不揮発性メモ
リを製造して出荷する際には、テスターによって、図５
に示すようなセクター単位の書込テストを行う。この
時、消去及び書込は、一定の消去電圧と一定の書込電圧
によって行われるが、メモリセルのばらつきによってそ
の時間が異なる。そのため、消去時間及び書込時間は、
ばらつきに合わせて十分に長く設定されているために、
テスト時間が長くなり、生産成功率の改善の障害になっ
ていた。
リを製造して出荷する際には、テスターによって、図５
に示すようなセクター単位の書込テストを行う。この
時、消去及び書込は、一定の消去電圧と一定の書込電圧
によって行われるが、メモリセルのばらつきによってそ
の時間が異なる。そのため、消去時間及び書込時間は、
ばらつきに合わせて十分に長く設定されているために、
テスト時間が長くなり、生産成功率の改善の障害になっ
ていた。
【０００８】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、外部から印加される書
込及び読出しを制御するための制御信号に基づいて不揮
発性メモリセルの消去モード及び／又は書込モードを制
御する制御回路と、メモリセルの消去又は書込を行うた
めの高電圧を発生する高電圧発生回路と、前記高電圧を
前記メモリセルに選択的に印加する消去書込回路とを備
えた不揮発性メモリに於いて、外部端子に印加された電
圧を前記消去書込回路に印加するためのスイッチと、該
スイッチを制御するための制御信号を発生するレベル変
換回路を設け、前記スイッチをオンすることにより外部
から高電圧を供給可能としたものである。
鑑みて、創作されたものであり、外部から印加される書
込及び読出しを制御するための制御信号に基づいて不揮
発性メモリセルの消去モード及び／又は書込モードを制
御する制御回路と、メモリセルの消去又は書込を行うた
めの高電圧を発生する高電圧発生回路と、前記高電圧を
前記メモリセルに選択的に印加する消去書込回路とを備
えた不揮発性メモリに於いて、外部端子に印加された電
圧を前記消去書込回路に印加するためのスイッチと、該
スイッチを制御するための制御信号を発生するレベル変
換回路を設け、前記スイッチをオンすることにより外部
から高電圧を供給可能としたものである。
【０００９】そして、前記レベル変換回路は、外部端子
に印加された信号又はテストモードを示す信号によって
前記スイッチをオンする制御信号を発生することで、テ
スト時及び外部からの制御で高電圧の印加を可能とした
ものである。更に、外部端子に印加された電圧を前記消
去書込回路に印加するための第１のスイッチと、前記高
電圧発生回路と前記消去書込回路に印加するための第２
のスイッチを設け、前記第１のスイッチと第２のスイッ
チは、前記レベル変換回路によって相補的に駆動される
ものであり、内部の高電圧と外部からの高電圧を切り替
え可能とした。
に印加された信号又はテストモードを示す信号によって
前記スイッチをオンする制御信号を発生することで、テ
スト時及び外部からの制御で高電圧の印加を可能とした
ものである。更に、外部端子に印加された電圧を前記消
去書込回路に印加するための第１のスイッチと、前記高
電圧発生回路と前記消去書込回路に印加するための第２
のスイッチを設け、前記第１のスイッチと第２のスイッ
チは、前記レベル変換回路によって相補的に駆動される
ものであり、内部の高電圧と外部からの高電圧を切り替
え可能とした。
【００１０】また、これらの不揮発性メモリを内蔵した
マイコンに於いても同様の構成としたものである。
マイコンに於いても同様の構成としたものである。
【００１１】
【発明の実施の形態】図１は、本発明の実施形態を示す
ブロック図であり、不揮発性メモリの一部を示す。図に
於いて、制御回路１、チャージポンプ２、レギュレータ
３、消去書込回路４、及び、メモリセル５は、図４に示
されたブロック図と同一の回路であり、図番を一致させ
ている。
ブロック図であり、不揮発性メモリの一部を示す。図に
於いて、制御回路１、チャージポンプ２、レギュレータ
３、消去書込回路４、及び、メモリセル５は、図４に示
されたブロック図と同一の回路であり、図番を一致させ
ている。
【００１２】本実施形態の特徴とするところは、レギュ
レータ３から消去書込回路４に印加される高電圧供給ラ
イン６と外部端子７の間にＭＯＳトランジスタ８を設
け、ＭＯＳトランジスタ８を外部端子９に印加される信
号又はテスト信号ＴＥＳＴによって制御するようにした
ことである。そのために、外部端子９に印加される信号
とテスト信号ＴＥＳＴは、各々ＯＲゲート１０を介して
レベル変換回路１１に印加される。レベル変換回路１１
は、外部端子７から高電圧の消去電圧及び書込電圧が印
加されるＭＯＳトランジスタ８のオン及びオフを制御す
るために、ＯＲゲート１０からの５Ｖレベルの信号を高
電圧レベルに変換する回路であり、消去モード信号ＥＲ
ＡＳＥが「Ｈ」レベルの時には、ＭＯＳトランジスタ８
のゲートに印加される電圧を１４Ｖ以上とし、書込モー
ド信号ＰＲＯＧが「Ｈ」レベルの時には１２Ｖ以上とす
る。尚、レベル変換回路１１の電源は、チャージポンプ
２で昇圧された電圧が使用される。
レータ３から消去書込回路４に印加される高電圧供給ラ
イン６と外部端子７の間にＭＯＳトランジスタ８を設
け、ＭＯＳトランジスタ８を外部端子９に印加される信
号又はテスト信号ＴＥＳＴによって制御するようにした
ことである。そのために、外部端子９に印加される信号
とテスト信号ＴＥＳＴは、各々ＯＲゲート１０を介して
レベル変換回路１１に印加される。レベル変換回路１１
は、外部端子７から高電圧の消去電圧及び書込電圧が印
加されるＭＯＳトランジスタ８のオン及びオフを制御す
るために、ＯＲゲート１０からの５Ｖレベルの信号を高
電圧レベルに変換する回路であり、消去モード信号ＥＲ
ＡＳＥが「Ｈ」レベルの時には、ＭＯＳトランジスタ８
のゲートに印加される電圧を１４Ｖ以上とし、書込モー
ド信号ＰＲＯＧが「Ｈ」レベルの時には１２Ｖ以上とす
る。尚、レベル変換回路１１の電源は、チャージポンプ
２で昇圧された電圧が使用される。
【００１３】図１の回路において、レギュレータ３の出
力インピーダンスは、高いインピーダンスを有してお
り、このインピーダンスに比べてＭＯＳトランジスタ８
のオン状態のインピーダンスを十分に低くすることによ
って、レギュレータ３が動作状態であっても、ＭＯＳト
ランジスタ８がオンすると高電圧供給ライン６の電圧は
入力端子９に印加される外部からの電圧に強制される。
力インピーダンスは、高いインピーダンスを有してお
り、このインピーダンスに比べてＭＯＳトランジスタ８
のオン状態のインピーダンスを十分に低くすることによ
って、レギュレータ３が動作状態であっても、ＭＯＳト
ランジスタ８がオンすると高電圧供給ライン６の電圧は
入力端子９に印加される外部からの電圧に強制される。
【００１４】次に、図１に示された回路を有する不揮発
性メモリにおいて、図５に示されたようなセクター単位
の書込テストを行う場合には、図示しない端子に所定の
信号を印加することによって、不揮発性メモリをテスト
モードに設定する。テストモードになるとテスト信号Ｔ
ＥＳＴが「Ｈ」レベルとなる。そして、消去モードにな
ると、レベル変換回路１１は、ＭＯＳトランジスタ８の
ゲートに１４Ｖ以上の電圧を印加するため、ＭＯＳトラ
ンジスタ８はオン状態となる。従って、外部端子７にレ
ギュレータ３で発生される消去電圧１４Ｖより高い電圧
を印加すれば、その電圧が消去書込回路４に供給される
ことになる。よって、メモリセル消去動作が素早くな
り、全体の消去時間を短縮することができる。
性メモリにおいて、図５に示されたようなセクター単位
の書込テストを行う場合には、図示しない端子に所定の
信号を印加することによって、不揮発性メモリをテスト
モードに設定する。テストモードになるとテスト信号Ｔ
ＥＳＴが「Ｈ」レベルとなる。そして、消去モードにな
ると、レベル変換回路１１は、ＭＯＳトランジスタ８の
ゲートに１４Ｖ以上の電圧を印加するため、ＭＯＳトラ
ンジスタ８はオン状態となる。従って、外部端子７にレ
ギュレータ３で発生される消去電圧１４Ｖより高い電圧
を印加すれば、その電圧が消去書込回路４に供給される
ことになる。よって、メモリセル消去動作が素早くな
り、全体の消去時間を短縮することができる。
【００１５】また、書込モードになると外部端子７にレ
ギュレータ３によって発生される書込電圧１２Ｖより高
い電圧を印加することによって、メモリセルの書込速度
を早くすることができ、全体としての書込期間を短縮す
ることができる。上述のテストモードでなくとも通常の
書込においても、例えば、プログラマによって書込を行
う場合にも、外部端子９に「Ｈ」レベルの信号を印加す
ることによって、外部端子７からの書込電圧の印加が可
能になるので、プログラマーによる書込時間が短縮され
る。
ギュレータ３によって発生される書込電圧１２Ｖより高
い電圧を印加することによって、メモリセルの書込速度
を早くすることができ、全体としての書込期間を短縮す
ることができる。上述のテストモードでなくとも通常の
書込においても、例えば、プログラマによって書込を行
う場合にも、外部端子９に「Ｈ」レベルの信号を印加す
ることによって、外部端子７からの書込電圧の印加が可
能になるので、プログラマーによる書込時間が短縮され
る。
【００１６】図２は、発明の他の実施形態を示す不揮発
性メモリの一部ブロック図である。本実施形態におい
て、図１の実施形態と異なる点は、レギュレータ３と消
去書込回路４の間に第１のＭＯＳトランジスタ１２を設
けた点である。この第２のＭＯＳトランジスタ１２は、
レベル変換回路１１によって、第１のＭＯＳトランジス
タ８と同様に制御されるが、第１のＭＯＳトランジスタ
８と第２のＭＯＳトランジスタ１２は、互い相補的に動
作する。即ち、レベル変換回路１１から第２のＭＯＳト
ランジスタ１２のゲートに印加される制御信号＊ＶＧＨ
は、制御信号ＶＧＨの反転信号となっている。従って、
テスト信号ＴＥＳＴ又は外部端子９に印加された信号が
「Ｌ」レベルである場合には、制御信号＊ＶＧＨは高電
圧レベルにあり、第２のＭＯＳトランジスタ１２がオン
状態となり、レギュレータ３の高電圧出力が消去回路４
に印加される。一方、テストモードになってテスト信号
ＴＥＳＴが「Ｈ」レベルになった時、又は、外部端子９
に「Ｈ」レベルの信号が印加された時には制御信号＊Ｖ
ＧＨは「L」レベルになり、制御信号ＶＧＨが高電圧レ
ベルになる。従って、第１のＭＯＳトランジスタ８がオ
ン状態となり、第２のＭＯＳトランジスタ１２はオフす
る。これにより、外部端子７に印加された高電圧が消去
書込回路４に印加される。この実施形態の場合には、レ
ギュレータ３の出力インピーダンスは低くてもかまわな
い。
性メモリの一部ブロック図である。本実施形態におい
て、図１の実施形態と異なる点は、レギュレータ３と消
去書込回路４の間に第１のＭＯＳトランジスタ１２を設
けた点である。この第２のＭＯＳトランジスタ１２は、
レベル変換回路１１によって、第１のＭＯＳトランジス
タ８と同様に制御されるが、第１のＭＯＳトランジスタ
８と第２のＭＯＳトランジスタ１２は、互い相補的に動
作する。即ち、レベル変換回路１１から第２のＭＯＳト
ランジスタ１２のゲートに印加される制御信号＊ＶＧＨ
は、制御信号ＶＧＨの反転信号となっている。従って、
テスト信号ＴＥＳＴ又は外部端子９に印加された信号が
「Ｌ」レベルである場合には、制御信号＊ＶＧＨは高電
圧レベルにあり、第２のＭＯＳトランジスタ１２がオン
状態となり、レギュレータ３の高電圧出力が消去回路４
に印加される。一方、テストモードになってテスト信号
ＴＥＳＴが「Ｈ」レベルになった時、又は、外部端子９
に「Ｈ」レベルの信号が印加された時には制御信号＊Ｖ
ＧＨは「L」レベルになり、制御信号ＶＧＨが高電圧レ
ベルになる。従って、第１のＭＯＳトランジスタ８がオ
ン状態となり、第２のＭＯＳトランジスタ１２はオフす
る。これにより、外部端子７に印加された高電圧が消去
書込回路４に印加される。この実施形態の場合には、レ
ギュレータ３の出力インピーダンスは低くてもかまわな
い。
【００１７】図３は、図１又は図２に示された不揮発性
メモリを内蔵したマイコンの概略ブロック図であり、マ
イコンのＣＰＵ部分１３と不揮発性メモリ１４で構成さ
れる。不揮発性メモリ１４の制御信号＊ＣＥ、＊ＯＥ、
＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分１３から印
加され、また、データＤＡＴＡもＣＰＵ部分１３との間
でやりとりされる。
メモリを内蔵したマイコンの概略ブロック図であり、マ
イコンのＣＰＵ部分１３と不揮発性メモリ１４で構成さ
れる。不揮発性メモリ１４の制御信号＊ＣＥ、＊ＯＥ、
＊ＷＥ及びアドレス信号ＡＤは、ＣＰＵ部分１３から印
加され、また、データＤＡＴＡもＣＰＵ部分１３との間
でやりとりされる。
【００１８】通常の動作状態では、マイコンのプログラ
ムによって、必要に応じて、不揮発性メモリ１４の書込
を行うが、この場合には、制御信号＊ＣＥ、＊ＯＥ、＊
ＷＥによってＣＰＵ部分１３が不揮発性メモリ１４を制
御する。また、このようなマイコンでは、不揮発性メモ
リ１４のテストを行うために、外部から直接ＰＲＯＭラ
イターによって書込及びテストができるように構成され
ている。即ち、図示しないが、テストモードにするため
の外部端子が設けられてあり、この端子に所定の信号を
印加することによってテストモードに入り、この状態に
おいて、マイコンの入出力端子Ｉ／０が直接不揮発性メ
モリ１４の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアドレス
ＡＤとデータＤＡＴＡに接続されるようになると共に、
入出力端子Ｉ／Ｏの一つが高電圧を印加するための端子
７になり、外部から直接不揮発性メモリ１４を制御可能
になる。更に、テストモードによってテスト信号ＴＥＳ
Ｔが「Ｈ」レベルとなるため、ＭＯＳトランジスタ８が
オン状態となり、マイコンの入出力端子Ｉ／Ｏから高電
圧が消去書込回路４に印加される。
ムによって、必要に応じて、不揮発性メモリ１４の書込
を行うが、この場合には、制御信号＊ＣＥ、＊ＯＥ、＊
ＷＥによってＣＰＵ部分１３が不揮発性メモリ１４を制
御する。また、このようなマイコンでは、不揮発性メモ
リ１４のテストを行うために、外部から直接ＰＲＯＭラ
イターによって書込及びテストができるように構成され
ている。即ち、図示しないが、テストモードにするため
の外部端子が設けられてあり、この端子に所定の信号を
印加することによってテストモードに入り、この状態に
おいて、マイコンの入出力端子Ｉ／０が直接不揮発性メ
モリ１４の制御信号＊ＣＥ、＊ＯＥ、＊ＷＥとアドレス
ＡＤとデータＤＡＴＡに接続されるようになると共に、
入出力端子Ｉ／Ｏの一つが高電圧を印加するための端子
７になり、外部から直接不揮発性メモリ１４を制御可能
になる。更に、テストモードによってテスト信号ＴＥＳ
Ｔが「Ｈ」レベルとなるため、ＭＯＳトランジスタ８が
オン状態となり、マイコンの入出力端子Ｉ／Ｏから高電
圧が消去書込回路４に印加される。
【００１９】従って、マイコンの不揮発性メモリをテス
トする場合にも、単体の不揮発性メモリと同様にテスト
を行うことができるものである。
トする場合にも、単体の不揮発性メモリと同様にテスト
を行うことができるものである。
【００２０】
【発明の効果】上述の如く、本発明によれば、通常動作
では十分な余裕を持って設定された消去時間、又は、書
込時間をテストモードにおいては、外部から消去電圧及
び書込電圧を自由に設定及び印加できるので、消去及び
書込時間を短縮することが可能に萎える。更に、プログ
ラマーによって書込を行う場合にも消去及び書込電圧を
外部から印加できるので、書込時間を短縮することも可
能になる。従って、消去及び書込のトータルの時間を短
縮することができるので、生産性向上に貢献できるもの
である。
では十分な余裕を持って設定された消去時間、又は、書
込時間をテストモードにおいては、外部から消去電圧及
び書込電圧を自由に設定及び印加できるので、消去及び
書込時間を短縮することが可能に萎える。更に、プログ
ラマーによって書込を行う場合にも消去及び書込電圧を
外部から印加できるので、書込時間を短縮することも可
能になる。従って、消去及び書込のトータルの時間を短
縮することができるので、生産性向上に貢献できるもの
である。
【図１】本発明の実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図であ
る。
る。
【図３】不揮発性メモリを内蔵したマイコンのブロック
図である。
図である。
【図４】従来例を示す不揮発性メモリの一部ブロック図
である。
である。
【図５】不揮発性メモリのセクタ書込の動作を示すタイ
ミング図である。
ミング図である。
１ 制御回路 ２ チャージポンプ ３ レギュレータ ４ 消去書込回路 ５ メモリセルアレイ ６ 高電圧供給ライン ７、９ 外部端子 ８、１２ ＭＯＳトランジスタ １０ ＯＲゲート １１ レベル変換回路 １３ ＣＰＵ部分 １４ 不揮発性メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 15/78 ５１０ Ｇ０１Ｒ 31/28 Ｂ Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３１
Claims (6)
- 【請求項１】 外部から印加される書込及び読出しを制
御するための制御信号に基づいて不揮発性メモリセルの
消去モード及び／又は書込モードを制御する制御回路
と、メモリセルの消去又は書込を行うための高電圧を発
生する高電圧発生回路と、前記高電圧を前記メモリセル
に選択的に印加する消去書込回路とを備えた不揮発性メ
モリに於いて、外部端子に印加された電圧を前記消去書
込回路に印加するためのスイッチと、該スイッチを制御
するための制御信号を発生するレベル変換回路を設け、
前記スイッチをオンすることにより外部から高電圧を供
給可能としたことを特徴とする不揮発性メモリ。 - 【請求項２】 前記レベル変換回路は、外部端子に印加
された信号又はテストモードを示す信号によって前記ス
イッチをオンする制御信号を発生することを特徴とする
請求項１記載の不揮発性メモリ。 - 【請求項３】 外部端子に印加された電圧を前記消去書
込回路に印加するための第１のスイッチと、前記高電圧
発生回路と前記消去書込回路に印加するための第２のス
イッチを設け、前記第１のスイッチと第２のスイッチ
は、前記レベル変換回路によって相補的に駆動されるこ
とを特徴とする請求項１記載の不揮発性メモリ。 - 【請求項４】 プログラムメモリ又はデータメモリとし
て請求項１記載の不揮発性メモリを内蔵するマイクロコ
ンピュータ。 - 【請求項５】 プログラムメモリ又はデータメモリとし
て請求項２記載の不揮発性メモリを内蔵するマイクロコ
ンピュータ。 - 【請求項６】 プログラムメモリ又はデータメモリとし
て請求項３記載の不揮発性メモリを内蔵するマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8555898A JPH11283400A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8555898A JPH11283400A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283400A true JPH11283400A (ja) | 1999-10-15 |
Family
ID=13862157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8555898A Pending JPH11283400A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性メモリ及びそれを内蔵するマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002197875A (ja) * | 2000-12-21 | 2002-07-12 | Aplus Flash Technology Inc | フラッシュ・メモリ消去のための電圧提供回路 |
| JP2006170898A (ja) * | 2004-12-17 | 2006-06-29 | Ricoh Co Ltd | 半導体装置のテスト回路 |
-
1998
- 1998-03-31 JP JP8555898A patent/JPH11283400A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002197875A (ja) * | 2000-12-21 | 2002-07-12 | Aplus Flash Technology Inc | フラッシュ・メモリ消去のための電圧提供回路 |
| JP2006170898A (ja) * | 2004-12-17 | 2006-06-29 | Ricoh Co Ltd | 半導体装置のテスト回路 |
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