JP2002197875A - フラッシュ・メモリ消去のための電圧提供回路 - Google Patents

Abstract

(57)【要約】 【課題】 負及び正の高電圧ポンプ回路を用いて、又は
用いずに、フラッシュ・メモリ・セルを含むチップの外
部から、消去されるフラッシュ・メモリ・セルに負及び
正の高電圧を与えること。 【解決手段】 チップ上の内部ポンプ回路（１２、１
３）は、外部電圧（１０、１１）が用いられている間は
オフにされる。外部電圧である負及び正の高電圧は、電
圧制御モジュール（１４）によって消去されるべき選択
されたセルのゲート及びソースに接続される。外部電圧
は、製造過程でプログラム及び消去動作がなされるとき
に、消去機能を効率的に実行するのに用いられる。内部
の高電圧ポンプ回路は、組み立てが終わった後で、ユー
ザによって回路ボード上でフラッシュ・メモリ・セルを
消去するのに用いられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに関
し、更に詳しくは、フラッシュ・メモリと消去動作用電
圧の提供とに関する。

【０００２】

【従来の技術】従来技術によるフラッシュ・メモリで
は、そのセルの中のデータを消去するには、負の高電圧
と正の高電圧との両方が要求される。負の高電圧が消去
されているフラッシュ・セルのゲートに与えられ、正の
高電圧がソースに与えられる。ドレインは、通常、浮遊
状態のままである。このため、フラッシュ・メモリ・セ
ルが組み立てられた後に消去されるべき場合には、正の
ポンプ回路と負のポンプ回路との両方がフラッシュ・メ
モリ・チップの上に存在していることが要求される。逆
の極性を有する２つのポンプ回路が同じチップの上にあ
るときには、いくつかの問題を解決しなければならな
い。チップ電力の増加だけでなく、ポンプ回路を分離
し、デバイスのブレークダウンを回避するために、相当
の保護回路と防御用の方法論とが必要となる。

【０００３】内部的なポンプ回路を用いてフラッシュ・
メモリ・セルの消去を実行するのは、どちらかといえば
低速なプロセスである。というのは、ポンプ回路は、付
勢された後で要求される電圧に到達するまでに、時間を
要するからである。このため、製造過程においてプログ
ラミング及び消去を行うには、正及び負の高電圧をチッ
プの外部からチップ・パッドに提供することによって、
プログラミング・プロセスをスピードアップするのが効
果的である。フラッシュ・メモリ・セルの製造において
外部的な正の高電圧を提供するということは、しばらく
前から知られている。しかし、負の高電圧を扱うことが
困難であるために、負の高電圧を外部的に供給すること
は、これまで行われてこなかった。負の高電圧を外部的
に提供しながら、同時に、フラッシュ・メモリのより短
い消去／プログラムを含むチップに正の高電圧を外部的
に提供することによって、電力消費の減少とより高速な
スループットとを実現することができる。

【０００４】

【発明の概要】本発明では、負及び正の高電圧ポンプ回
路を用いて、又は用いずに、フラッシュ・メモリ・セル
を含むチップの外部から、消去されるフラッシュ・メモ
リ・セルに負及び正の高電圧を与えることを可能にする
方法及び回路が開示される。負及び正の高電圧が、チッ
プ・パッドを介してチップに接続され、製造過程の間に
チップを消去しプログラムするのに用いられる。組立て
の後でフラッシュ・メモリ・セルの消去及びプログラミ
ングが要求されない場合には、正及び負の高電圧ポンプ
回路がチップ上で実現されることはなく、高電圧及び正
の高電圧チップ・パッドが、フラッシュ・メモリ・セル
を消去するための唯一の電圧源である。

【０００５】フラッシュ・メモリ・セルを含むチップが
負及び正の高電圧ポンプ回路を有している場合には、組
立ての後で、チップを、ユーザが消去／プログラムする
ことができる。この場合には、外部的な負及び正の高電
圧が、対応するポンプ回路の出力に並列に接続され、ポ
ンプ回路は、外部的な高電圧が用いられるときにオフに
なるように制御される。外部的な高電圧は、組立て前の
製造過程において用いられ、消去／プログラム時間を短
縮し、電力消費を減少させ、製造スループットを向上さ
せる。組立ての後では、負及び正の高電圧パッドに外部
電圧が接続されることはなく、フラッシュ・メモリ・セ
ルがユーザによって消去／プログラムされるときには、
内部的なポンプ回路を用いなければならない。

【０００６】Ｐ基板上の深いＮウェル内部のＰウェルに
おけるＮＭＯＳトランジスタを用いた負の高電圧レベル
・シフト回路が、フラッシュ・メモリ・セルのゲートに
対する選択及び選択解除（select and deselect）バイ
アスを提供する。消去されるセルのゲートに負の高電圧
が印加される際にＰ−Ｎ接合を順バイアスすることを回
避するために、Ｐ基板上の深いＮウェル内部にＰウェル
を有するトリプル・ウェルが、ＮＭＯＳトランジスタの
ために用いられる。負の電圧レベル・シフト回路は、消
去されるフラッシュ・メモリ・セルのゲートに負の高電
圧を提供し、消去されないセルのゲートに正の中程度
（moderate）の電圧を提供する。

【０００７】負の高電圧レベル・シフト回路は、フラッ
シュ・メモリを含むチップ上に位置する電圧制御モジュ
ールの一部を形成する。この制御モジュールに接続され
る制御信号が、消去のためにフラッシュ・メモリ・セル
を選択する負の高電圧と消去からフラッシュ・メモリ・
セルを選択解除する正の中程度の電圧との間で、負の高
電圧レベル・シフト回路の出力状態を指示するコマンド
を提供する。レベル・シフト回路は、２つの動作状態を
提供するＮチャネル・トランジスタの交差結合対（cros
s-coupled pair）を含んでいる。２つのＰチャネル・ト
ランジスタを含む電圧選択回路が、バイアス・バッファ
回路を介して前記Ｎチャネル・トランジスタの交差結合
対に接続され、２つの動作状態の一方を選択する。電圧
選択回路は２つの入力電圧の間でスイッチングされる
が、前記Ｎチャネル・トランジスタの交差結合対を２つ
の状態の間でスイッチングし、差動回路を駆動して、消
去のためにフラッシュ・メモリ・セルのゲートを選択す
る負の高電圧と消去動作からフラッシュ・メモリ・セル
のゲートを選択解除する正の中程度の電圧との間でスイ
ッチングする。

【０００８】負の高電圧レベル・シフト回路の場合と同
様に、正の高電圧レベル・シフト回路が、消去されつつ
あるフラッシュ・メモリ・セルのソースへの正の高電圧
と、消去動作から選択解除されつつあるフラッシュ・メ
モリ・セルのソースへの正の中程度の電圧とを提供す
る。この正の高電圧レベル・シフト回路は、Ｐ基板上の
ＮウェルにおけるＰＭＯＳトランジスタを用い、フラッ
シュ・メモリ・セルのソースに選択及び選択解除バイア
スを提供する。正の高電圧が消去されつつあるセルのゲ
ートに印加される際にＰ−Ｎ接合を順バイアスすること
を回避するために、ＰチャネルトランジスタがＮウェル
に含まれている。正の電圧レベル・シフト回路は、消去
されつつあるフラッシュ・メモリ・セルのソースに正の
高電圧を提供し、消去されていないセルのソースに正の
中程度の電圧を提供する。

【０００９】正の高電圧レベル・シフト回路は、フラッ
シュ・メモリを含むチップ上に位置する電圧制御モジュ
ールの一部を形成する。この制御モジュールに接続され
る制御信号が、消去のためにフラッシュ・メモリ・セル
を選択する正の高電圧と消去からフラッシュ・メモリ・
セルを選択解除する正の中程度の電圧との間で、正の高
電圧レベル・シフト回路の出力状態を指示するコマンド
を提供する。レベル・シフト回路は、２つの動作状態を
提供するＰチャネル・トランジスタの交差結合対を含ん
でいる。２つのＮチャネル・トランジスタを含む電圧選
択回路が、バイアス・バッファ回路を介して前記Ｐチャ
ネル・トランジスタの交差結合対に接続され、２つの動
作状態の一方を選択する。電圧選択回路は２つの入力電
圧の間でスイッチングされるが、前記Ｐチャネル・トラ
ンジスタの交差結合対を２つの状態の間でスイッチング
し、差動（differential）回路を駆動して、消去のため
にフラッシュ・メモリ・セルのソースを選択する正の高
電圧と消去動作からフラッシュ・メモリ・セルのソース
を選択解除する正の中程度の電圧との間でスイッチング
する。

【００１０】ポンプ回路又は外部チップ・パッドを要求
するただ１つの電圧を用いてフラッシュ・メモリ・セル
に対する消去機能を提供することが可能である。これ
は、負の電圧を正の高いゲート消去電圧に加えソース消
去電圧がチップの正バイアス電圧になるようにすること
による電圧回転を介して行うことができる。そして、こ
の同じ負の電圧を負の高いゲート電圧と半導体バルク
（bulk）とに加え、ドレインを浮遊状態に維持する。こ
の電圧回転により、正の高いソース電圧が不要になり、
更に、正の高電圧ポンプ回路が不要になる。

【００１１】

【発明の実施の形態】図１ａには、負の高電圧を用いて
消去されるようにバイアスされた従来技術によるフラッ
シュ・メモリ・セルの例が示されている。制御ゲートＧ
は、負の高電圧Ｖｎｎにバイアスされている。この負の
高電圧の例は、約−８．５ボルトとして示されている。
ソースＳは、チップ・バイアスＶｄｄよりも高い正の高
電圧Ｖｐｐにバイアスされている。Ｖｐｐの例は、約＋
５ボルトとして示されている。ドレインＤは浮遊状態に
あり、半導体バルクＢは０ボルトである。図１ａに示さ
れた電圧条件を満たすためには、２つの高電圧が、外部
のチップパッドとフラッシュ・メモリ・チップ上の内部
電圧ポンプ回路とのいずれか一方又はその両方によって
提供されることが要求される。図１ｂには、従来技術に
よるチップとフラッシュ・メモリ・チップに給電するた
めに接続されている外部電圧との基本図が示されてい
る。ＶｄｄとＶｓｓとはチップ・バイアス電圧であり、
Ｖｐｐは消去されつつあるフラッシュ・メモリ・セルの
ソースにバイアスを提供するのに必要な正の高電圧であ
る。図１ａに示されているＶｎｎ電圧は、フラッシュ・
メモリ・チップ上の内部ポンプ回路を用いることによっ
て生じる。

【００１２】図２には、本発明のフラッシュ・メモリ・
チップに接続された外部チップ電圧の基本図が示されて
いる。通常のフラッシュ・メモリ・チップ電圧であるＶ
ｄｄ及びＶｓｓに加えて、正の高電圧Ｖｐｐと負の高電
圧Ｖｎｎとがチップに接続されている。Ｖｎｎ及びＶｐ
ｐは、製造過程におけるプログラミング及び消去動作の
間にフラッシュ・メモリ・セルを効率的に消去する外部
電圧を提供する。図３には、外部チップ・パッドＶｐｐ
１０及びＶｎｎ１１と外部ポンプ回路１２及び１３との
接続に関するブロック図が示されている。正の外部電圧
Ｖｐｐは、チップ・パッド１０に接続され、更に、正の
ポンプ回路１３の出力と並列に電圧制御モジュール１４
に接続されている。負の外部電圧Ｖｎｎは、チップ・パ
ッド１１に接続され、更に、負のポンプ回路１２の出力
と並列に電圧制御モジュール１４に接続されている。チ
ップ・バイアス電圧Ｖｄｄ及びＶｓｓは、負のポンプ回
路１２と正のポンプ回路１３とに給電するように接続さ
れる。チップ・バイアス電圧Ｖｄｄ及びＶｓｓは、ま
た、モジュール１４にも供給される。１組の選択信号Ｓ
（０）ないしＳ（ｋ）が、電圧制御モジュール１４に供
給されて、フラッシュ・メモリ・セルのゲートＧ、ソー
スＳ及びドレインＤに接続されるべき電圧を選択する。

【００１３】更に図３を参照すると、フラッシュ・メモ
リが製造過程においてプログラム又は消去されている場
合には、外部のＶｐｐ及びＶｎｎ電圧は、Ｖｐｐパッド
１０とＶｎｎパッド１１とに接続される。ＶｐｐとＶｎ
ｎとが外部的に与えられると、正の内部電圧ポンプ１３
と負の内部電圧ポンプ１２とはオフになり、電圧制御モ
ジュールは、Ｖｐｐパッド１０から正の高電圧を受け取
り、Ｖｎｎパッド１１から負の高電圧を受け取る。Ｖｐ
ｐ及びＶｎｎ電圧が得られない消去動作の間には、負の
内部ポンプ回路１２が電圧制御モジュール１４にＶｎｎ
を提供するのに用いられ、正の内部ポンプ回路１３が電
圧制御モジュール１４にＶｐｐを提供するのに用いられ
る。選択信号Ｓ（０）ないしＳ（ｋ）は、電圧制御モジ
ュールを制御して、それぞれのフラッシュ・メモリ・セ
ルのゲート、ソース及びドレインに電圧を接続し、消
去、プログラミング及び読み出しのためにセルを選択又
は選択解除する。

【００１４】図４ａには、電圧制御モジュール１４の一
部であって、消去動作のためにフラッシュ・メモリ・セ
ルのゲートに接続される出力Ｖｏｕｔを生じるレベル・
シフト回路が示されている。Ｖｏｕｔは、回路のスイッ
チ状態に応じて、Ｖｎｎ又はＶｓｓのどちらかである。
Ｖｎｎは、フラッシュ・メモリ・セルを消去するのに用
いられる負の高電圧であり、Ｖｓｓは、フラッシュ・メ
モリ・セルを消去から選択解除するのに用いられるチッ
プ・バイアス電圧である。入力電圧ＶｉｎをＶｄｄとＶ
ｓｓとの間でスイッチングすることによって、出力電圧
ＶｏｕｔがＶｓｓとＶｎｎとの間でスイッチングされ
る。入力電圧Ｖｉｎは、選択回路２０に接続される。選
択回路２０は、２つのＰチャネル・トランジスタＱ１及
びＱ２を含んでおり、これらのトランジスタのゲートは
インバータ回路Ｉｎｖ１によって相互に接続され、Ｖｉ
ｎがＱ１のゲートに接続されている。選択回路２０は、
バイアス・バッファ回路２１を介してＮチャネル・トラ
ンジスタ２２の交差結合対を駆動する。バイアス・バッ
ファ回路２１は、ＶｄｄとＶｎｎとの間の電圧をいくら
か降下させて潜在的なブレークダウン問題を縮小させる
手段を提供するのに用いられている。差動回路２３は、
交差結合対２２によって駆動され、入力電圧Ｖｉｎに依
存するレベル・シフトされた出力Ｖｏｕｔを生じる。Ｎ
チャネル・トランジスタＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７
及びＱ８が、ＶｎｎにバイアスされたＰウェルに形成さ
れる。Ｐウェルは、Ｖｄｄにバイアスされた深いＮウェ
ルの中にある。深いＮウェルは、Ｖｓｓにバイアスされ
たＰ基板上に存在している。

【００１５】更に図４ａを参照すると、Ｖｉｎ＝Ｖｓｓ
であるときには、Ｖｄｄが、選択回路２０のＱ１と電圧
バッファ回路２１のＱ３とを介して、交差結合されたバ
イステート回路２２のＱ５のドレインとＱ６のゲートと
に与えられる。Ｑ６は、ＶｎｎをＱ６のドレインとＱ５
及びＱ８のゲートとに与えると、スイッチングされる。
トランジスタＱ５がオフになり、ＶｄｄがＱ７のゲート
に接続され、Ｖｏｕｔ＝Ｖｓｓとなる。トランジスタＱ
７及びＱ８は、レベル・シフト回路の出力を生じる差動
回路２３を形成する。Ｖｉｎ＝Ｖｄｄであるときには、
Ｖｄｄが、選択回路２０のＱ２と電圧バッファ回路２１
のＱ３とを介して、交差結合されたバイステート回路２
２のＱ６のドレインとＱ５のゲートとに与えられる。Ｑ
５は、ＶｎｎをＱ５のドレインとＱ６及びＱ７のゲート
とに与えると、スイッチングされる。トランジスタＱ６
がオフになり、ＶｄｄがＱ８のゲートに接続され、Ｖｏ
ｕｔ＝Ｖｎｎとなる。

【００１６】図４ｂには、電圧制御モジュール１４の一
部であって、入力電圧ＶｉｎがＶｄｄとＶｓｓとの間で
スイッチングするときに正の高電圧ＶｐｐとＶｄｄとの
間でスイッチングするフラッシュ・メモリ・セルのソー
スに接続される出力Ｖｏｕｔを生じるレベル・シフト回
路が示されている。図４ｂの回路は、図４ａの回路と類
似しており、電圧とトランジスタのタイプとが異なって
いるだけである。入力電圧Ｖｉｎは、選択回路３０に接
続される。選択回路３０は、２つのＮチャネル・トラン
ジスタＱ１１及びＱ１２を含んでおり、これらのトラン
ジスタのゲートはインバータ回路Ｉｎｖ２によって相互
に接続され、ＶｉｎがＱ１１のゲートに接続されてい
る。選択回路３０は、バイアス・バッファ回路３１を介
してＰチャネル・トランジスタ３２の交差結合対を駆動
する。バイアス・バッファ回路３１は、ＶｓｓとＶｐｐ
との間の電圧をいくらか降下させて潜在的なブレークダ
ウン問題を縮小させる手段を提供するのに用いられてい
る。差動回路３３は、交差結合対３２によって駆動さ
れ、入力電圧Ｖｉｎに依存するレベル・シフトされた出
力Ｖｏｕｔを生じる。Ｐチャネル・トランジスタＱ１
３、Ｑ１４、Ｑ１５、Ｑ１６、Ｑ１７及びＱ１８が、Ｖ
ｐｐにバイアスされたＮウェルに形成される。Ｎウェル
は、ＶｓｓにバイアスされたＰ基板上に存在している。

【００１７】更に図４ｂを参照すると、Ｖｉｎ＝Ｖｓｓ
であるときには、Ｖｓｓが、選択回路２０のＱ１２と電
圧バッファ回路３１のＱ１４とを介して、交差結合され
たバイステート回路３２のＱ５のドレインとＱ６のゲー
トとに与えられる。Ｑ１５、ＶｐｐをＱ１５のドレイン
とＱ１６及びＱ１７のゲートとに与えると、スイッチン
グされる。トランジスタＱ１６がオフになり、Ｖｓｓが
Ｑ１８のゲートに接続され、Ｖｏｕｔ＝Ｖｐｐとなる。
トランジスタＱ１７及びＱ１８は、レベル・シフト回路
の出力を生じる差動回路３３を形成する。Ｖｉｎ＝Ｖｄ
ｄであるときには、Ｖｓｓが、選択回路３０のＱ１１と
電圧バッファ回路３１のＱ１３とを介して、交差結合さ
れたバイステート回路３２のＱ１５のドレインとＱ１６
のゲートとに与えられる。Ｑ１６は、ＶｐｐをＱ１６の
ドレインとＱ１５及びＱ１８のゲートとに与えると、ス
イッチングされる。トランジスタＱ１５がオフになり、
ＶｓｓがＱ１７のゲートに接続され、Ｖｏｕｔ＝Ｖｄｄ
となる。

【００１８】図５には、外部の負及び正の高電圧を製造
過程においてチップ・パッドに与えてフラッシュ・メモ
リ・セルを消去するのに用いられる方法が示されてい
る。内部的な負及び正の高電圧ポンプ回路は、ステップ
４０で、オフにされる。次に、ステップ４１において、
負の高電圧が、負の高電圧チップ・パッドであるＶｎｎ
パッドに接続される。ステップ４２では、正の高電圧
が、正の高電圧チップ・パッドであるＶｐｐパッドに接
続される。ステップ４３では、負の高電圧が、電圧制御
モジュール１４によって選択され、消去されるように選
択されたフラッシュ・メモリ・セルのゲートに接続され
る。ステップ４４では、正の高電圧が、電圧制御モジュ
ール１４によって選択され、消去されるように選択され
たフラッシュ・メモリ・セルのソースに接続される。選
択されたフラッシュ・メモリ・セルのドレインは、消去
動作の間、浮遊状態にある。ステップ４５では、選択さ
れたフラッシュ・メモリ・セルが、ファウラー・ノルド
ハイム・トンネル効果（Fowler-Nordheim Tunneling）
によって消去される。

【００１９】以上では本発明をその好適実施例を参照し
ながら示し説明してきたが、当業者であれば、本発明の
精神と範囲とから逸脱することなく、形態及び詳細にお
いて様々な変更を行うことが可能であることを理解する
はずである。

【図面の簡単な説明】

本発明は、以下の添付の図面を参照して説明されてい
る。

【図１】図１ａ及び図１ｂから構成されている。図１ａ
は、消去動作のためのバイアスを用いる従来技術のフラ
ッシュ・メモリ・セルの図である。図１ｂは、従来技術
のチップ電圧を示す基本図である。

【図２】フラッシュ・メモリ・チップ電圧を示す図であ
る。

【図３】フラッシュ・メモリ・チップ上でのポンプ回路
と外部電圧との電圧制御モジュールへの相互接続を示す
ブロック図である。

【図４】図４ａ及び図４ｂから構成されている。図４ａ
は、消去されるフラッシュ・メモリ・セルのゲートに負
の高電圧を提供するレベル・シフト回路の回路図であ
る。図４ｂは、消去されるフラッシュ・メモリ・セルの
ソースに正の高電圧を提供するレベル・シフト回路の回
路図である。

【図５】製造過程の間に外部電圧を用いてフラッシュ・
メモリ・セルを消去する方法の流れ図である。

フロントページの続き (72)発明者 フ−チャン・スー アメリカ合衆国カリフォルニア州95070, サラトガ，パイク・ロード 13990 (72)発明者 マイク・シンシ・チェン アメリカ合衆国カリフォルニア州95120, サン・ノゼ，バリー・クウェイル・サーク ル 1123 Ｆターム(参考） 5B025 AA02 AC01 AD08 AD10 AE05 AE06

Claims (19)

【特許請求の範囲】
1. 【請求項１】 消去動作のためにフラッシュ・メモリ・
   セルのバイアスを提供する回路であって、 ａ）電圧制御モジュールに接続されており負の高電圧を
   生じる負のポンプ回路と、 ｂ）前記電圧制御モジュールに接続されており正の高電
   圧を生じる正のポンプ回路と、 ｃ）第１のチップ・パッドを介して前記電圧制御モジュ
   ールに外部的に接続された前記負の高電圧の第２のソー
   スと、 ｄ）第２のチップ・パッドを介して前記電圧制御モジュ
   ールに外部的に接続された前記正の高電圧の第２のソー
   スと、を備えており、 ｅ）前記電圧制御モジュールは、消去動作の間、フラッ
   シュ・メモリ・セルにゲート、ドレイン及びソース・バ
   イアスを提供することを特徴とする回路。
2. 【請求項２】 請求項１記載の回路において、前記電圧
   制御モジュールは、フラッシュ・メモリ・セルのゲー
   ト、ドレイン及びソースにバイアスを提供して、プログ
   ラム、消去及び読出動作のためにセルを選択及び選択解
   除することを特徴とする回路。
3. 【請求項３】 請求項１記載の回路において、前記正及
   び負のポンプ回路は、前記負の高電圧及び正の高電圧が
   フラッシュ・メモリ・チップの外部から前記電圧制御モ
   ジュールに接続されているときにはオフに制御されるこ
   とを特徴とする回路。
4. 【請求項４】 請求項１記載の回路において、前記正及
   び負のポンプ回路は、フラッシュ・メモリ・チップのプ
   ログラミングが工場で行われる場合には不要であること
   を特徴とする回路。
5. 【請求項５】 請求項１記載の回路において、外部的に
   接続された正及び負の高電圧は、フラッシュ・メモリ・
   チップをプログラムする際に速度を提供することを特徴
   とする回路。
6. 【請求項６】 請求項１記載の回路において、前記正の
   電圧ポンプ回路と前記外部的に接続された正の高電圧と
   は、消去の間のフラッシュ・メモリ・セル電圧が正のチ
   ップ・バイアスよりも高い正の電圧を有しないように確
   立される場合には不要であることを特徴とする回路。
7. 【請求項７】 フラッシュ・メモリ消去の間にゲート・
   バイアスを提供するレベル・シフト回路であって、 ａ）バイステート回路を提供するＮチャネル・トランジ
   スタの交差結合対と、ｂ）バイアス・バッファを介して
   Ｎチャネル・トランジスタの前記交差結合対に接続され
   た選択回路と、 ｃ）Ｎチャネル・トランジスタの前記交差結合対に接続
   された差動回路と、 ｄ）前記選択回路への入力であって、Ｎチャネル・トラ
   ンジスタの交差結合対の状態を制御して、前記差動回路
   からの出力電圧を選択する入力と、を備えており、 ｅ）前記差動回路は、消去動作の間、フラッシュ・メモ
   リ・セルのゲートにバイアスを提供することを特徴とす
   るレベル・シフト回路。
8. 【請求項８】 請求項７記載のレベル・シフト回路にお
   いて、前記差動回路の出力は、前記選択回路への入力が
   ２つの入力電圧の間でスイッチングされる際に負の高電
   圧と正の中程度の電圧との間でスイッチングすることを
   特徴とするレベル・シフト回路。
9. 【請求項９】 請求項７記載のレベル・シフト回路にお
   いて、前記選択回路は、ゲートがインバータ回路を介し
   て接続されている２つのＰチャネル・トランジスタを備
   えていることを特徴とするレベル・シフト回路。
10. 【請求項１０】 請求項７記載のレベル・シフト回路に
    おいて、前記差動回路は、前記選択回路によって選択状
    態にスイッチングされると消去されているフラッシュ・
    メモリ・セルのゲートに負の高電圧を提供し、前記選択
    回路によって選択解除状態にスイッチングされると消去
    されていないフラッシュ・メモリ・セルのゲートに正の
    中程度の電圧を提供することを特徴とするレベル・シフ
    ト回路。
11. 【請求項１１】 請求項７記載のレベル・シフト回路に
    おいて、前記バイアス・バッファのトランジスタ、前記
    差動回路及びＮチャネル・トランジスタの前記交差結合
    対は、Ｐ基板上の深いＮウェルの内部にあるＰウェルに
    配置されていることを特徴とするレベル・シフト回路。
12. 【請求項１２】 フラッシュ・メモリ消去の間にソース
    ・バイアスを提供するレベル・シフト回路であって、 ａ）バイステート回路を提供するＰチャネル・トランジ
    スタの交差結合対と、 ｂ）バイアス・バッファを介してＰチャネル・トランジ
    スタの前記交差結合対に接続された選択回路と、 ｃ）Ｐチャネル・トランジスタの前記交差結合対に接続
    された差動回路と、 ｄ）前記選択回路への入力であって、Ｐチャネル・トラ
    ンジスタの交差結合対の状態を制御して、前記差動回路
    からの出力電圧を選択する入力と、を備えており、 ｅ）前記差動回路は、消去動作の間、フラッシュ・メモ
    リ・セルのソースにバイアスを提供することを特徴とす
    るレベル・シフト回路。
13. 【請求項１３】 請求項１２記載のレベル・シフト回路
    において、前記差動回路の出力は、前記選択回路への入
    力が２つの入力電圧の間でスイッチングされる際に第１
    の正電圧と第２の正電圧との間でスイッチングすること
    を特徴とするレベル・シフト回路。
14. 【請求項１４】 請求項１２記載のレベル・シフト回路
    において、前記選択回路は、ゲートがインバータ回路を
    介して接続されている２つのＮチャネル・トランジスタ
    を備えていることを特徴とするレベル・シフト回路。
15. 【請求項１５】 請求項１２記載のレベル・シフト回路
    において、前記差動回路は、前記選択回路によって選択
    状態にスイッチングされると消去されているフラッシュ
    ・メモリ・セルのゲートに第１の正電圧を提供し、前記
    選択回路によって選択解除状態にスイッチングされると
    消去されていないフラッシュ・メモリ・セルのゲートに
    第２の正電圧を提供することを特徴とするレベル・シフ
    ト回路。
16. 【請求項１６】 請求項１２記載のレベル・シフト回路
    において、前記バイアス・バッファのトランジスタ、前
    記差動回路及びＰチャネル・トランジスタの前記交差結
    合対は、Ｐ基板上のＮウェルに配置されていることを特
    徴とするレベル・シフト回路。
17. 【請求項１７】 フラッシュ・メモリ・セルの消去の
    間、外部的に印加される電圧を提供する方法であって、 ａ）内部的な負の高電圧ポンプ回路を消勢するステップ
    と、 ｂ）内部的な正の高電圧ポンプ回路を消勢するステップ
    と、 ｃ）負の高電圧を外部的な負の高電圧チップ・パッドに
    接続するステップと、 ｄ）正の高電圧を外部的な高電圧チップ・パッドに接続
    するステップと、 ｅ）前記外部的な負の高電圧を、消去されるべきフラッ
    シュ・メモリ・セルのゲートに接続されるように選択す
    るステップと、 ｆ）前記外部的な正の高電圧を、消去されるべき前記フ
    ラッシュ・メモリ・セルのソースに接続されるように選
    択するステップと、 ｇ）選択されたフラッシュ・メモリ・セルをファウラー
    ・ノルドハイム・トンネル効果を用いて消去するステッ
    プと、 を含むことを特徴とする方法。
18. 【請求項１８】 請求項１７記載の方法において、前記
    負の高電圧と正の高電圧との前記チップ・パッドへの接
    続は、前記フラッシュ・メモリ・セルを消去するために
    製造の際になされることを特徴とする方法。
19. 【請求項１９】 請求項１７記載の方法において、フラ
    ッシュ・メモリ・セルの消去は製造の際にだけなされ、
    前記内部的な負の高電圧ポンプと前記内部的な正の高電
    圧ポンプとの必要性を排除することを特徴とする方法。