JPH11283390A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11283390A JPH11283390A JP8134498A JP8134498A JPH11283390A JP H11283390 A JPH11283390 A JP H11283390A JP 8134498 A JP8134498 A JP 8134498A JP 8134498 A JP8134498 A JP 8134498A JP H11283390 A JPH11283390 A JP H11283390A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 書込み時にメモリセルにかけるべき適用電圧
が負電圧の場合でも、ＰＮ接合の電位差を低減させるこ
とにより、余分な製造工程を必要とせず生産コストのア
ップを招くことのない半導体記憶装置を提供する。 【解決手段】 電気的に書込・消去可能な複数のメモリ
セルＭＣ１〜ＭＣｎと、各メモリセルＭＣ１〜ＭＣｎの
行を選択するロウサブデコーダＳＤと、ロウアドレス信
号をデコードしロウサブデコーダＳＤに対して出力信号
ＸＢ，ＸＢ＿Ｂを出力するロウメインデコーダＭＤとを
有する半導体記憶装置において、ロウメインデコーダＭ
Ｄを構成するトランジスタの書込モード時におけるＰＮ
接合電位差を低減させるため、ロウサブデコーダＳＤに
ｐチャネル型トランジスタＰ１２を設けた。
が負電圧の場合でも、ＰＮ接合の電位差を低減させるこ
とにより、余分な製造工程を必要とせず生産コストのア
ップを招くことのない半導体記憶装置を提供する。 【解決手段】 電気的に書込・消去可能な複数のメモリ
セルＭＣ１〜ＭＣｎと、各メモリセルＭＣ１〜ＭＣｎの
行を選択するロウサブデコーダＳＤと、ロウアドレス信
号をデコードしロウサブデコーダＳＤに対して出力信号
ＸＢ，ＸＢ＿Ｂを出力するロウメインデコーダＭＤとを
有する半導体記憶装置において、ロウメインデコーダＭ
Ｄを構成するトランジスタの書込モード時におけるＰＮ
接合電位差を低減させるため、ロウサブデコーダＳＤに
ｐチャネル型トランジスタＰ１２を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、フラッシュメモリ等の半導体記憶装置に関
する。
関し、特に、フラッシュメモリ等の半導体記憶装置に関
する。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置のロウデ
コーダの回路図である。図５に示すように、従来のフラ
ッシュメモリやＥＥＰＲＯＭ等の半導体記憶装置は、電
気的に書込・消去可能な複数のメモリセルＭＣ１〜ＭＣ
ｎと、各メモリセルＭＣ１〜ＭＣｎの行を選択するロウ
サブデコーダ（ワード線駆動回路）ＳＤと、ロウアドレ
ス信号をデコードしロウサブデコーダＳＤに出力信号Ｘ
Ｂ，ＸＢ＿Ｂを出力する複数（図面では１個）のロウメ
インデコーダＭＤとを有する。ここで、ロウメインデコ
ーダＭＤは２段のレベルシフト回路１５，１６で構成さ
れ、その出力信号ＸＢとＸＢ＿Ｂとは相補関係の信号で
ある。
コーダの回路図である。図５に示すように、従来のフラ
ッシュメモリやＥＥＰＲＯＭ等の半導体記憶装置は、電
気的に書込・消去可能な複数のメモリセルＭＣ１〜ＭＣ
ｎと、各メモリセルＭＣ１〜ＭＣｎの行を選択するロウ
サブデコーダ（ワード線駆動回路）ＳＤと、ロウアドレ
ス信号をデコードしロウサブデコーダＳＤに出力信号Ｘ
Ｂ，ＸＢ＿Ｂを出力する複数（図面では１個）のロウメ
インデコーダＭＤとを有する。ここで、ロウメインデコ
ーダＭＤは２段のレベルシフト回路１５，１６で構成さ
れ、その出力信号ＸＢとＸＢ＿Ｂとは相補関係の信号で
ある。
【０００３】メモリセルアレイは、マトリクス状に配置
された複数のメモリセルからなり、複数のワード線ＷＬ
によって行方向に配列された各メモリセルのコントロー
ルゲートと接続され、複数のビット線ＢＬによって行方
向に配列された各メモリセルのドレインと接続される。
また、複数のワード線ＷＬは、いくつかのブロックに分
割され、各ブロックは１つのロウメインデコーダＭＤで
選択される。
された複数のメモリセルからなり、複数のワード線ＷＬ
によって行方向に配列された各メモリセルのコントロー
ルゲートと接続され、複数のビット線ＢＬによって行方
向に配列された各メモリセルのドレインと接続される。
また、複数のワード線ＷＬは、いくつかのブロックに分
割され、各ブロックは１つのロウメインデコーダＭＤで
選択される。
【０００４】メモリセルＭＣ１の行を選択するロウサブ
デコーダＳＤは、１個のｐチャネル型トランジスタＰ１
１と、２個のｎチャネル型トランジスタＮ１１，Ｎ１２
とからなり、トランジスタＰ１１とトランジスタＮ１１
のソースは、プリデコード信号（ＸＳＰＰ）が入力され
るＸＳＰＰノードに接続され、トランジスタＮ１２のソ
ースは、接地（ＧＮＤ）されている。各トランジスタＰ
１１，Ｎ１１，Ｎ１２のドレインは、ワード線（ＷＬ）
に接続され、トランジスタＰ１１とトランジスタＮ１２
のゲートには、出力信号ＸＢ＿Ｂが入力され、トランジ
スタＮ１１のゲートには、出力信号ＸＢが入力される。
トランジスタＰ１１のバックゲートはバックゲート電圧
（ＰＢＧ）ノードに、両トランジスタＮ１１，Ｎ１２の
バックゲートはバックゲート電圧（ＮＢＧ）ノードに、
それぞれ接続される。
デコーダＳＤは、１個のｐチャネル型トランジスタＰ１
１と、２個のｎチャネル型トランジスタＮ１１，Ｎ１２
とからなり、トランジスタＰ１１とトランジスタＮ１１
のソースは、プリデコード信号（ＸＳＰＰ）が入力され
るＸＳＰＰノードに接続され、トランジスタＮ１２のソ
ースは、接地（ＧＮＤ）されている。各トランジスタＰ
１１，Ｎ１１，Ｎ１２のドレインは、ワード線（ＷＬ）
に接続され、トランジスタＰ１１とトランジスタＮ１２
のゲートには、出力信号ＸＢ＿Ｂが入力され、トランジ
スタＮ１１のゲートには、出力信号ＸＢが入力される。
トランジスタＰ１１のバックゲートはバックゲート電圧
（ＰＢＧ）ノードに、両トランジスタＮ１１，Ｎ１２の
バックゲートはバックゲート電圧（ＮＢＧ）ノードに、
それぞれ接続される。
【０００５】他のメモリセルＭＣ２〜ＭＣｎを駆動する
各ロウサブデコーダＳＤも、各トランジスタＰｎ１，Ｎ
ｎ１，Ｎｎ２による同様の構成を有し、これらロウサブ
デコーダＳＤは、プリデコード信号ＸＳＰＰ及び出力信
号ＸＢ，ＸＢ＿Ｂにより制御されて、各ワード線（Ｗ
Ｌ）の電位を決定する。
各ロウサブデコーダＳＤも、各トランジスタＰｎ１，Ｎ
ｎ１，Ｎｎ２による同様の構成を有し、これらロウサブ
デコーダＳＤは、プリデコード信号ＸＳＰＰ及び出力信
号ＸＢ，ＸＢ＿Ｂにより制御されて、各ワード線（Ｗ
Ｌ）の電位を決定する。
【０００６】後述のように、書き込み時や消去時には、
各トランジスタＰ１１，Ｎ１１，Ｎ１２のドレインとバ
ックゲート間の電位差が高くなることがあり、各トラン
ジスタの閾値Ｖｔを低くしておくと、サブスレッショル
ドやパンチスルーによるリーク電流が流れることがあ
る。これを防止するため、通常、各トランジスタＰ１
１，Ｎ１１，Ｎ１２のバックゲート電圧を動作モードに
よって切り換えるようにしている。
各トランジスタＰ１１，Ｎ１１，Ｎ１２のドレインとバ
ックゲート間の電位差が高くなることがあり、各トラン
ジスタの閾値Ｖｔを低くしておくと、サブスレッショル
ドやパンチスルーによるリーク電流が流れることがあ
る。これを防止するため、通常、各トランジスタＰ１
１，Ｎ１１，Ｎ１２のバックゲート電圧を動作モードに
よって切り換えるようにしている。
【０００７】第１のレベルシフト回路１５は、モード切
替電源電圧（ＶＰＸ）ノードと接地ノードの間に直列に
接続された、ｐチャネル型トランジスタＰＭ１及びｎチ
ャネル型トランジスタＮＭ１と、ｐチャネル型トランジ
スタＰＭ２及びｎチャネル型トランジスタＮＭ２の、２
組のトランジスタ列で構成される。トランジスタＮＭ１
のゲートにＮＡＮＤゲート１３の出力が入力され、トラ
ンジスタＮＭ２のゲートにインバータ回路１４の出力が
入力され、トランジスタＰＭ１及びトランジスタＮＭ１
の直列接続点は、トランジスタＰＭ２のゲートに接続さ
れ、トランジスタＰＭ２及びトランジスタＮＭ２の直列
接続点は、トランジスタＰＭ１のゲートに接続される。
替電源電圧（ＶＰＸ）ノードと接地ノードの間に直列に
接続された、ｐチャネル型トランジスタＰＭ１及びｎチ
ャネル型トランジスタＮＭ１と、ｐチャネル型トランジ
スタＰＭ２及びｎチャネル型トランジスタＮＭ２の、２
組のトランジスタ列で構成される。トランジスタＮＭ１
のゲートにＮＡＮＤゲート１３の出力が入力され、トラ
ンジスタＮＭ２のゲートにインバータ回路１４の出力が
入力され、トランジスタＰＭ１及びトランジスタＮＭ１
の直列接続点は、トランジスタＰＭ２のゲートに接続さ
れ、トランジスタＰＭ２及びトランジスタＮＭ２の直列
接続点は、トランジスタＰＭ１のゲートに接続される。
【０００８】次に、第１のレベルシフト回路１５の動作
を説明する。
を説明する。
【０００９】ＮＡＮＤゲート１３の出力が０Ｖである
と、インバータ１４の出力はＶＤＤになり、トランジス
タＮＭ２がオンして、トランジスタＮＭ２のドレインと
トランジスタＰＭ１のゲートを０Ｖにする。すると、ト
ランジスタＰＭ１がオンして、トランジスタＰＭ１のド
レインとトランジスタＰＭ２のゲートをＶＰＸにする。
このとき、トランジスタＮＭ１とＰＭ２とはオフする。
と、インバータ１４の出力はＶＤＤになり、トランジス
タＮＭ２がオンして、トランジスタＮＭ２のドレインと
トランジスタＰＭ１のゲートを０Ｖにする。すると、ト
ランジスタＰＭ１がオンして、トランジスタＰＭ１のド
レインとトランジスタＰＭ２のゲートをＶＰＸにする。
このとき、トランジスタＮＭ１とＰＭ２とはオフする。
【００１０】逆に、ＮＡＮＤゲート１３の出力がＶＤＤ
であると、インバータ１４の出力は０Ｖになり、トラン
ジスタＮＭ１がオンして、トランジスタＰＭ２のゲート
を０Ｖにする。すると、トランジスタＰＭ２がオンし
て、トランジスタＰＭ１のゲートをＶＰＸにする。この
とき、トランジスタＮＭ２とＰＭ１とはオフする。
であると、インバータ１４の出力は０Ｖになり、トラン
ジスタＮＭ１がオンして、トランジスタＰＭ２のゲート
を０Ｖにする。すると、トランジスタＰＭ２がオンし
て、トランジスタＰＭ１のゲートをＶＰＸにする。この
とき、トランジスタＮＭ２とＰＭ１とはオフする。
【００１１】従って、第１のレベルシフト回路１５は、
ＮＡＮＤゲート１３の出力である［０Ｖ、Ｖｄｄ］の２
値信号を［０Ｖ、ＶＰＸ］の２値信号に変換する。
ＮＡＮＤゲート１３の出力である［０Ｖ、Ｖｄｄ］の２
値信号を［０Ｖ、ＶＰＸ］の２値信号に変換する。
【００１２】第２のレベルシフト回路１６は、ＶＰＸノ
ードと低電位側のモード切替電源電圧（ＶＢＢ）ノード
の間に直列に接続された、トランジスタＰＭ３及びトラ
ンジスタＮＭ３と、トランジスタＰＭ４及びトランジス
タＮＭ４の２組のトランジスタ列で構成される。トラン
ジスタＰＭ３のゲートにトランジスタＰＭ２及びトラン
ジスタＮＭ２の直列接続点からの出力が入力され、トラ
ンジスタＰＭ４のゲートにトランジスタＰＭ１及びトラ
ンジスタＮＭ１の直列接続点からの出力が入力され、ト
ランジスタＰＭ３及びトランジスタＮＭ３の直列接続点
は、トランジスタＮＭ４のゲートに接続され、トランジ
スタＰＭ４及びトランジスタＮＭ４の直列接続点は、ト
ランジスタＮＭ３のゲートに接続される。
ードと低電位側のモード切替電源電圧（ＶＢＢ）ノード
の間に直列に接続された、トランジスタＰＭ３及びトラ
ンジスタＮＭ３と、トランジスタＰＭ４及びトランジス
タＮＭ４の２組のトランジスタ列で構成される。トラン
ジスタＰＭ３のゲートにトランジスタＰＭ２及びトラン
ジスタＮＭ２の直列接続点からの出力が入力され、トラ
ンジスタＰＭ４のゲートにトランジスタＰＭ１及びトラ
ンジスタＮＭ１の直列接続点からの出力が入力され、ト
ランジスタＰＭ３及びトランジスタＮＭ３の直列接続点
は、トランジスタＮＭ４のゲートに接続され、トランジ
スタＰＭ４及びトランジスタＮＭ４の直列接続点は、ト
ランジスタＮＭ３のゲートに接続される。
【００１３】次に、第２のレベルシフト回路１６の動作
を説明する。
を説明する。
【００１４】ＮＡＮＤゲート１３の出力が０Ｖである
と、トランジスタＮＭ２のドレインが０Ｖになり、トラ
ンジスタＰＭ４がオンして、出力信号ＸＢ＿ＢをＶＰＸ
にする。すると、トランジスタＮＭ３のゲートがＶＰＸ
になり、トランジスタＮＭ３がオンして、出力信号ＸＢ
をＶＢＢにする。このとき、トランジスタＮＭ４とＰＭ
３とはオフする。
と、トランジスタＮＭ２のドレインが０Ｖになり、トラ
ンジスタＰＭ４がオンして、出力信号ＸＢ＿ＢをＶＰＸ
にする。すると、トランジスタＮＭ３のゲートがＶＰＸ
になり、トランジスタＮＭ３がオンして、出力信号ＸＢ
をＶＢＢにする。このとき、トランジスタＮＭ４とＰＭ
３とはオフする。
【００１５】逆に、ＮＡＮＤゲート１３の出力がＶＤＤ
であると、トランジスタＮＭ１のドレインが０Ｖにな
り、トランジスタＰＭ３がオンして、出力信号ＸＢをＶ
ＰＸにする。すると、トランジスタＮＭ４のゲートがＶ
ＰＸになり、トランジスタＮＭ４がオンして、出力信号
ＸＢ＿ＢをＶＢＢにする。このとき、トランジスタＮＭ
３とＰＭ４とはオフする。
であると、トランジスタＮＭ１のドレインが０Ｖにな
り、トランジスタＰＭ３がオンして、出力信号ＸＢをＶ
ＰＸにする。すると、トランジスタＮＭ４のゲートがＶ
ＰＸになり、トランジスタＮＭ４がオンして、出力信号
ＸＢ＿ＢをＶＢＢにする。このとき、トランジスタＮＭ
３とＰＭ４とはオフする。
【００１６】従って、第２のレベルシフト回路１６は、
第１のレベルシフト回路１５の出力である［０Ｖ、ＶＰ
Ｘ］の２値信号を［ＶＢＢ、ＶＰＸ］の２値信号に変換
する。
第１のレベルシフト回路１５の出力である［０Ｖ、ＶＰ
Ｘ］の２値信号を［ＶＢＢ、ＶＰＸ］の２値信号に変換
する。
【００１７】このように、第２のレベルシフト回路１６
のトランジスタＰＭ３及びトランジスタＮＭ３の直列接
続点から出力信号ＸＢが、トランジスタＰＭ４及びトラ
ンジスタＮＭ４の直列接続点から出力信号ＸＢ＿Ｂが、
それぞれ出力され、出力信号ＸＢとＸＢ＿Ｂとはそれぞ
れ相補関係の信号である。
のトランジスタＰＭ３及びトランジスタＮＭ３の直列接
続点から出力信号ＸＢが、トランジスタＰＭ４及びトラ
ンジスタＮＭ４の直列接続点から出力信号ＸＢ＿Ｂが、
それぞれ出力され、出力信号ＸＢとＸＢ＿Ｂとはそれぞ
れ相補関係の信号である。
【００１８】図６は、図５のロウデコーダの各動作モー
ドにおける各端子の電圧を表にした図である。
ドにおける各端子の電圧を表にした図である。
【００１９】いま、図５に示したロウメインデコーダＭ
Ｄがロウアドレスにより選択され、かつ、ワード線ＷＬ
１が選択され、ワード線ＷＬ２〜ＷＬｎと図示しないロ
ウメインデコーダＭＤは選択されない場合を例にして、
図５に示すロウデコーダＭＤ，ＳＤの動作を説明する。
Ｄがロウアドレスにより選択され、かつ、ワード線ＷＬ
１が選択され、ワード線ＷＬ２〜ＷＬｎと図示しないロ
ウメインデコーダＭＤは選択されない場合を例にして、
図５に示すロウデコーダＭＤ，ＳＤの動作を説明する。
【００２０】書込時においては、図６に示すように、ロ
ウメインデコーダＭＤに印加されるモード切替電源電圧
ＶＰＸと低電位側のモード切替電源電圧ＶＢＢは、それ
ぞれ５Ｖと−９Ｖ、ｐチャネル型トランジスタのバック
ゲート電圧ＰＢＧは０Ｖ、ｎチャネル型トランジスタの
バックゲート電圧ＮＢＧは−９Ｖである。
ウメインデコーダＭＤに印加されるモード切替電源電圧
ＶＰＸと低電位側のモード切替電源電圧ＶＢＢは、それ
ぞれ５Ｖと−９Ｖ、ｐチャネル型トランジスタのバック
ゲート電圧ＰＢＧは０Ｖ、ｎチャネル型トランジスタの
バックゲート電圧ＮＢＧは−９Ｖである。
【００２１】アドレスデコーダ１３の出力が０Ｖになる
と、その出力信号ＸＢが供給電圧５Ｖ、出力信号ＸＢ＿
Ｂが−９Ｖとなる。また、プリデコード信号ＸＳＰＰ１
は−９Ｖとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この結
果、トランジスタＮ１１、Ｐ２１〜Ｐｎ１がオンし、ワ
ード線信号ＷＬ１は−９Ｖとなり、また、ワード線ＷＬ
２〜ＷＬｎは全て０Ｖとなる。
と、その出力信号ＸＢが供給電圧５Ｖ、出力信号ＸＢ＿
Ｂが−９Ｖとなる。また、プリデコード信号ＸＳＰＰ１
は−９Ｖとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この結
果、トランジスタＮ１１、Ｐ２１〜Ｐｎ１がオンし、ワ
ード線信号ＷＬ１は−９Ｖとなり、また、ワード線ＷＬ
２〜ＷＬｎは全て０Ｖとなる。
【００２２】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１も−９Ｖとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが−９Ｖで、出力信号ＸＢ＿Ｂが供給
電圧５Ｖとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは全て０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１も−９Ｖとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが−９Ｖで、出力信号ＸＢ＿Ｂが供給
電圧５Ｖとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは全て０Ｖとなる。
【００２３】消去時において、モード切替電源電圧ＶＰ
Ｘとバックゲート電圧ＰＢＧは、１１Ｖ、低電位側のモ
ード切替電源電圧ＶＢＢとバックゲート電圧ＮＢＧは０
Ｖである。各プリデコード信号ＸＳＰＰ１〜ｎと出力信
号ＸＢが共に１１Ｖ、出力信号ＸＢ＿Ｂが０Ｖとなる。
この結果、トランジスタＰ１１〜Ｐｎ１がオンし、ワー
ド線信号ＷＬ１〜ＷＬｎは１１Ｖとなる。
Ｘとバックゲート電圧ＰＢＧは、１１Ｖ、低電位側のモ
ード切替電源電圧ＶＢＢとバックゲート電圧ＮＢＧは０
Ｖである。各プリデコード信号ＸＳＰＰ１〜ｎと出力信
号ＸＢが共に１１Ｖ、出力信号ＸＢ＿Ｂが０Ｖとなる。
この結果、トランジスタＰ１１〜Ｐｎ１がオンし、ワー
ド線信号ＷＬ１〜ＷＬｎは１１Ｖとなる。
【００２４】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１〜ｎも１１Ｖ
となっているが、アドレスデコーダ１３の出力がＶＤＤ
になり、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが１
１Ｖとなっているので、トランジスタＮ１２〜Ｎｎ２が
オンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬｎ
は全て０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１〜ｎも１１Ｖ
となっているが、アドレスデコーダ１３の出力がＶＤＤ
になり、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが１
１Ｖとなっているので、トランジスタＮ１２〜Ｎｎ２が
オンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬｎ
は全て０Ｖとなる。
【００２５】読み出し時において、モード切替電源電圧
ＶＰＸとバックゲート電圧ＰＢＧは、供給電圧ＶＤＤ、
低電位側のモード切替電源電圧ＶＢＢとバックゲート電
圧ＮＢＧは０Ｖである。アドレスデコーダ１３の出力が
０Ｖになると、出力信号ＸＢが供給電圧ＶＤＤ、出力信
号ＸＢ＿Ｂが０Ｖとなる。また、プリデコード信号ＸＳ
ＰＰ１はＶＤＤとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。
この結果、トランジスタＰ１１、Ｎ２１〜Ｎｎ１がオン
し、ワード線信号ＷＬ１はＶＤＤとなり、ＷＬ２〜ｎは
０Ｖとなる。
ＶＰＸとバックゲート電圧ＰＢＧは、供給電圧ＶＤＤ、
低電位側のモード切替電源電圧ＶＢＢとバックゲート電
圧ＮＢＧは０Ｖである。アドレスデコーダ１３の出力が
０Ｖになると、出力信号ＸＢが供給電圧ＶＤＤ、出力信
号ＸＢ＿Ｂが０Ｖとなる。また、プリデコード信号ＸＳ
ＰＰ１はＶＤＤとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。
この結果、トランジスタＰ１１、Ｎ２１〜Ｎｎ１がオン
し、ワード線信号ＷＬ１はＶＤＤとなり、ＷＬ２〜ｎは
０Ｖとなる。
【００２６】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１もＶＤＤとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが供給電
圧ＶＤＤとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１もＶＤＤとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが供給電
圧ＶＤＤとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは０Ｖとなる。
【００２７】このように、フラッシュメモリ等に設けら
れるロウデコーダＲＤにおいては、書込モード時に、ワ
ード線駆動回路ＳＤを制御するロウメインデコーダＭＤ
の出力信号ＸＢ＿Ｂ，ＸＢが、高レベル時５Ｖ、低レベ
ル時−９Ｖとなるため、レベルシフト回路ＭＤを構成す
るトランジスタのＰＮ接合には、５−（−９）＝１４Ｖ
もの高電圧がかかってしまうことになる。
れるロウデコーダＲＤにおいては、書込モード時に、ワ
ード線駆動回路ＳＤを制御するロウメインデコーダＭＤ
の出力信号ＸＢ＿Ｂ，ＸＢが、高レベル時５Ｖ、低レベ
ル時−９Ｖとなるため、レベルシフト回路ＭＤを構成す
るトランジスタのＰＮ接合には、５−（−９）＝１４Ｖ
もの高電圧がかかってしまうことになる。
【００２８】即ち、書込モード時には、ワード線駆動回
路ＳＤを構成するトランジスタＮ１２のバックゲート電
位（ＮＢＧ）は−９Ｖとなることから、バックゲートバ
イアス効果を受けて閾値電圧が例えば３．５Ｖ程度にな
ってしまう。このため、トランジスタＮ１２をオンさせ
てワード線（ＷＬ）の電位を０Ｖにするには、トランジ
スタＮ１２のゲート電位を３．５Ｖよりも高い値にする
必要がある。従来は、ＶＰＸとして供給電源ＶＤＤを使
用し、ＶＤＤを５Ｖ程度に設定していたので問題なかっ
た。近年、供給電源ＶＤＤが１．８〜３．６Ｖと低くな
りつつある。低電源電圧で半導体記憶装置を使う場合、
出力電圧ＸＢ＿ＢがトランジスタＮ１２の閾値に満たな
くなり、トランジスタＮ１２はオンしなくなる。
路ＳＤを構成するトランジスタＮ１２のバックゲート電
位（ＮＢＧ）は−９Ｖとなることから、バックゲートバ
イアス効果を受けて閾値電圧が例えば３．５Ｖ程度にな
ってしまう。このため、トランジスタＮ１２をオンさせ
てワード線（ＷＬ）の電位を０Ｖにするには、トランジ
スタＮ１２のゲート電位を３．５Ｖよりも高い値にする
必要がある。従来は、ＶＰＸとして供給電源ＶＤＤを使
用し、ＶＤＤを５Ｖ程度に設定していたので問題なかっ
た。近年、供給電源ＶＤＤが１．８〜３．６Ｖと低くな
りつつある。低電源電圧で半導体記憶装置を使う場合、
出力電圧ＸＢ＿ＢがトランジスタＮ１２の閾値に満たな
くなり、トランジスタＮ１２はオンしなくなる。
【００２９】図７は、レベルシフト回路を構成するトラ
ンジスタの一例を示す断面図である。図７に示す、この
トランジスタのＮ+ 〜高耐圧Ｐウェル間及びＰ+ 〜ディ
ープＮウェル間には、１４Ｖの電圧がかかることから、
ＰＮ接合の耐圧レベルを（１４＋α）Ｖで設計する必要
がある。このディープＮウェルは、Ｐ基板（ＧＮＤ）に
対し負電位をかけた場合に接合部に電流が流れてしまう
のを防止する。
ンジスタの一例を示す断面図である。図７に示す、この
トランジスタのＮ+ 〜高耐圧Ｐウェル間及びＰ+ 〜ディ
ープＮウェル間には、１４Ｖの電圧がかかることから、
ＰＮ接合の耐圧レベルを（１４＋α）Ｖで設計する必要
がある。このディープＮウェルは、Ｐ基板（ＧＮＤ）に
対し負電位をかけた場合に接合部に電流が流れてしまう
のを防止する。
【００３０】従って、電源電圧等の供給電圧ＶＤＤを出
力するためのトランジスタのソース・ドレインを形成す
る拡散層よりも不純物濃度の薄い拡散層の形成が必要と
なり、薄いＰ形拡散層の形成工程と薄いＮ形拡散層の形
成工程の２つの工程が余分に必要となる。このことは、
製造工程数の増加を招き、製造コストのアップに繋がっ
てしまう。
力するためのトランジスタのソース・ドレインを形成す
る拡散層よりも不純物濃度の薄い拡散層の形成が必要と
なり、薄いＰ形拡散層の形成工程と薄いＮ形拡散層の形
成工程の２つの工程が余分に必要となる。このことは、
製造工程数の増加を招き、製造コストのアップに繋がっ
てしまう。
【００３１】ところで、特開平９−１７１８９号公報に
は、トランジスタのゲート絶縁膜に多大な電界ストレス
がかかるのを防止することを目的とした不揮発性半導体
メモリが開示されている。
は、トランジスタのゲート絶縁膜に多大な電界ストレス
がかかるのを防止することを目的とした不揮発性半導体
メモリが開示されている。
【００３２】この不揮発性半導体メモリ（ＥＥＰＲＯ
Ｍ）は、複数のセルブロックに対応してロウメインデコ
ーダとロウサブデコーダが設けら、ロウサブデコーダ
は、セルブロックの入力ノードとワード線との間に挿入
接続されたＰＭＯＳトランジスタと、ワード線と接地ノ
ードとの間に接続されたプルダウン用のＮＭＯＳトラン
ジスタとを有し、ロウメインデコーダは、セルブロック
の消去選択時／書込み非選択時、消去非選択時／書込み
選択時に応じて電位が制限される複数の制御信号を出力
し、ロウサブデコーダのＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの各ゲートに別々の制御信号を供給す
る。
Ｍ）は、複数のセルブロックに対応してロウメインデコ
ーダとロウサブデコーダが設けら、ロウサブデコーダ
は、セルブロックの入力ノードとワード線との間に挿入
接続されたＰＭＯＳトランジスタと、ワード線と接地ノ
ードとの間に接続されたプルダウン用のＮＭＯＳトラン
ジスタとを有し、ロウメインデコーダは、セルブロック
の消去選択時／書込み非選択時、消去非選択時／書込み
選択時に応じて電位が制限される複数の制御信号を出力
し、ロウサブデコーダのＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの各ゲートに別々の制御信号を供給す
る。
【００３３】このＥＥＰＲＯＭにより、書込み時や消去
時にロウサブデコーダ内の特定のトランジスタのゲート
絶縁膜に多大な電界ストレスを受けることを防止でき、
その信頼性の低下を防止することができる。
時にロウサブデコーダ内の特定のトランジスタのゲート
絶縁膜に多大な電界ストレスを受けることを防止でき、
その信頼性の低下を防止することができる。
【００３４】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体メモリ（ＥＥＰＲＯＭ）の場合、負
電圧については対応しておらず、書込み時にメモリセル
にかけるべき適用電圧が異なる、本発明に係るフラッシ
ュメモリ等の半導体記憶装置においては、対応できなか
った。
来の不揮発性半導体メモリ（ＥＥＰＲＯＭ）の場合、負
電圧については対応しておらず、書込み時にメモリセル
にかけるべき適用電圧が異なる、本発明に係るフラッシ
ュメモリ等の半導体記憶装置においては、対応できなか
った。
【００３５】本発明の目的は、書込み時にメモリセルに
かけるべき適用電圧が負電圧の場合でも、ＰＮ接合の耐
圧レベルを低下させることにより、余分な製造工程を必
要とせず生産コストのアップを招くことのない半導体記
憶装置を提供することにある。
かけるべき適用電圧が負電圧の場合でも、ＰＮ接合の耐
圧レベルを低下させることにより、余分な製造工程を必
要とせず生産コストのアップを招くことのない半導体記
憶装置を提供することにある。
【００３６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体記憶装置は、電気的に書込・消
去可能な複数のメモリセルと、各メモリセルの行を選択
するロウサブデコーダと、ロウアドレス信号をデコード
しロウサブデコーダに対して制御信号を出力するロウメ
インデコーダとを有する半導体記憶装置において、前記
ロウメインデコーダを構成するトランジスタの書込モー
ド時におけるＰＮ接合耐圧を低下させる耐圧低下手段を
設けたことを特徴としている。
め、本発明に係る半導体記憶装置は、電気的に書込・消
去可能な複数のメモリセルと、各メモリセルの行を選択
するロウサブデコーダと、ロウアドレス信号をデコード
しロウサブデコーダに対して制御信号を出力するロウメ
インデコーダとを有する半導体記憶装置において、前記
ロウメインデコーダを構成するトランジスタの書込モー
ド時におけるＰＮ接合耐圧を低下させる耐圧低下手段を
設けたことを特徴としている。
【００３７】上記構成を有することにより、耐圧低下手
段が、ロウメインデコーダを構成するトランジスタの書
込モード時におけるＰＮ接合耐圧を低下させる。このた
め、書込み時にメモリセルにかけるべき適用電圧が負電
圧の場合でも、ＰＮ接合の耐圧レベルを低下させること
ができ、半導体記憶装置の製造に際し余分な製造工程を
必要とせず生産コストのアップを招くことがない。
段が、ロウメインデコーダを構成するトランジスタの書
込モード時におけるＰＮ接合耐圧を低下させる。このた
め、書込み時にメモリセルにかけるべき適用電圧が負電
圧の場合でも、ＰＮ接合の耐圧レベルを低下させること
ができ、半導体記憶装置の製造に際し余分な製造工程を
必要とせず生産コストのアップを招くことがない。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３９】［第１の実施の形態］図１は、本発明の第
１の実施の形態に係る半導体記憶装置のロウデコーダの
回路図である。図１に示すように、フラッシュメモリや
ＥＥＰＲＯＭ等の半導体記憶装置に設けられるロウデコ
ーダＲＤ１０は、電気的に書込・消去可能な複数のメモ
リセルＭＣ１〜ＭＣｎ（図面では１つのビット線ＢＬに
つながるメモリセルを示す）と、各メモリセルＭＣ１〜
ＭＣｎの行を選択するロウサブデコーダ（ワード線駆動
回路）ＳＤと、ロウアドレス信号をデコードしロウサブ
デコーダＳＤに出力信号（制御信号）ＸＢ＿Ｂ，ＸＢを
出力する複数（図面では１個）のロウメインデコーダＭ
Ｄとを有する。ロウメインデコーダＭＤはレベルシフト
回路で構成される。
１の実施の形態に係る半導体記憶装置のロウデコーダの
回路図である。図１に示すように、フラッシュメモリや
ＥＥＰＲＯＭ等の半導体記憶装置に設けられるロウデコ
ーダＲＤ１０は、電気的に書込・消去可能な複数のメモ
リセルＭＣ１〜ＭＣｎ（図面では１つのビット線ＢＬに
つながるメモリセルを示す）と、各メモリセルＭＣ１〜
ＭＣｎの行を選択するロウサブデコーダ（ワード線駆動
回路）ＳＤと、ロウアドレス信号をデコードしロウサブ
デコーダＳＤに出力信号（制御信号）ＸＢ＿Ｂ，ＸＢを
出力する複数（図面では１個）のロウメインデコーダＭ
Ｄとを有する。ロウメインデコーダＭＤはレベルシフト
回路で構成される。
【００４０】メモリセルアレイは、マトリクス状に配置
された複数のメモリセルからなり、複数のワード線ＷＬ
によって行方向に配列された各メモリセルのコントロー
ルゲートと接続され、複数のビット線ＢＬによって行方
向に配列された各メモリセルのドレインと接続される。
また、複数のワード線ＷＬは、いくつかのブロックに分
割され、１つのブロックが１つのロウメインデコーダＭ
Ｄで選択される。
された複数のメモリセルからなり、複数のワード線ＷＬ
によって行方向に配列された各メモリセルのコントロー
ルゲートと接続され、複数のビット線ＢＬによって行方
向に配列された各メモリセルのドレインと接続される。
また、複数のワード線ＷＬは、いくつかのブロックに分
割され、１つのブロックが１つのロウメインデコーダＭ
Ｄで選択される。
【００４１】ワード線ＷＬ１に対応するロウサブデコー
ダＳＤは、２個のｐチャネル型トランジスタＰ１１，Ｐ
１２と、２個のｎチャネル型トランジスタＮ１１，Ｎ１
２とからなり、トランジスタＰ１１とトランジスタＮ１
１のソースは、プリデコード信号ＸＳＰＰが入力される
ＸＳＰＰノードに接続され、トランジスタＮ１２とトラ
ンジスタＰ１２のソースは、接地（ＧＮＤ）されてい
る。
ダＳＤは、２個のｐチャネル型トランジスタＰ１１，Ｐ
１２と、２個のｎチャネル型トランジスタＮ１１，Ｎ１
２とからなり、トランジスタＰ１１とトランジスタＮ１
１のソースは、プリデコード信号ＸＳＰＰが入力される
ＸＳＰＰノードに接続され、トランジスタＮ１２とトラ
ンジスタＰ１２のソースは、接地（ＧＮＤ）されてい
る。
【００４２】各トランジスタＰ１１，Ｐ１２，Ｎ１１，
Ｎ１２のドレインは、ワード線（ＷＬ）に接続され、ト
ランジスタＰ１１とトランジスタＮ１２のゲートには、
ロウメインデコーダＭＤからの出力信号ＸＢ＿Ｂが入力
され、トランジスタＮ１１とトランジスタＰ１２のゲー
トには、ロウメインデコーダＭＤからの出力信号ＸＢが
入力される。また、両トランジスタＰ１１，Ｐ１２のバ
ックゲートはバックゲート電圧（ＰＢＧ）ノードに、両
トランジスタＮ１１，Ｎ１２のバックゲートはバックゲ
ート電圧（ＮＢＧ）ノードに、それぞれ接続される。
Ｎ１２のドレインは、ワード線（ＷＬ）に接続され、ト
ランジスタＰ１１とトランジスタＮ１２のゲートには、
ロウメインデコーダＭＤからの出力信号ＸＢ＿Ｂが入力
され、トランジスタＮ１１とトランジスタＰ１２のゲー
トには、ロウメインデコーダＭＤからの出力信号ＸＢが
入力される。また、両トランジスタＰ１１，Ｐ１２のバ
ックゲートはバックゲート電圧（ＰＢＧ）ノードに、両
トランジスタＮ１１，Ｎ１２のバックゲートはバックゲ
ート電圧（ＮＢＧ）ノードに、それぞれ接続される。
【００４３】従って、ｐチャネル型トランジスタＰ１２
は、ワード線（ＷＬ）と接地電位ノードとの間に接続さ
れたトランスファゲートとして機能する。
は、ワード線（ＷＬ）と接地電位ノードとの間に接続さ
れたトランスファゲートとして機能する。
【００４４】他のメモリセルＭＣ２〜ＭＣｎを駆動する
各ロウサブデコーダＳＤも、各トランジスタＰｎ１，Ｐ
ｎ２，Ｎｎ１，Ｎｎ２による同様の構成を有し、これら
ロウサブデコーダＳＤは、プリデコード信号ＸＳＰＰ及
び出力信号ＸＢ，ＸＢ＿Ｂにより制御されて、各ワード
線（ＷＬ）の電位を決定する。
各ロウサブデコーダＳＤも、各トランジスタＰｎ１，Ｐ
ｎ２，Ｎｎ１，Ｎｎ２による同様の構成を有し、これら
ロウサブデコーダＳＤは、プリデコード信号ＸＳＰＰ及
び出力信号ＸＢ，ＸＢ＿Ｂにより制御されて、各ワード
線（ＷＬ）の電位を決定する。
【００４５】ロウメインデコーダＭＤは、ロウアドレス
信号をデコードするＮＡＮＤゲート１３と、このＮＡＮ
Ｄゲート１３の出力を反転させるインバータ回路１４
と、ＮＡＮＤゲート１３の出力をレベルシフトする第１
のレベルシフト回路１５と、第１のレベルシフト回路１
５の出力をレベルシフトする第２のレベルシフト回路１
６とからなる。
信号をデコードするＮＡＮＤゲート１３と、このＮＡＮ
Ｄゲート１３の出力を反転させるインバータ回路１４
と、ＮＡＮＤゲート１３の出力をレベルシフトする第１
のレベルシフト回路１５と、第１のレベルシフト回路１
５の出力をレベルシフトする第２のレベルシフト回路１
６とからなる。
【００４６】第１のレベルシフト回路１５は、モード切
替電源電圧（ＶＰＸ）ノードと接地ノードの間に直列に
接続された、ｐチャネル型トランジスタＰＭ１及びｎチ
ャネル型トランジスタＮＭ１と、ｐチャネル型トランジ
スタＰＭ２及びｎチャネル型トランジスタＮＭ２の、２
組のトランジスタ列で構成される。トランジスタＮＭ１
のゲートにＮＡＮＤゲート１３の出力が入力され、トラ
ンジスタＮＭ２のゲートにインバータ回路１４の出力が
入力され、トランジスタＰＭ１及びトランジスタＮＭ１
の直列接続点は、トランジスタＰＭ２のゲートに接続さ
れ、トランジスタＰＭ２及びトランジスタＮＭ２の直列
接続点は、トランジスタＰＭ１のゲートに接続される。
このような構成により第１のレベルシフト回路１５は、
ＮＡＮＤゲート１３の出力である［０Ｖ、Ｖｄｄ］の２
値信号を［０Ｖ、ＶＰＸ］の２値信号に変換する。
替電源電圧（ＶＰＸ）ノードと接地ノードの間に直列に
接続された、ｐチャネル型トランジスタＰＭ１及びｎチ
ャネル型トランジスタＮＭ１と、ｐチャネル型トランジ
スタＰＭ２及びｎチャネル型トランジスタＮＭ２の、２
組のトランジスタ列で構成される。トランジスタＮＭ１
のゲートにＮＡＮＤゲート１３の出力が入力され、トラ
ンジスタＮＭ２のゲートにインバータ回路１４の出力が
入力され、トランジスタＰＭ１及びトランジスタＮＭ１
の直列接続点は、トランジスタＰＭ２のゲートに接続さ
れ、トランジスタＰＭ２及びトランジスタＮＭ２の直列
接続点は、トランジスタＰＭ１のゲートに接続される。
このような構成により第１のレベルシフト回路１５は、
ＮＡＮＤゲート１３の出力である［０Ｖ、Ｖｄｄ］の２
値信号を［０Ｖ、ＶＰＸ］の２値信号に変換する。
【００４７】第２のレベルシフト回路１６は、ＶＰＸノ
ードと低電位側のモード切替電源電圧（ＶＢＢ）ノード
の間に直列に接続された、トランジスタＰＭ３及びトラ
ンジスタＮＭ３と、トランジスタＰＭ４及びトランジス
タＮＭ４の２組のトランジスタ列で構成される。トラン
ジスタＰＭ３のゲートにトランジスタＰＭ２及びトラン
ジスタＮＭ２の直列接続点からの出力が入力され、トラ
ンジスタＰＭ４のゲートにトランジスタＰＭ１及びトラ
ンジスタＮＭ１の直列接続点からの出力が入力され、ト
ランジスタＰＭ３及びトランジスタＮＭ３の直列接続点
は、トランジスタＮＭ４のゲートに接続され、トランジ
スタＰＭ４及びトランジスタＮＭ４の直列接続点は、ト
ランジスタＮＭ３のゲートに接続される。このような構
成により第２のレベルシフト回路１６は、［０Ｖ、ＶＰ
Ｘ］の２値信号を［ＶＢＢ、ＶＰＸ］の２値信号に変換
する。
ードと低電位側のモード切替電源電圧（ＶＢＢ）ノード
の間に直列に接続された、トランジスタＰＭ３及びトラ
ンジスタＮＭ３と、トランジスタＰＭ４及びトランジス
タＮＭ４の２組のトランジスタ列で構成される。トラン
ジスタＰＭ３のゲートにトランジスタＰＭ２及びトラン
ジスタＮＭ２の直列接続点からの出力が入力され、トラ
ンジスタＰＭ４のゲートにトランジスタＰＭ１及びトラ
ンジスタＮＭ１の直列接続点からの出力が入力され、ト
ランジスタＰＭ３及びトランジスタＮＭ３の直列接続点
は、トランジスタＮＭ４のゲートに接続され、トランジ
スタＰＭ４及びトランジスタＮＭ４の直列接続点は、ト
ランジスタＮＭ３のゲートに接続される。このような構
成により第２のレベルシフト回路１６は、［０Ｖ、ＶＰ
Ｘ］の２値信号を［ＶＢＢ、ＶＰＸ］の２値信号に変換
する。
【００４８】第２のレベルシフト回路１６のトランジス
タＰＭ３及びトランジスタＮＭ３の直列接続点から出力
信号ＸＢが、トランジスタＰＭ４及びトランジスタＮＭ
４の直列接続点から出力信号ＸＢ＿Ｂが、それぞれ出力
される。ここで、出力信号ＸＢとＸＢ＿Ｂとはそれぞれ
相補関係の信号である。
タＰＭ３及びトランジスタＮＭ３の直列接続点から出力
信号ＸＢが、トランジスタＰＭ４及びトランジスタＮＭ
４の直列接続点から出力信号ＸＢ＿Ｂが、それぞれ出力
される。ここで、出力信号ＸＢとＸＢ＿Ｂとはそれぞれ
相補関係の信号である。
【００４９】図２は、図１に示すロウデコーダＭＤ、Ｓ
Ｄの各動作モードにおける各端子の電圧を表にした図で
ある。
Ｄの各動作モードにおける各端子の電圧を表にした図で
ある。
【００５０】いま、図１に示したロウメインデコーダＭ
Ｄが選択され、かつ、ワード線ＷＬ１が選択され、ワー
ド線ＷＬ２〜ＷＬｎと図示しないロウメインデコーダＭ
Ｄは選択されない場合を例にして、図１に示すロウデコ
ーダＭＤ，ＳＤの動作を説明する。
Ｄが選択され、かつ、ワード線ＷＬ１が選択され、ワー
ド線ＷＬ２〜ＷＬｎと図示しないロウメインデコーダＭ
Ｄは選択されない場合を例にして、図１に示すロウデコ
ーダＭＤ，ＳＤの動作を説明する。
【００５１】書込時においては、図２に示すように、モ
ード切替電源電圧ＶＰＸと低電位側のモード切替電源電
圧ＶＢＢは、それぞれ供給電圧ＶＤＤと−９Ｖ、ｐチャ
ネル型トランジスタのバックゲート電圧ＰＢＧは０Ｖ、
ｎチャネル型トランジスタのバックゲート電圧ＮＢＧは
−９Ｖである。
ード切替電源電圧ＶＰＸと低電位側のモード切替電源電
圧ＶＢＢは、それぞれ供給電圧ＶＤＤと−９Ｖ、ｐチャ
ネル型トランジスタのバックゲート電圧ＰＢＧは０Ｖ、
ｎチャネル型トランジスタのバックゲート電圧ＮＢＧは
−９Ｖである。
【００５２】アドレスデコーダ１３の出力が０Ｖになる
と、その出力信号ＸＢが供給電圧ＶＤＤ、出力信号ＸＢ
＿Ｂが−９Ｖとなる。また、プリデコード信号ＸＳＰＰ
１は−９Ｖとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この
結果、トランジスタＮ１１、Ｐ２１〜Ｐｎ１がオンし、
ワード線信号ＷＬ１は−９Ｖとなり、また、ワード線Ｗ
Ｌ２〜ＷＬｎは０Ｖとなる。
と、その出力信号ＸＢが供給電圧ＶＤＤ、出力信号ＸＢ
＿Ｂが−９Ｖとなる。また、プリデコード信号ＸＳＰＰ
１は−９Ｖとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この
結果、トランジスタＮ１１、Ｐ２１〜Ｐｎ１がオンし、
ワード線信号ＷＬ１は−９Ｖとなり、また、ワード線Ｗ
Ｌ２〜ＷＬｎは０Ｖとなる。
【００５３】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１も−９Ｖとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが−９Ｖで、出力信号ＸＢ＿Ｂが供給
電圧ＶＤＤとなっているので、トランジスタＰ１２〜Ｐ
ｎ２がオンし、非選択ブロックのワード線信号ＷＬ１〜
ＷＬｎは０Ｖとなる。ここで、ＶＤＤ＞ＮＢＧであれ
ば、トランジスタＮ１２〜Ｎｎ２もオンする。
（不図示）のプリデコード信号ＸＳＰＰ１も−９Ｖとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが−９Ｖで、出力信号ＸＢ＿Ｂが供給
電圧ＶＤＤとなっているので、トランジスタＰ１２〜Ｐ
ｎ２がオンし、非選択ブロックのワード線信号ＷＬ１〜
ＷＬｎは０Ｖとなる。ここで、ＶＤＤ＞ＮＢＧであれ
ば、トランジスタＮ１２〜Ｎｎ２もオンする。
【００５４】消去時において、モード切替電源電圧ＶＰ
Ｘとバックゲート電圧ＰＢＧは、１１Ｖ、低電位側のモ
ード切替電源電圧ＶＢＢとバックゲート電圧ＮＢＧは０
Ｖである。各プリデコード信号ＸＳＰＰ１〜ｎと出力信
号ＸＢが共に１１Ｖ、出力信号ＸＢ＿Ｂが０Ｖとなる。
この結果、トランジスタＰ１１〜Ｐｎ１がオンし、ワー
ド線信号ＷＬ１〜ＷＬｎは１１Ｖとなる。
Ｘとバックゲート電圧ＰＢＧは、１１Ｖ、低電位側のモ
ード切替電源電圧ＶＢＢとバックゲート電圧ＮＢＧは０
Ｖである。各プリデコード信号ＸＳＰＰ１〜ｎと出力信
号ＸＢが共に１１Ｖ、出力信号ＸＢ＿Ｂが０Ｖとなる。
この結果、トランジスタＰ１１〜Ｐｎ１がオンし、ワー
ド線信号ＷＬ１〜ＷＬｎは１１Ｖとなる。
【００５５】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１〜ｎも１１Ｖ
となっているが、アドレスデコーダ１３の出力がＶＤＤ
になり、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが１
１Ｖとなっているので、トランジスタＮ１２〜Ｎｎ２が
オンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬｎ
は０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１〜ｎも１１Ｖ
となっているが、アドレスデコーダ１３の出力がＶＤＤ
になり、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが１
１Ｖとなっているので、トランジスタＮ１２〜Ｎｎ２が
オンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬｎ
は０Ｖとなる。
【００５６】読み出し時において、モード切替電源電圧
ＶＰＸとバックゲート電圧ＰＢＧは、供給電圧ＶＤＤ、
低電位側のモード切替電源電圧ＶＢＢとバックゲート電
圧ＮＢＧは０Ｖである。
ＶＰＸとバックゲート電圧ＰＢＧは、供給電圧ＶＤＤ、
低電位側のモード切替電源電圧ＶＢＢとバックゲート電
圧ＮＢＧは０Ｖである。
【００５７】アドレスデコーダ１３の出力が０Ｖになる
と、出力信号ＸＢが供給電圧ＶＤＤ、出力信号ＸＢ＿Ｂ
が０Ｖとなる。また、プリデコード信号ＸＳＰＰ１はＶ
ＤＤとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この結果、
トランジスタＰ１１〜Ｐｎ１がオンし、ワード線信号Ｗ
Ｌ１はＶＤＤとなり、ＷＬ２〜ｎは０Ｖとなる。
と、出力信号ＸＢが供給電圧ＶＤＤ、出力信号ＸＢ＿Ｂ
が０Ｖとなる。また、プリデコード信号ＸＳＰＰ１はＶ
ＤＤとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この結果、
トランジスタＰ１１〜Ｐｎ１がオンし、ワード線信号Ｗ
Ｌ１はＶＤＤとなり、ＷＬ２〜ｎは０Ｖとなる。
【００５８】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１もＶＤＤとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが供給電
圧ＶＤＤとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１もＶＤＤとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが供給電
圧ＶＤＤとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは０Ｖとなる。
【００５９】このように、書込モード時に、ロウサブデ
コーダＳＤを制御するロウメインデコーダＭＤの出力信
号ＸＢ，ＸＢ＿Ｂが、高レベル時は供給電圧ＶＤＤ、低
レベル時は−９Ｖとなるため、ロウメインデコーダＭＤ
を構成するトランジスタのＰＮ接合にかかる電圧は、Ｖ
ＤＤ−（−９）となり、供給電圧ＶＤＤは１．８〜３．
６Ｖであるから、従来に比べて少なくとも１．４Ｖ程低
下することになる。
コーダＳＤを制御するロウメインデコーダＭＤの出力信
号ＸＢ，ＸＢ＿Ｂが、高レベル時は供給電圧ＶＤＤ、低
レベル時は−９Ｖとなるため、ロウメインデコーダＭＤ
を構成するトランジスタのＰＮ接合にかかる電圧は、Ｖ
ＤＤ−（−９）となり、供給電圧ＶＤＤは１．８〜３．
６Ｖであるから、従来に比べて少なくとも１．４Ｖ程低
下することになる。
【００６０】即ち、ロウサブデコーダＳＤにｐチャネル
型トランジスタＰ１２を加えたことにより、出力信号Ｘ
Ｂ＿Ｂが供給電圧ＶＤＤでｎチャネル型トランジスタＮ
１２がオンしなくても、出力信号ＸＢが−９Ｖであるか
らｐチャネル型トランジスタＰ１２がオンしてワード線
ＷＬ１の電位を接地電位である０Ｖにすることができる
ためである。なお、トランジスタＰ１２は、書込モード
時のみ必要となり、この書込モード時トランジスタＮ１
２は機能しないが、他のモード時に必要なので残してあ
る。
型トランジスタＰ１２を加えたことにより、出力信号Ｘ
Ｂ＿Ｂが供給電圧ＶＤＤでｎチャネル型トランジスタＮ
１２がオンしなくても、出力信号ＸＢが−９Ｖであるか
らｐチャネル型トランジスタＰ１２がオンしてワード線
ＷＬ１の電位を接地電位である０Ｖにすることができる
ためである。なお、トランジスタＰ１２は、書込モード
時のみ必要となり、この書込モード時トランジスタＮ１
２は機能しないが、他のモード時に必要なので残してあ
る。
【００６１】従って、本発明に係るフラッシュメモリ等
の半導体記憶装置のように、書込み時にメモリセルＭＣ
にかけるべき適用電圧が負電圧の場合でも、書込モード
時にロウメインデコーダＭＤを構成するトランジスタの
ＰＮ接合にかかる電圧を低減して、ＰＮ接合の耐圧レベ
ルを低減させることができる。このため、半導体記憶装
置の製造工程において、薄いＰ形拡散層の形成工程と薄
いＮ形拡散層の形成工程の２つの余分な工程を必要とせ
ず、製造コストのアップを招くことがない。因みに、本
発明に係る半導体記憶装置の場合、１割程度の製造コス
ト低下が可能と思われることから、製造コストの低減に
大きく寄与する。
の半導体記憶装置のように、書込み時にメモリセルＭＣ
にかけるべき適用電圧が負電圧の場合でも、書込モード
時にロウメインデコーダＭＤを構成するトランジスタの
ＰＮ接合にかかる電圧を低減して、ＰＮ接合の耐圧レベ
ルを低減させることができる。このため、半導体記憶装
置の製造工程において、薄いＰ形拡散層の形成工程と薄
いＮ形拡散層の形成工程の２つの余分な工程を必要とせ
ず、製造コストのアップを招くことがない。因みに、本
発明に係る半導体記憶装置の場合、１割程度の製造コス
ト低下が可能と思われることから、製造コストの低減に
大きく寄与する。
【００６２】［第２の実施の形態］図３は、本発明の第
２の実施の形態に係る半導体記憶装置のロウデコーダの
回路図である。図３に示すように、ロウデコーダＲＤ２
０は、ロウメインデコーダＭＤが、第１のレベルシフト
回路１５と第２のレベルシフト回路１６に加えて、第２
のレベルシフト回路１６の出力をレベルシフトする第３
のレベルシフト回路２１を備え、第３のレベルシフト回
路２１のモード切替電源電圧ＶＰＸ２を第１及び第２の
レベルシフト回路１５，１６のモード切替電源電圧ＶＰ
Ｘ１と異ならせ、第３のレベルシフト回路２１の低電位
側のモード切替電源電圧ＶＢＢ２を第２のレベルシフト
回路１６の低電位側のモード切替電源電圧ＶＢＢ１と異
ならせている。その他の構成、作用及び効果は、図１の
ロウデコーダＲＤ１０と同様である。
２の実施の形態に係る半導体記憶装置のロウデコーダの
回路図である。図３に示すように、ロウデコーダＲＤ２
０は、ロウメインデコーダＭＤが、第１のレベルシフト
回路１５と第２のレベルシフト回路１６に加えて、第２
のレベルシフト回路１６の出力をレベルシフトする第３
のレベルシフト回路２１を備え、第３のレベルシフト回
路２１のモード切替電源電圧ＶＰＸ２を第１及び第２の
レベルシフト回路１５，１６のモード切替電源電圧ＶＰ
Ｘ１と異ならせ、第３のレベルシフト回路２１の低電位
側のモード切替電源電圧ＶＢＢ２を第２のレベルシフト
回路１６の低電位側のモード切替電源電圧ＶＢＢ１と異
ならせている。その他の構成、作用及び効果は、図１の
ロウデコーダＲＤ１０と同様である。
【００６３】第１のレベルシフト回路１５は、［０Ｖ、
ＶＤＤ］の２値信号を［０Ｖ、ＶＰＸ１］の２値信号に
変換し、第２のレベルシフト回路１６は、［０Ｖ、ＶＰ
Ｘ１］の２値信号を［ＶＢＢ１、ＶＰＸ１］の２値信号
に変換する。
ＶＤＤ］の２値信号を［０Ｖ、ＶＰＸ１］の２値信号に
変換し、第２のレベルシフト回路１６は、［０Ｖ、ＶＰ
Ｘ１］の２値信号を［ＶＢＢ１、ＶＰＸ１］の２値信号
に変換する。
【００６４】第３のレベルシフト回路２１は、モード切
替電源電圧ＶＰＸ２ノードと低電位側のモード切替電源
電圧ＶＢＢ２ノードの間に直列に接続された、ｐチャネ
ル型トランジスタＰＭ５及びｎチャネル型トランジスタ
ＮＭ５と、ｐチャネル型トランジスタＰＭ６及びｎチャ
ネル型トランジスタＮＭ６の、２組のトランジスタ列で
構成される。
替電源電圧ＶＰＸ２ノードと低電位側のモード切替電源
電圧ＶＢＢ２ノードの間に直列に接続された、ｐチャネ
ル型トランジスタＰＭ５及びｎチャネル型トランジスタ
ＮＭ５と、ｐチャネル型トランジスタＰＭ６及びｎチャ
ネル型トランジスタＮＭ６の、２組のトランジスタ列で
構成される。
【００６５】トランジスタＰＭ５のゲートに第２のレベ
ルシフト回路１６のトランジスタＰＭ４及びトランジス
タＮＭ４の直列接続点からの出力が入力され、トランジ
スタＰＭ６のゲートに第２のレベルシフト回路１６のト
ランジスタＰＭ３及びトランジスタＮＭ３の直列接続点
からの出力が入力され、トランジスタＰＭ５及びトラン
ジスタＮＭ５の直列接続点は、トランジスタＮＭ６のゲ
ートに接続され、トランジスタＰＭ６及びトランジスタ
ＮＭ６の直列接続点は、トランジスタＮＭ５のゲートに
接続される。
ルシフト回路１６のトランジスタＰＭ４及びトランジス
タＮＭ４の直列接続点からの出力が入力され、トランジ
スタＰＭ６のゲートに第２のレベルシフト回路１６のト
ランジスタＰＭ３及びトランジスタＮＭ３の直列接続点
からの出力が入力され、トランジスタＰＭ５及びトラン
ジスタＮＭ５の直列接続点は、トランジスタＮＭ６のゲ
ートに接続され、トランジスタＰＭ６及びトランジスタ
ＮＭ６の直列接続点は、トランジスタＮＭ５のゲートに
接続される。
【００６６】このような構成により第３のレベルシフト
回路１６は、［ＶＢＢ１、ＶＰＸ１］の２値信号を［Ｖ
ＢＢ２、ＶＰＸ２］の２値信号に変換する。そして、第
３のレベルシフト回路２１のトランジスタＰＭ５及びト
ランジスタＮＭ５の直列接続点から出力信号ＸＢが、ト
ランジスタＰＭ６及びトランジスタＮＭ６の直列接続点
から出力信号ＸＢ＿Ｂが、それぞれ出力される。
回路１６は、［ＶＢＢ１、ＶＰＸ１］の２値信号を［Ｖ
ＢＢ２、ＶＰＸ２］の２値信号に変換する。そして、第
３のレベルシフト回路２１のトランジスタＰＭ５及びト
ランジスタＮＭ５の直列接続点から出力信号ＸＢが、ト
ランジスタＰＭ６及びトランジスタＮＭ６の直列接続点
から出力信号ＸＢ＿Ｂが、それぞれ出力される。
【００６７】図４は、図３に示すロウデコーダの各動作
モードにおける各端子の電圧を表にした図である。
モードにおける各端子の電圧を表にした図である。
【００６８】いま、図３に示したロウメインデコーダＭ
Ｄが選択され、かつ、ワード線ＷＬ１が選択され、ワー
ド線ＷＬ２〜ＷＬｎと図示しないロウメインデコーダＭ
Ｄは選択されない場合を例にして、図４に示すロウデコ
ーダＭＤ，ＳＤの動作を説明する。
Ｄが選択され、かつ、ワード線ＷＬ１が選択され、ワー
ド線ＷＬ２〜ＷＬｎと図示しないロウメインデコーダＭ
Ｄは選択されない場合を例にして、図４に示すロウデコ
ーダＭＤ，ＳＤの動作を説明する。
【００６９】書込時において、図４に示すように、モー
ド切替電源電圧ＶＰＸ１は供給電圧ＶＤＤ、モード切替
電源電圧ＶＰＸ２は０Ｖ、低電位側のモード切替電源電
圧ＶＢＢ１は−４Ｖ、低電位側のモード切替電源電圧Ｖ
ＢＢ２は−９Ｖ、ｐチャネル型トランジスタのバックゲ
ート電圧ＰＢＧは０Ｖ、ｎチャネル型トランジスタのバ
ックゲート電圧ＮＢＧは−９Ｖである。
ド切替電源電圧ＶＰＸ１は供給電圧ＶＤＤ、モード切替
電源電圧ＶＰＸ２は０Ｖ、低電位側のモード切替電源電
圧ＶＢＢ１は−４Ｖ、低電位側のモード切替電源電圧Ｖ
ＢＢ２は−９Ｖ、ｐチャネル型トランジスタのバックゲ
ート電圧ＰＢＧは０Ｖ、ｎチャネル型トランジスタのバ
ックゲート電圧ＮＢＧは−９Ｖである。
【００７０】アドレスデコーダ１３の出力が０Ｖになる
と、その出力信号ＸＢが供給電圧０Ｖで、出力信号ＸＢ
＿Ｂが−９Ｖとなる。また、プリデコード信号ＸＳＰＰ
１は−９Ｖとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この
結果、トランジスタＮ１１、Ｐ２１〜Ｐｎ１がオンし、
ワード線信号ＷＬ１は−９Ｖとなり、また、ＷＬ２〜Ｗ
Ｌｎは０Ｖとなる。
と、その出力信号ＸＢが供給電圧０Ｖで、出力信号ＸＢ
＿Ｂが−９Ｖとなる。また、プリデコード信号ＸＳＰＰ
１は−９Ｖとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この
結果、トランジスタＮ１１、Ｐ２１〜Ｐｎ１がオンし、
ワード線信号ＷＬ１は−９Ｖとなり、また、ＷＬ２〜Ｗ
Ｌｎは０Ｖとなる。
【００７１】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１も−９Ｖとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが−９Ｖで、出力信号ＸＢ＿Ｂが供給
電圧０となっているので、トランジスタＰ１２〜Ｐｎ２
がオンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬ
ｎは全て０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１も−９Ｖとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが−９Ｖで、出力信号ＸＢ＿Ｂが供給
電圧０となっているので、トランジスタＰ１２〜Ｐｎ２
がオンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬ
ｎは全て０Ｖとなる。
【００７２】消去時において、モード切替電源電圧ＶＰ
Ｘ１，ＶＰＸ２とバックゲート電圧ＰＢＧは１１Ｖ、低
電位側のモード切替電源電圧ＶＢＢ１，ＶＢＢ２とバッ
クゲート電圧ＮＢＧは０Ｖであり、各プリデコード信号
ＸＳＰＰ１〜ｎと出力信号ＸＢが共に１１Ｖ、出力信号
ＸＢ＿Ｂが０Ｖとなる。この結果、トランジスタＰ１１
〜Ｐｎ１がオンし、ワード線信号ＷＬ１〜ＷＬｎは全て
１１Ｖとなる。
Ｘ１，ＶＰＸ２とバックゲート電圧ＰＢＧは１１Ｖ、低
電位側のモード切替電源電圧ＶＢＢ１，ＶＢＢ２とバッ
クゲート電圧ＮＢＧは０Ｖであり、各プリデコード信号
ＸＳＰＰ１〜ｎと出力信号ＸＢが共に１１Ｖ、出力信号
ＸＢ＿Ｂが０Ｖとなる。この結果、トランジスタＰ１１
〜Ｐｎ１がオンし、ワード線信号ＷＬ１〜ＷＬｎは全て
１１Ｖとなる。
【００７３】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１〜ｎも１１Ｖ
となっているが、アドレスデコーダ１３の出力がＶＤＤ
になり、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが１
１Ｖとなっているので、トランジスタＮ１２〜Ｎｎ２が
オンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬｎ
は全て０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１〜ｎも１１Ｖ
となっているが、アドレスデコーダ１３の出力がＶＤＤ
になり、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが１
１Ｖとなっているので、トランジスタＮ１２〜Ｎｎ２が
オンし、非選択ブロックのワード線信号ＷＬ１〜ＷＬｎ
は全て０Ｖとなる。
【００７４】読み出し時において、モード切替電源電圧
ＶＰＸ１，ＶＰＸ２とバックゲート電圧ＰＢＧは供給電
圧ＶＤＤ、低電位側のモード切替電源電圧ＶＢＢ１，Ｖ
ＢＢ２とバックゲート電圧ＮＢＧは０Ｖである。
ＶＰＸ１，ＶＰＸ２とバックゲート電圧ＰＢＧは供給電
圧ＶＤＤ、低電位側のモード切替電源電圧ＶＢＢ１，Ｖ
ＢＢ２とバックゲート電圧ＮＢＧは０Ｖである。
【００７５】アドレスデコーダ１３の出力が０Ｖになる
と、出力信号ＸＢが供給電圧ＶＤＤ、出力信号ＸＢ＿Ｂ
が０Ｖとなる。また、プリデコード信号ＸＳＰＰ１はＶ
ＤＤとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この結果、
トランジスタＰ１１、Ｎ２１〜Ｎｎ１がオンし、ワード
線信号ＷＬ１はＶＤＤとなり、ＷＬ２〜ｎは０Ｖとな
る。
と、出力信号ＸＢが供給電圧ＶＤＤ、出力信号ＸＢ＿Ｂ
が０Ｖとなる。また、プリデコード信号ＸＳＰＰ１はＶ
ＤＤとなり、ＸＳＰＰ２〜ｎは０Ｖとなる。この結果、
トランジスタＰ１１、Ｎ２１〜Ｎｎ１がオンし、ワード
線信号ＷＬ１はＶＤＤとなり、ＷＬ２〜ｎは０Ｖとな
る。
【００７６】なお、選択されていないメモリブロック
（不図示）のプリデコード信号ＸＳＰＰ１もＶＤＤとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが供給電
圧ＶＤＤとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは全て０Ｖとなる。
（不図示）のプリデコード信号ＸＳＰＰ１もＶＤＤとな
っているが、アドレスデコーダ１３の出力がＶＤＤにな
り、出力信号ＸＢが０Ｖで、出力信号ＸＢ＿Ｂが供給電
圧ＶＤＤとなっているので、トランジスタＮ１２〜Ｎｎ
２がオンし、非選択ブロックのワード線信号ＷＬ１〜Ｗ
Ｌｎは全て０Ｖとなる。
【００７７】このように、書込モード時に、ロウサブデ
コーダＳＤを制御するロウメインデコーダＭＤの出力信
号ＸＢ，ＸＢ＿Ｂが、高レベル時０Ｖ、低レベル時−９
Ｖとなるため、ロウメインデコーダＭＤを構成するトラ
ンジスタのＰＮ接合にかかる電圧は、０−（−９）＝９
となるから、従来に比べて５Ｖ程低下することになる。
実際には、消去モード時に１１Ｖがかかるので、（１４
＋α）Ｖが（１１＋α）Ｖとなり、３Ｖ程の低減が可能
となる。
コーダＳＤを制御するロウメインデコーダＭＤの出力信
号ＸＢ，ＸＢ＿Ｂが、高レベル時０Ｖ、低レベル時−９
Ｖとなるため、ロウメインデコーダＭＤを構成するトラ
ンジスタのＰＮ接合にかかる電圧は、０−（−９）＝９
となるから、従来に比べて５Ｖ程低下することになる。
実際には、消去モード時に１１Ｖがかかるので、（１４
＋α）Ｖが（１１＋α）Ｖとなり、３Ｖ程の低減が可能
となる。
【００７８】従って、第２の実施の形態の場合、第１の
実施の形態の場合に比べて、書込モード時にロウメイン
デコーダＭＤを構成するトランジスタのＰＮ接合にかか
る電圧を更に低減して、ＰＮ接合の耐圧レベルを更に低
下させることができる。
実施の形態の場合に比べて、書込モード時にロウメイン
デコーダＭＤを構成するトランジスタのＰＮ接合にかか
る電圧を更に低減して、ＰＮ接合の耐圧レベルを更に低
下させることができる。
【００７９】なお、上記各実施の形態において、ｎチャ
ネル型トランジスタＮ１２とｐチャネル型トランジスタ
Ｐ１２は、それぞれ１個に限らず２個以上としてもよ
い。
ネル型トランジスタＮ１２とｐチャネル型トランジスタ
Ｐ１２は、それぞれ１個に限らず２個以上としてもよ
い。
【００８０】
【発明の効果】以上説明したように、本発明によれば、
耐圧低下手段が、ロウメインデコーダを構成するトラン
ジスタの書込モード時におけるＰＮ接合耐圧を低下させ
るため、書込み時にメモリセルにかけるべき適用電圧が
負電圧の場合でも、ＰＮ接合の耐圧レベルを低下させる
ことができ、半導体記憶装置の製造工程において、薄い
Ｐ形拡散層の形成工程と薄いＮ形拡散層の形成工程の２
つの余分な工程を必要とせず、製造コストのアップを招
くことがなく製造コストの低減に大きく寄与することが
できる。
耐圧低下手段が、ロウメインデコーダを構成するトラン
ジスタの書込モード時におけるＰＮ接合耐圧を低下させ
るため、書込み時にメモリセルにかけるべき適用電圧が
負電圧の場合でも、ＰＮ接合の耐圧レベルを低下させる
ことができ、半導体記憶装置の製造工程において、薄い
Ｐ形拡散層の形成工程と薄いＮ形拡散層の形成工程の２
つの余分な工程を必要とせず、製造コストのアップを招
くことがなく製造コストの低減に大きく寄与することが
できる。
【００８１】また、ロウメインデコーダをモード切替信
号が異なる複数段のレベルシフト回路で構成し、出力信
号ＸＢ、ＸＢ＿Ｂを［０Ｖ，−９Ｖ］の２値信号とする
ことにより、書込モード時にレベルシフト回路を構成す
るトランジスタのＰＮ接合にかかる電圧を更に低減し
て、ＰＮ接合の耐圧レベルを更に低下させることができ
る。
号が異なる複数段のレベルシフト回路で構成し、出力信
号ＸＢ、ＸＢ＿Ｂを［０Ｖ，−９Ｖ］の２値信号とする
ことにより、書込モード時にレベルシフト回路を構成す
るトランジスタのＰＮ接合にかかる電圧を更に低減し
て、ＰＮ接合の耐圧レベルを更に低下させることができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装
置のロウデコーダの回路図である。
置のロウデコーダの回路図である。
【図２】図１に示すロウデコーダの各動作モードにおけ
る各端子の電圧を表にした図である。
る各端子の電圧を表にした図である。
【図３】本発明の第２の実施の形態に係る半導体記憶装
置のロウデコーダの回路図である。
置のロウデコーダの回路図である。
【図４】図３に示すロウデコーダの各動作モードにおけ
る各端子の電圧を表にした図である。
る各端子の電圧を表にした図である。
【図５】従来の半導体記憶装置のロウデコーダの回路図
である。
である。
【図６】図５のロウデコーダの各動作モードにおける各
端子の電圧を表にした図である。
端子の電圧を表にした図である。
【図７】ロウメインデコーダを構成するトランジスタの
一例を示す断面図である。
一例を示す断面図である。
１０，２０ ロウデコーダＲＤ １３ ＮＡＮＤゲート １４ インバータ回路 １５ 第１のレベルシフト回路 １６ 第２のレベルシフト回路 ２１ 第３のレベルシフト回路 ＭＣ１〜ＭＣｎ メモリセル ＭＤ ロウメインデコーダ Ｎｎ１，Ｎｎ２，Ｎ１１，Ｎ１２，ＮＭ１，ＮＭ２，Ｎ
Ｍ３，ＮＭ４，ＮＭ５，ＮＭ６ ｎチャネル型トランジ
スタ ＰＢＧ，ＮＢＧ バックゲート電圧 Ｐｎ１，Ｐｎ２，Ｐ１１，Ｐ１２，ＰＭ１，ＰＭ２，Ｐ
Ｍ３，ＰＭ４，ＰＭ５，ＰＭ６ ｐチャネル型トランジ
スタ ＳＤ ロウサブデコーダ ＶＢＢ，ＶＢＢ１，ＶＢＢ２ 低電位側のモード切替電
源電圧 ＶＤＤ 供給電圧 ＶＰＸ，ＶＰＸ１，ＶＰＸ２ モード切替電源電圧 ＷＬ ワード線 ＸＢ，ＸＢ＿Ｂ 出力信号 ＸＳＰＰ１〜ｎ プリデコード信号
Ｍ３，ＮＭ４，ＮＭ５，ＮＭ６ ｎチャネル型トランジ
スタ ＰＢＧ，ＮＢＧ バックゲート電圧 Ｐｎ１，Ｐｎ２，Ｐ１１，Ｐ１２，ＰＭ１，ＰＭ２，Ｐ
Ｍ３，ＰＭ４，ＰＭ５，ＰＭ６ ｐチャネル型トランジ
スタ ＳＤ ロウサブデコーダ ＶＢＢ，ＶＢＢ１，ＶＢＢ２ 低電位側のモード切替電
源電圧 ＶＤＤ 供給電圧 ＶＰＸ，ＶＰＸ１，ＶＰＸ２ モード切替電源電圧 ＷＬ ワード線 ＸＢ，ＸＢ＿Ｂ 出力信号 ＸＳＰＰ１〜ｎ プリデコード信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (8)
- 【請求項１】電気的に書込・消去可能な複数のメモリセ
ルと、各メモリセルの行を選択するロウサブデコーダ
と、ロウアドレス信号をデコードしロウサブデコーダに
対して制御信号を出力するロウメインデコーダとを有す
る半導体記憶装置において、 前記ロウメインデコーダを構成するトランジスタの書込
モード時におけるＰＮ接合耐圧を低下させる耐圧低下手
段を設けたことを特徴とする半導体記憶装置。 - 【請求項２】前記耐圧低下手段は、前記ロウサブデコー
ダのプリデコード信号を前記メモリセルに接続するワー
ド線の電位を、接地電位とすることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】前記耐圧低下手段は、前記ワード線と接地
電位ノードとの間に接続された少なくとも１個のｐチャ
ネル型トランジスタからなるトランスファゲートで構成
されることを特徴とする請求項２に記載の半導体記憶装
置。 - 【請求項４】前記ロウサブデコーダを制御する制御信号
の振幅は、０電位から負電位であることを特徴とする請
求項１〜３のいずれかに記載の半導体記憶装置。 - 【請求項５】前記制御信号を出力する前記ロウメインデ
コーダは、書込あるいは消去あるいは読み出しの各モー
ドに応じて異なる電圧を出力するレベルシフト回路を有
することを特徴とする請求項１から４のいずれかに記載
の半導体記憶装置。 - 【請求項６】書込み時に前記メモリセルにかけるべき適
用電圧が負電圧となるフラッシュメモリであることを特
徴とする請求項１から５のいずれかに記載の半導体記憶
装置。 - 【請求項７】前記ロウサブデコーダは、第１導電型から
なる第１と第２のトランジスタと、第２導電型からなる
第３と第４のトランジスタとからなり、 第１から第４のトランジスタのドレインはワード線と接
続され、 第１と第３のトランジスタのソースはプリデコード出力
と接続され、 第１と第４のトランジスタのゲートはロウメインデコー
ダの第１の出力と接続され、 第２と第３のトランジスタのゲートはロウメインデコー
ダの第２の出力と接続されていることを特徴とする請求
項１から６のいずれかに記載の半導体記憶装置。 - 【請求項８】前記第１と第２のトランジスタのバックゲ
ートは第１のバックゲート制御出力と接続され、 第３と第４のトランジスタのバックゲートは第２のバッ
クゲート制御出力と接続されていることを特徴とする請
求項７に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8134498A JP3223877B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体記憶装置 |
| EP99105106A EP0945873A3 (en) | 1998-03-27 | 1999-03-25 | Semiconductor memory device |
| KR1019990010439A KR100327857B1 (ko) | 1998-03-27 | 1999-03-26 | 반도체 메모리 장치 |
| US09/280,666 US6128230A (en) | 1998-03-27 | 1999-03-29 | Semiconductor memory with PN junction potential reduction in a writing mode |
| CN99103230A CN1230751A (zh) | 1998-03-27 | 1999-03-29 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8134498A JP3223877B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH11283390A true JPH11283390A (ja) | 1999-10-15 |
| JP3223877B2 JP3223877B2 (ja) | 2001-10-29 |
Family
ID=13743760
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8134498A Expired - Fee Related JP3223877B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6128230A (ja) |
| EP (1) | EP0945873A3 (ja) |
| JP (1) | JP3223877B2 (ja) |
| KR (1) | KR100327857B1 (ja) |
| CN (1) | CN1230751A (ja) |
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|---|---|---|---|---|
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| KR100338772B1 (ko) * | 2000-03-10 | 2002-05-31 | 윤종용 | 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법 |
| US6396743B1 (en) * | 2001-05-18 | 2002-05-28 | Silicon Storage Technology, Inc. | Control circuit for a non-volatile memory array for controlling the ramp rate of high voltage applied to the memory cells and to limit the current drawn therefrom |
| KR100560653B1 (ko) * | 2003-02-10 | 2006-03-16 | 삼성전자주식회사 | 듀얼 절연막 체계를 갖는 반도체 집적 회로 장치 |
| KR100541687B1 (ko) * | 2004-06-23 | 2006-01-12 | 주식회사 하이닉스반도체 | 누설전류 감소를 위한 메모리 장치 |
| DE102005055834A1 (de) * | 2005-11-23 | 2007-05-24 | Infineon Technologies Ag | Speicherschaltung, Ansteuerschaltung für einen Speicher und Verfahren zum Einschreiben von Schreibdaten in einen Speicher |
| KR101202429B1 (ko) * | 2007-10-11 | 2012-11-16 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US7652947B2 (en) * | 2008-02-28 | 2010-01-26 | International Business Machines Corporation | Back-gate decode personalization |
| JP5537099B2 (ja) * | 2009-09-08 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101787758B1 (ko) * | 2011-06-09 | 2017-10-19 | 매그나칩 반도체 유한회사 | 레벨 쉬프터 |
| KR102115639B1 (ko) * | 2016-07-27 | 2020-05-27 | 매그나칩 반도체 유한회사 | 전원 스위치 회로 |
| JP7065637B2 (ja) * | 2018-02-22 | 2022-05-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI722830B (zh) * | 2020-03-13 | 2021-03-21 | 聯陽半導體股份有限公司 | 提供高驅動電壓的閘極驅動電路 |
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