JP2001203326A

JP2001203326A - 半導体集積回路

Info

Publication number: JP2001203326A
Application number: JP2000010701A
Authority: JP
Inventors: Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-01-19
Filing date: 2000-01-19
Publication date: 2001-07-27

Abstract

(57)【要約】【課題】出力ノードを高速に充電して高速な電圧変換を
可能とし、しかも消費電力が増大しない電圧変換回路及
び半導体集積回路を提供することを特徴とする。【解決手段】高電圧Ｖｐｐの供給ノードに一端が接続さ
れた抵抗２４と、抵抗２４の他端と接地電圧Ｖｓｓの供
給ノードとの間にソース・ドレイン間の電流通路が挿入
され、ゲートに論理信号が供給されるトランジスタ２５
と、高電圧Ｖｐｐの供給ノードと出力ノード２６との間
にソース・ドレイン間の電流通路が挿入され、ゲートが
抵抗２４の他端に説則されたトランジスタ２７と、出力
ノード２６と接地電圧Ｖｓｓの供給ノードとの間にソー
ス・ドレイン間の電流通路が挿入され、ゲートに上記論
理信号が供給されるトランジスタ２８とを具備してい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は低い電圧レベルの
論理信号を高い電圧レベルの信号に変換する電圧変換回
路及びこの電圧変換回路を備えた半導体集積回路に係
り、特にワード線に対して高電圧を出力するロウデコー
ダ回路を有する不揮発性メモリなどに使用されるもので
ある。

【０００２】

【従来の技術】半導体メモリ、特に不揮発性メモリで
は、通常の論理回路で用いる３Ｖ程度の電源電圧の他
に、メモリセルを駆動するためのそれよりも高い様々な
電圧が用いられている。これらの高い電圧が供給される
回路の制御は、３Ｖ程度の電源電圧で動作する論理回路
からの出力信号によって行われるので、低い電圧の信号
を高い電圧の信号に電圧変換することが必要になる。

【０００３】このような電圧変換を実現する従来の電圧
変換回路の構成例を図４及び図５に示す。

【０００４】図５に示した回路は抵抗３１を負荷素子と
し、Ｎチャネルでエンハンスメント型のＭＯＳトランジ
スタ３２を駆動素子とするいわゆるＥＲ型インバータで
あり、図６に示した回路はノーマリーオンのディプレッ
ション型のＮチャネルＭＯＳトランジスタ３３を負荷素
子とし、Ｎチャネルでエンハンスメント型のＭＯＳトラ
ンジスタ３４を駆動素子とするいわゆるＥＤ型インバー
タである。そして、抵抗３１の一端あるいはトランジス
タ３３のドレインには、例えば３Ｖの電源電圧を図示し
ない昇圧回路で昇圧して得られる高電圧Ｖｐｐ（例えば
１０Ｖ）が供給されている。

【０００５】このような構成の回路において、トランジ
スタ３２または３４のゲートに通常の電源電圧Ｖｃｃ
（例えば３Ｖ）を有する論理信号が入力されると、これ
らのトランジスタ３２、３４がオンし、出力信号は接地
電圧の０Ｖになる。他方、トランジスタ３２または３４
のゲートに０Ｖの電圧を有する論理信号が入力される
と、これらのトランジスタ３２、３４がオフ状態とな
り、抵抗３１またはトランジスタ３３を介して出力ノー
ドが充電され、出力信号は高電圧Ｖｐｐとなる。

【０００６】ところで、図５または図６の電圧変換回路
において、出力ノードを早く高電圧に充電しようとする
と、負荷の電流駆動能力を高めなくてはならず、そうす
るとこれに応じて駆動側のトランジスタ３２または３４
の電流駆動能力を高めなくてはならない。なぜならば、
図５及び図６の電圧変換回路において、負荷素子として
用いられている抵抗３１及びトランジスタ３３は常時電
流を流し得るので、出力ノードを０Ｖに放電する際に
は、これら抵抗３１及びトランジスタ３３を介して流れ
る電流に打ち勝つように、駆動側のトランジスタ３２及
び３４で大きな電流を流す必要があるからである。

【０００７】しかし、このように負荷側及び駆動側の電
流駆動能力を高めると、駆動側のトランジスタ３２及び
３４がオン状態になった場合に高電圧Ｖｐｐと接地電圧
との間に過大な電流が流れ、消費電力が多くなる。

【０００８】

【発明が解決しようとする課題】このように従来の電圧
変換回路は、高速に動作させようとすると消費電力が増
大するという問題がある。

【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高速に動作させること
ができ、しかも消費電力が増大しない電圧変換回路及び
半導体集積回路を提供することである。

【００１０】

【課題を解決するための手段】この発明の半導体集積回
路は、第１の電圧と、前記第１の電圧よりも高い第２の
電圧との間の振幅を有する論理信号がゲートに供給さ
れ、電流通路の一端が上記第１の電圧の供給ノードに接
続され、電流通路の他端が第１のノードに接続された第
１のＭＯＳトランジスタと、ゲートが上記第１のノード
に接続され、上記第２の電圧よりも高い第３の電圧が電
流通路の一端に供給され、電流通路の他端が出力ノード
に接続された第２のＭＯＳトランジスタと、電流通路の
一端に上記第３の電圧が供給され、電流通路の他端が上
記第１のノードに接続された負荷素子とを具備したこと
を特徴とする。

【００１１】この発明の半導体集積回路は、ワード線、
ビット線及びこれらワード線とビット線とに接続された
不揮発性メモリセルを有するメモリセルアレイと、電源
電圧を昇圧して高電圧を生成する昇圧回路と、上記高電
圧が供給され、上記電源電圧を一方の論理レベルとする
論理信号の電圧レベルを上記高電圧に変換して出力する
電圧変換回路と、上記電圧変換回路の出力電圧が供給さ
れ、アドレス信号に応じて上記ワード線を選択し、選択
したワード線に対して上記電圧変換回路の出力電圧を出
力するロウデコーダ回路とを具備し、上記電圧変換回路
は、接地電圧と上記電源電圧との間の振幅を有する前記
論理信号がゲートに供給され、電流通路の一端が上記接
地電圧の供給ノードに接続され、電流通路の他端が第１
のノードに接続された第１のＭＯＳトランジスタと、ゲ
ートが上記第１のノードに接続され、前記高電圧が電流
通路の一端に供給され、電流通路の他端が出力ノードに
接続された第２のＭＯＳトランジスタと、電流通路の一
端に前記高電圧が供給され、電流通路の他端が上記第１
のノードに接続された負荷素子とを有して構成されてい
ることを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。

【００１３】図１はこの発明の第１の実施の形態を示し
ており、この発明を集積化された不揮発性メモリに実施
した場合の一部の回路構成を示すブロック図である。

【００１４】昇圧回路１１は、通常の電源電圧Ｖｃｃ
（例えば３Ｖ）を昇圧して高電圧Ｖｐｐ（例えば１０
Ｖ）を生成する。また、電圧変換回路１２は、高レベル
が通常の電源電圧Ｖｃｃ、低レベルが０Ｖの接地電圧で
ある制御信号を受け、高レベルが高電圧Ｖｐｐ、低レベ
ルが０Ｖの接地電圧を出力ノード２６から出力する。

【００１５】メモリセルアレイ１３には、それぞれ複数
のワード線ＷＬとビット線ＢＬ（図１では１つのワード
線と２つのビット線のみを図示）とが設けられている。
また上記各ワード線と各ビット線との交点には、フロー
ティングゲート及びコントルゲートを有する不揮発性メ
モリセルである不揮発性トランジスタ１４がそれぞれ配
置されている。これら各不揮発性トランジスタ１４のド
レインは対応するビット線ＢＬに接続され、コントルゲ
ートは対応するワード線ＷＬに接続されている。

【００１６】ロウデコーダ回路１５は、ロウアドレス信
号を受け、このロウアドレス信号に応じて上記ワード線
ＷＬを選択駆動するものであり、このロウデコーダ回路
１５には通常の電源電圧Ｖｃｃと電圧変換回路１２の出
力電圧とが供給される。ロウデコーダ回路１５は、ロウ
アドレス信号に応じて選択したワード線ＷＬに対し、上
記メモリセルアレイ１３における通常のデータ読み出し
時には通常の電源電圧Ｖｃｃを有する駆動信号を出力
し、データの書き込み時には高電圧Ｖｐｐを有する駆動
信号を出力する。

【００１７】図２は、図１における電圧変換回路１２の
具体例を示している。前記制御信号は、ソース・ドレイ
ン間の電流通路が通常の電源電圧Ｖｃｃの供給ノードと
接地電圧Ｖｓｓの供給ノードとの間に直列に挿入され、
ゲートが共通に接続されて入力ノードにされているＰチ
ャネルのトランジスタ２１及びＮチャネルのトランジス
タ２２からなるＣＭＯＳインバータ２３の入力ノードに
供給される。

【００１８】また、高電圧Ｖｐｐの供給ノードには、負
荷素子としての抵抗２４の一端が接続されている。この
抵抗２４の他端（第１のノード）と接地電圧Ｖｓｓの供
給ノードとの間にはＮチャネルのトランジスタ２５のソ
ース・ドレイン間の電流通路が挿入されている。このト
ランジスタ２５のゲートには上記ＣＭＯＳインバータ２
３の出力信号が供給される。また、高電圧Ｖｐｐの供給
ノードと電圧変換回路としての出力ノード２６との間に
はＮチャネルのトランジスタ２７のソース・ドレイン間
の電流通路が挿入されており、このトランジスタ２７の
ゲートは上記抵抗２４の他端に接続されている。さら
に、出力ノード２６と接地電圧Ｖｓｓの供給ノードとの
間にはＮチャネルのトランジスタ２８のソース・ドレイ
ン間の電流通路が挿入されており、このトランジスタ２
８のゲートは上記抵抗２４の他端に接続されている。こ
のトランジスタ２５のゲートには上記ＣＭＯＳインバー
タ２３の出力信号が供給される。なお、上記トランジス
タは全てエンハンスメント型のものである。

【００１９】次に、図２に示す電圧変換回路１２の動作
を説明する。制御信号がＶｃｃのハイレベルのとき、Ｃ
ＭＯＳインバータ２３の出力信号はロウレベル、つまり
接地電圧Ｖｓｓとなる。このとき、トランジスタ２５、
２８は共にオフ状態になり、かつ抵抗２４を介してトラ
ンジスタ２７のゲートのノードがＶｐｐに充電されるの
で、トランジスタ２７がオンし、出力ノード２６がＶｐ
ｐの高電圧によって充電される。このとき、出力ノード
２６の電圧は、高電圧Ｖｐｐに対しトランジスタ２７の
しきい値電圧分だけ低下するので、この低下分をできる
だけ小さくするためには、トランジスタ２７のしきい値
電圧を他のＮチャネルのトランジスタよりも小さくすれ
ばよい。

【００２０】このように出力ノード２６から高電圧Ｖｐ
ｐを出力する場合に、抵抗２４に電流が流れるが、トラ
ンジスタ２５はオフしているので、抵抗２４はトランジ
スタ２７のゲート容量とトランジスタ２５のドレイン容
量を充電するだけの電流が流れればよい。このため、ト
ランジスタ２７のゲートの電圧は速やかに高電圧Ｖｐｐ
まで充電される。また、トランジスタ２７のゲートの電
圧が速やかに高電圧Ｖｐｐまで充電されることにより、
このトランジスタ２７も速やかにオン状態になる。この
とき、トランジスタ２７の素子サイズをある程度大きく
しておけば、出力ノード２６における電圧も速やかに充
電される。

【００２１】他方、制御信号が接地電圧Ｖｓｓのロウレ
ベルのとき、ＣＭＯＳインバータ２３の出力信号はハイ
レベル、つまり電源電圧Ｖｃｃとなる。このとき、トラ
ンジスタ２５、２８は共にオン状態になり、トランジス
タ２８を介して出力ノード２６が接地電圧Ｖｓｓに放電
され、出力電圧は接地電圧Ｖｓｓとなる。

【００２２】このとき、オン状態のトランジスタ２５及
び抵抗２４を直列に介して高電圧Ｖｐｐから接地電圧Ｖ
ｓｓに電流が流れる。しかし、先にも述べたように、抵
抗２４にはトランジスタ２７のゲート容量とトランジス
タ２５のドレイン容量を充電するだけの電流が流れれば
よく、この抵抗２４の抵抗値を十分に大きくすることが
できるので、高電圧Ｖｐｐから接地電圧Ｖｓｓに流れる
電流の値は従来よりも少なくすることができ、消費電力
を従来よりも少なくすることができる。

【００２３】また、ゲート酸化膜が厚くされた高耐圧の
トランジスタ（トランジスタ２５、２７、２８）はＮチ
ャネルのものだけなので、トランジスタの種類が３種類
と少なく、これにより製造プロセスが簡単になり、製造
コストが安価になるという効果も得られる。トランジス
タ２５、２７、２８に対してゲート酸化膜の膜厚が薄く
されたトランジスタ２１、２２のそれぞれにはトランジ
スタ２５、２７、２８よりも大きな電流が流れるが、ト
ランジスタ２１、２２はＣＭＯＳ構成のＣＭＯＳインバ
ータ２３にされているために、このＣＭＯＳインバータ
２３に流れる貫通電流は少ないので、消費電流の増大は
問題にならない。

【００２４】なお、図１に示す不揮発性メモリが、書き
込みや読み出しを行わないで動作が停止状態になる低消
費電力となるモードを有する場合、この低消費電力モー
ドの際にトランジスタ２５、２８のゲート入力が０Ｖの
接地電圧Ｖｓｓとなるように制御信号のレベルをＶｃｃ
に設定すればよい。このようにすると、トランジスタ２
５、２８がオフし、高電圧Ｖｐｐからの電流流出量を極
めて少なくすることができる。

【００２５】また、トランジスタ２５、２７及び２８に
はそれぞれ高電圧Ｖｐｐが印加されるので、これらのト
ランジスタの破壊耐圧を増加させて信頼性の向上を図る
ためには、これらのトランジスタのゲート酸化膜の膜厚
を他のトランジスタ２１、２２に対して厚くすることが
好ましい。

【００２６】図３はこの発明の第２の実施の形態を示す
ものであり、図１における電圧変換回路１２の他の具体
例を示している。この実施の形態における電圧変換回路
１２は図２のものと一部の構成が異なるだけであり、そ
の他の構成は図２と同様なので、以下、図２と異なる点
についてのみ説明する。

【００２７】この実施の形態による電圧変換回路１２で
は、高電圧Ｖｐｐの供給ノードとトランジスタ２５のド
レインとの挿入された負荷素子として、前記前記抵抗２
４に換えて、ソース及びゲートが前記トランジスタ２５
のドレインに接続され、ドレインが高電圧Ｖｐｐの供給
ノードに接続されたディプレッション型のＮチャネルの
トランジスタ２９を用いるようにしている。なお、ディ
プレッション型のＮチャネルのトランジスタは一般に負
のしきい値を持つ。

【００２８】この場合にも、負荷素子としてのトランジ
スタ２９には、トランジスタ２７のゲート容量とトラン
ジスタ２５のドレイン容量を充電するだけの電流が流れ
ればよい。従って、このトランジスタ２９として素子サ
イズが十分に小さなトランジスタを用いることができ
る。

【００２９】なお、上記負荷素子として、ディプレッシ
ョン型のＮチャネルのトランジスタ２９の代わりに、エ
ンハンスメント型のＮチャネルのトランジスタを用いる
こともできる。この場合には、図４の第３の実施の形態
に示すように、エンハンスメント型のＮチャネルのトラ
ンジスタ３０のドレイン及びゲートを共に高電圧Ｖｐｐ
の供給ノードに接続し、ソースをトランジスタ２５のド
レインに接続する。

【００３０】

【発明の効果】以上、説明したようにこの発明によれ
ば、高速に動作させることができ、しかも消費電力が増
大しない電圧変換回路及び半導体集積回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態による不揮発性メ
モリの一部の回路構成を示すブロック図。

【図２】図１における電圧変換回路１２の具体例を示す
回路図。

【図３】この発明の第２の実施の形態による電圧変換回
路１２の具体例を示す回路図。

【図４】この発明の第３の実施の形態による電圧変換回
路１２の一部の構成を示す回路図。

【図５】従来の電圧変換回路の一構成例を示す回路図。

【図６】図５とは異なる従来の電圧変換回路の構成例を
示す回路図。

【符号の説明】

１１…昇圧回路、１２…電圧変換回路、１３…メモリセルアレイ、１４…不揮発性トランジスタ、１５…ロウデコーダ回路、２１…エンハンスメント型のＰチャネルのトランジス
タ、２２、２５、２７、２８、３０…エンハンスメント型の
Ｎチャネルのトランジスタ、２３…ＣＭＯＳインバータ、２４…抵抗、２６…出力ノード、２９…ディプレッション型のＮチャネルのトランジス
タ。

Claims

【特許請求の範囲】

【請求項１】第１の電圧と、前記第１の電圧よりも高
い第２の電圧との間の振幅を有する論理信号がゲートに
供給され、電流通路の一端が上記第１の電圧の供給ノー
ドに接続され、電流通路の他端が第１のノードに接続さ
れた第１のＭＯＳトランジスタと、ゲートが上記第１のノードに接続され、上記第２の電圧
よりも高い第３の電圧が電流通路の一端に供給され、電
流通路の他端が出力ノードに接続された第２のＭＯＳト
ランジスタと、電流通路の一端に上記第３の電圧が供給され、電流通路
の他端が上記第１のノードに接続された負荷素子とを具
備したことを特徴とする半導体集積回路。
【請求項２】前記第３の電圧が、前記第２の電圧を昇
圧回路を用いて昇圧されたものであることを特徴とする
請求項１に記載の半導体集積回路。
【請求項３】ワード線、ビット線及びこれらワード線
とビット線とに接続された不揮発性メモリセルを有する
メモリセルアレイと、電源電圧を昇圧して高電圧を生成する昇圧回路と、上記高電圧が供給され、上記電源電圧を一方の論理レベ
ルとする論理信号の電圧レベルを上記高電圧に変換して
出力する電圧変換回路と、上記電圧変換回路の出力電圧が供給され、アドレス信号
に応じて上記ワード線を選択し、選択したワード線に対
して上記電圧変換回路の出力電圧を出力するロウデコー
ダ回路とを具備し、上記電圧変換回路は、接地電圧と上記電源電圧との間の振幅を有する前記論理
信号がゲートに供給され、電流通路の一端が上記接地電
圧の供給ノードに接続され、電流通路の他端が第１のノ
ードに接続された第１のＭＯＳトランジスタと、ゲートが上記第１のノードに接続され、前記高電圧が電
流通路の一端に供給され、電流通路の他端が出力ノード
に接続された第２のＭＯＳトランジスタと、電流通路の一端に前記高電圧が供給され、電流通路の他
端が上記第１のノードに接続された負荷素子とを有して
構成されていることを特徴とする半導体集積回路。
【請求項４】前記第１及び第２のＭＯＳトランジスタ
が共にＮチャネルのＭＯＳトランジスタであることを特
徴とする請求項１または３に記載の半導体集積回路。
【請求項５】前記負荷素子が抵抗であることを特徴と
する請求項１または３に記載の半導体集積回路。
【請求項６】前記負荷素子が、ドレインに前記第３の
電圧が供給され、ソース及びゲートが前記第１のノード
に接続されたＮチャネルのＭＯＳトランジスタであるこ
とを特徴とする請求項１または３に記載の半導体集積回
路。
【請求項７】前記負荷素子が、ドレイン及びゲートに
前記第３の電圧が供給され、ソースが前記第１のノード
に接続されたＮチャネルのＭＯＳトランジスタであるこ
とを特徴とする請求項１または３に記載の半導体集積回
路。
【請求項８】電流通路の一端が前記出力ノードに接続
され、電流通路の他端に前記第１の電圧が供給され、ゲ
ートが前記第１のＭＯＳトランジスタのゲートと共通に
接続された第３のＭＯＳトランジスタをさらに具備した
ことを特徴とする請求項１または３に記載の半導体集積
回路。
【請求項９】前記第２のＭＯＳトランジスタのしきい
値が、前記第１のＭＯＳトランジスタのしきい値よりも
低いことを特徴とする請求項１または３に記載の半導体
集積回路。
【請求項１０】前記論理信号が、入力信号を反転する
ＣＭＯＳゲート回路の出力信号として得られることを特
徴とする請求項１または３に記載の半導体集積回路。
【請求項１１】前記論理信号が、入力信号を反転する
ＣＭＯＳゲート回路の出力信号として得られ、かつ前記
第１のＭＯＳトランジスタのゲート酸化膜の膜厚が上記
ＣＭＯＳゲート回路を構成するＭＯＳトランジスタのゲ
ート酸化膜の膜厚よりも厚くされていることを特徴とす
る請求項１または３に記載の半導体集積回路。
【請求項１２】低消費電力モードを有し、この低消費
電力モードの際に前記第１のＭＯＳトランジスタが非導
通となるように前記論理信号の論理レベルが設定される
ことを特徴とする請求項１または３に記載の半導体集積
回路。