KR100337139B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

본 발명은, 전원 전압이 저하하더라도 스위치 동작 속도의 열화를 억제할 수 있고, 또한 전원 전압이 임계치 전압 정도까지 내려가더라도 동작 가능한 레벨 시프트 회로를 제공한다.
본 발명의 반도체 집적 회로 장치는, 소스에 승압 전위 VPP가 인가되는 P 채널형 트랜지스터 QP1과, 게이트가 트랜지스터 QP1의 드레인에 접속되고, 드레인이 트랜지스터 QP1의 게이트에 접속되는 P 채널형 트랜지스터 QP2와, 드레인이 트랜지스터 QP1의 드레인에 접속되고, 게이트에 인버터 I1의 출력이 입력되며, 소스에 인버터 I1의 출력을 반전시키는 인버터 I2의 출력이 입력되는, 임계치 전압이 0V 정도로 된 N 채널형 트랜지스터 QNI1을 포함한다.

Description

반도체 집적 회로 장치{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 신호 진폭을 시프트하는 레벨 시프트 회로를 갖는 반도체 집적 회로 장치에 관한 것이다.
반도체 집적 회로 장치에는, 상이한 전압을 이용하여, 상이한 전압 레벨의 신호를 입출력하는 회로를 1 칩에 집적한 것이 있다. 레벨 시프트 회로는 이러한 장치에 조립되며, 예를 들면 전원 전압 레벨을 다른 전압 레벨로 시프트시키는 데 사용되고 있다.
DRAM, SRAM, 플래시 메모리 등의 반도체 기억 장치에서는, 메모리 주변 회로의 대부분이 전원 전압을 이용하여, 전원 전압 레벨의 신호를 출력한다. 또한, 메모리 주변 회로 중, 예를 들면 워드선을 구동하는 회로에서는, 메모리 셀의 데이터를 정확히 판독하기 위해, 전원 전압보다도 높은 승압 전압을 이용하여, 승압 전압 레벨의 신호를 출력한다. 레벨 시프트 회로는 전원 전압 레벨의 신호를 승압 전압레벨의 신호로 시프트한다.
최근, 반도체 기억 장치의 분야에서는, 전원 전압을 떨어뜨리는 경향이 있다. 소비 전력을 떨어뜨리기 위해서다. 그러나, 워드선을 구동하는 회로는 메모리 셀의 데이터를 정확히 판독할 필요가 있다. 이 때문에, 승압 전압은 전원 전압에 비해 떨어뜨리기 어렵고, 전원 전압과 승압 전압과의 비는 커지는 경향이 있다. 이러한 경향에 의해, 레벨 시프트 회로는 전원 전압 레벨의 입력 신호를 승압 전압 레벨의 출력 신호로서 출력하는 것이 곤란하게 된다.
도 15의 (a)는 종래의 레벨 시프트 회로를 나타낸 회로도이고, 도 15의 (b)는 그의 동작을 나타낸 동작 파형도이다.
이하, 그의 구성을 그의 동작과 함께 설명한다.
도 15의 (b)에 나타낸 시각 T1에서, 입력 신호 IN101이 L 레벨에서 H 레벨로 천이하면, N 채널형 트랜지스터 QN102의 게이트에는 전원 전위 VCC가 입력되고, 트랜지스터 QN102는 온된다. 트랜지스터 QN102가 온되므로, 접속 노드 N102의 전위가 저하하여, P 채널형 트랜지스터 QP101은 온된다. 이 때, N 채널형 트랜지스터 QN101의 게이트에는 접지 전위 VSS가 입력되어 있고, 트랜지스터 QN101은 오프되어 있다. 따라서, 접속 노드 N101의 전위는 승압 전위 VPP로 되고, 출력 신호 OUT101은 H 레벨로 된다. 또한, 접속 노드 N101의 전위가 승압 전위 VPP로 되므로, P 채널형 트랜지스터 QP102가 오프된다. 따라서, 접속 노드 N102의 전위는 접지 전위 VSS(단, 도 15의 (a)에 나타낸 회로에서는, 접속 노드 N102의 전위는 VSS-VTH : VTH는 트랜지스터 QN102의 임계치 전압)로 된다.
다음에,시각 T2에 나타낸 바와 같이, 입력 신호 IN101이 H 레벨에서 L 레벨로 천이하면, 트랜지스터 QN101의 게이트에는 전원 전위 VCC가 입력되고, 트랜지스터 QN101은 온된다. 트랜지스터 QN101이 온되므로, 접속 노드 N101의 전위가 저하하여, 트랜지스터 QP102는 온된다. 이 때, 트랜지스터 QN102의 게이트에는 접지 전위 VSS가 입력되어 있고, 트랜지스터 QN102는 오프되어 있다. 따라서, 접속 노드 N102의 전위는 승압 전위 VPP로 된다. 접속 노드 N102의 전위가 승압 전위 VPP로 되므로, 트랜지스터 QP101이 오프된다. 따라서, 접속 노드 N101의 전위는 접지 전위 VSS(단, 도 15의 (a)에 나타낸 회로에서는, 접속 노드 N101의 전위는 VSS-VTH : VTH는 트랜지스터 QN101의 임계치 전압)로 되고, 출력 신호 OUT101은 L 레벨로 된다.
또한, 트랜지스터 QP101, QP102, QN101, QN102에, 각각 인헨스먼트형이 채용되어 있다. 입력 신호 IN101이 'H' 레벨, 'L' 레벨의 쌍방의 상태에서, 각 트랜지스터 각각에 리크 전류가 흐르지 않도록 하기 위함이다.
도 15의 (a)에 나타낸 레벨 시프트 회로에서, 예를 들면 입력 신호 IN101이 'L' 레벨에서 'H' 레벨로 천이됨에 따라, 출력 신호 OUT101을 'L' 레벨에서 'H' 레벨로 천이시키기 위해서는, 트랜지스터 QN102의 구동 능력을 트랜지스터 QP102의 구동 능력에 비해 충분히 크게 할 필요가 있다. 이들 트랜지스터의 구동 능력비가 불충분한 경우, 트랜지스터 QN102, QP102는 함께 온 상태로 머무르게 되어, 승압 전위 VPP에서 접지 전위 VSS를 향하여 관통 전류가 계속 흐르는 상태가 된다. 이는 레벨 시프트 회로로서 오동작하고 있는 것으로 된다.
이러한 사정에 의해, 종래부터 트랜지스터 QN101, QN102 각각의 구동 능력은 트랜지스터 QP101, QP102 각각의 구동 능력보다도 충분히 크게 된다. 그러나, 전원 전위 VCC를 떨어뜨리면, 트랜지스터 QN101, QN102의 전류 구동 능력은 저하한다. 전류 구동 능력의 저하를 억제하기 위해서는, 트랜지스터 QN101, QN102의 채널 폭을 크게 할 필요가 있다.
이 때, 스위치 동작 속도의 관점에서, 트랜지스터 QN102를 구동하는 인버터 I102의 사이즈, 및 이 인버터 I102나 트랜지스터 QN101을 구동하는 인버터 I101의 사이즈도 각각 커지게 된다. 그러나, 도 15의 (b)에 나타낸 'L' 레벨에서 'H' 레벨로의 스위치 시간 Tr2, 'H' 레벨에서 'L' 레벨로의 스위치 시간 Tf2가 각각 길게 되는 사정, 즉 스위치 동작 속도가 열화하는 사정은 피할 수 없다.
또한, 스위치 동작 속도의 불균일한 형태는 전원 전위 VCC가 저하하는 것에 따라 현저하게 된다. 예를 들면 트랜지스터의 임계치 전압은 제조 오차 등을 요인으로 하여 변동된다. 전원 전위 VCC가 저하하면, 임계치 전압의 변동이 예를 들어 조금 있더라도, 트랜지스터 QN101, QN102가 흐르는 전류량에 큰 영향을 미치게 된다. 이 때문에, 스위치 동작 속도의 불균일한 형태는 전원 전위 VCC가 저하함에 따라 현저하게 된다.
또한, 전원 전위 VCC가 트랜지스터 QN101, QN102의 임계치 전압 정도까지 떨어지면, 도 15의 (a)에 나타낸 레벨 시프트 회로에서는 동작 불가능하다.
종래의 레벨 시프트 회로에서는, 전원 전압이 저하함에 따라 스위치 동작 속도가 열화한다.
또한, 전원 전압이 임계치 전압 정도까지 떨어지면, 종래의 레벨 시프트 회로에서는 동작 불가능하다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 그 목적은 전원 전위가 저하하더라도 스위치 동작 속도의 열화를 억제할 수 있고, 또한 전원 전압이 임계치 전압 정도까지 떨어져도 동작 가능한 레벨 시프트 회로를 구비하는 반도체 집적 회로 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해 본 발명에서는, 소스에 제1 전위가 인가되는 제1 도전형의 제1 트랜지스터와, 소스에 제1 전위가 인가되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 제1 트랜지스터의 게이트에 접속되는 제1 도전형의 제2 트랜지스터와, 드레인이 상기 제1 트랜지스터의 드레인에 접속되고, 게이트에 제1 신호가 입력되며, 소스에 제2 신호가 입력되는 제2 도전형의 제3 트랜지스터를 포함하는 것을 특징으로 하고 있다.
상기 구성을 갖는 반도체 집적 회로 장치이면, 제3 트랜지스터의 소스의 전위를 고정시키지 않고, 그의 소스에 제2 신호를 입력한다. 이에 따라, 게이트에 입력되는 제1 신호의 논리 레벨에 의해, 제3 트랜지스터를 오프시키고 있던 종래와는 달리, 소스에 입력되는 제2 신호의 논리 레벨에 의해 제3 트랜지스터를 오프시킬 수 있다. 이 구성을 가짐으로써, 제3 트랜지스터의 임계치 전압을 종래에 비해 낮게 하더라도 동작이 가능해진다.
또한, 제1 신호의 논리 레벨 중, 제3 트랜지스터를 온시키는 레벨을, 예를 들면 종래와 같게 가정한 경우, 제3 트랜지스터의 임계치 전압을 떨어뜨림으로써, 제3 트랜지스터가 흘리는 전류량을 증가시킬 수 있다. 이와 같이 제3 트랜지스터에 흐르는 전류량을 증가시킴으로써, 전원 전위가 저하하더라도 그의 구동 능력의 열화는 억제된다. 따라서, 전원 전위가 저하하더라도 스위치 동작 속도의 열화를 억제할 수 있다.
도 1의 (a)는 본 발명의 제1 실시 형태에 따른 레벨 시프트 회로를 나타낸 회로도, 도 1의 (b)는 그의 동작을 나타낸 동작 파형도.
도2의 (a)는 트랜지스터 QNI의 특성을 나타낸 도면, 도 2의 (b)는 본 발명에 따른 레벨 시프트 회로에 의한 효과를 설명하기 위한 도면.
도 3의 (a)는 본 발명의 제2 실시 형태에 따른 레벨 시프트 회로를 나타낸 회로도, 도 3의 (b)는 그의 동작을 나타낸 동작 파형도.
도 4의 (a)는 본 발명의 제3 실시 형태에 따른 레벨 시프트 회로를 나타낸 회로도, 도 4의 (b)는 그의 동작을 나타낸 동작 파형도.
도 5는 본 발명의 제4 실시 형태에 따른 레벨 시프트 회로를 나타낸 회로도.
도 6의 (a)∼(e)는 각각 트랜스퍼 게이트의 회로예를 나타낸 회로도.
도 7은 본 발명의 제5 실시 형태에 따른 레벨 시프트 회로를 나타낸 회로도.
도 8은 본 발명의 제6 실시 형태에 따른 레벨 시프트 회로를 나타낸 회로도.
도 9의 (a)는 본 발명의 제7 실시 형태에 따른 레벨 시프트 회로를 나타낸 회로도, 도 9의 (b)는 그의 동작을 나타낸 동작 파형도.
도 10은 본 발명의 제8 실시 형태에 따른 반도체 기억 장치의 기본 구성을 나타낸 블럭도.
도 11은 로우 디코더의 1 회로예를 나타낸 회로도.
도 12는 메인 로우 디코더의 1 회로예를 나타낸 회로도.
도 13은 서브 로우 디코더의 1 회로예를 나타낸 회로도.
도 14의 (a)∼(d)는 각각 메모리 셀의 등가 회로를 나타낸 회로도.
도 15의 (a)는 종래의 레벨 시프트 회로를 나타낸 회로도, 도 15의 (b)는 그의 동작을 나타낸 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
QNI1, QNI2, QNI5, QNI7, QNI8 : 임계치 전압이 낮은 N 채널형 트랜지스터
QN2, QN3, QN4, QN5, QN30, QN33 : 인헨스먼트형의 N 채널형 트랜지스터
QPI3, QPI4 : 임계치 전압이 낮은 P 채널형 트랜지스터
QP1, QP2, QP33 :인헨스먼트형의 P 채널형 트랜지스터
I1, I2, I31, I32, I33, I34 : 인버터
10 : 반도체 기억 장치
11 : 메모리 셀 어레이
12 : 로우 디코더
13 : 컬럼 디코더
14 : 어드레스 버퍼
15 : 센스 앰프
16 : 승압 회로
17 : 제어 신호 발생 회로
18 : 입출력 버퍼
21 : 메인 로우 디코더
22 : 서브 로우 디코더
30 : 레벨 시프트 회로
31 : NAND 회로
32 : 트랜스퍼 게이트 회로
이하, 본 발명의 실시 형태를 설명한다.
[제1 실시 형태]
도 1의 (a)에 나타낸 바와 같이, P 채널형 트랜지스터 QP1, QP2의 소스에 각각 승압 전위 VPP가 인가된다. 승압 전위 VPP는 예를 들면 전원 전위 VCC를 승압한 것이다. 트랜지스터 QP1, QP2는 각각 인헨스먼트형이다. 트랜지스터 QP1의 게이트는 트랜지스터 QP2의 드레인에 접속되고, 트랜지스터 QP2의 게이트는 트랜지스터 QP1의 드레인에 접속되어 있다. 트랜지스터 QP1의 드레인은 N 채널형 트랜지스터 QNI1의 드레인에 접속되고, 트랜지스터 QP2의 드레인은 N 채널형 트랜지스터 QNI2의 드레인에 접속되어 있다.
트랜지스터 QNI1의 게이트에는 인버터 I1로부터 출력된 신호 φ1이 입력되고, 그의 소스에는 인버터 I2로부터 출력된 신호 φ2가 입력된다. 또한, 트랜지스터 QNI2의 게이트에는 신호 φ2가 입력되고, 그의 소스에는 신호 φ1이 입력된다.
인버터 I1, I2는 각각 전원 전위 VCC와 접지 전위 VSS(=0V)의 전위차에 의해 구동된다. 인버터 I1에는 'H' 레벨이 전원 전위 VCC, 'L' 레벨이 접지 전위 VSS의논리 레벨을 갖는 입력 신호 IN1이 입력된다. 인버터 I1은 입력 신호 IN1의 논리 레벨을 반전시켜, 'H' 레벨이 전원 전위 VCC, 'L' 레벨이 접지 전위 VSS의 논리 레벨을 갖는 신호 φ1을 출력한다. 또한, 인버터 I2는 신호 φ1의 논리 레벨을 반전시켜, 'H' 레벨이 전원 전위 VCC, 'L' 레벨이 접지 전위 VSS의 논리 레벨을 갖는 신호 φ2를 출력한다.
제1 실시 형태에서, 레벨 시프트 회로의 출력 신호는 트랜지스터 QP1의 드레인과 트랜지스터 QNI1의 드레인과의 접속 노드 N1로부터 얻어진다. 레벨 시프트 회로의 출력 신호는 접속 노드 N1 뿐만 아니라, 트랜지스터 QP2의 드레인과 트랜지스터 QNI2의 드레인과의 접속 노드 N2로부터 얻는 것도 가능하며, 또한 접속 노드 N1, N2 쌍방으로부터 얻는 것도 가능하다. 또한, 접속 노드 N2의 전위는 접속 노드 N1의 전위와 반대의 전위를 취한다.
본 발명에서는, 트랜지스터 QNI1, QNI2의 임계치 전압을 종래의 트랜지스터 QN101, QN102의 임계치 전압에 비해 낮게 한다. 특히, 제1 실시 형태에서는, 트랜지스터 QNI1, QNI2의 임계치 전압을 각각 0V 정도로 설정하고 있다. 트랜지스터 QNI1, QNI2는 접지 전위 VSS가 인가되는 P형 기판 또는 P형 웰에 형성된다. 임계치 전압을 0V 정도로 설정한 트랜지스터 QNI의 특성을 도 2의 (a)에 나타낸다.
트랜지스터 QNI는 소스 전위 Vs=0V, 드레인 전위 Vd=VPP, 기판 전위 Vb=0V, 게이트 전위 Vg=0V일 때, 도 2의 (a)의 특성 곡선 (a)에 나타낸 바와 같이, 그의 드레인 ∼ 소스 간에 임계치 전압을 규정하는 양의 전류 Ids가 흐른다. 즉, 트랜지스터 QNI는 '온'된다.
또한, 트랜지스터 QNI는 소스 전위 Vs=VCC, 드레인 전위 Vd=VPP, 기판 전위 Vb=0V, 게이트 전위 Vg=0V일 때, 도 2의 (a)의 특성 곡선 (a)는 특성 곡선 (b)로 시프트하고, 트랜지스터 QNI는 전류 Ids가 거의 흐르지 않게 된다. 즉, 트랜지스터 QNI는 '오프'된다.
다음에, 그의 동작을 설명한다.
도 1의 (b)는 제1 실시 형태에 따른 레벨 시프트 회로의 동작을 나타낸 동작 파형도이다. 또한, 도 1의 (b)의 동작 파형도에서는, 인버터 I1, I2에서의 신호 지연은 무시한다.
도 1의 (b)에 나타낸 시각 T0에서는, 입력 신호 IN1이 'L' 레벨이다. 이 때문에, 신호 φ1은 'H' 레벨, 신호 φ2는 'L' 레벨이다. 이 상태에서는, 트랜지스터 QNI1의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되어 있고, 트랜지스터 QNI1은 온되어 있다. 또한, 트랜지스터 QNI2의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되어 있고, 트랜지스터 QNI2는 오프되어 있다.
다음에, 시각 T1에서, 입력 신호 IN1이 'L' 레벨에서 'H' 레벨로 천이하면, 트랜지스터 QNI2의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되고, 트랜지스터 QNI2는 온된다. 트랜지스터 QNI2가 온됨으로써, 접속 노드 N2의 전위가 저하하고, 트랜지스터 QP1은 온된다. 이 때, 트랜지스터 QNI1의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되어 있고, 트랜지스터 QNI1은 오프되어 있다. 따라서, 접속 노드 N1의 전위는 승압 전위 VPP로 되고,출력 신호 OUT1은 'L' 레벨로 된다. 또한, 접속 노드 N1의 전위가 승압 전위 VPP로 됨으로써, 트랜지스터 QP2는 오프된다. 따라서, 접속 노드 N2의 전위는 접지 전위 VSS로 된다.
다음에, 시각 T2에서, 입력 신호 IN1이 'H' 레벨에서 'L' 레벨로 천이하면, 트랜지스터 QNI1의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되고, 트랜지스터 QNI1은 온된다. 트랜지스터 QNI1이 온됨으로써, 접속 노드 N1의 전위가 저하한다. 접속 노드 N1의 전위가 저하함으로써, 트랜지스터 QP2는 온된다. 이 때, 트랜지스터 QNI2의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되어 있고, 트랜지스터 QNI2는 오프되어 있다. 따라서, 접속 노드 N2의 전위는 승압 전위 VPP로 된다. 접속 노드 N2의 전위가 승압 전위 VPP로 됨으로써, 트랜지스터 QP1이 오프된다. 따라서, 접속 노드 N1의 전위는 접지 전위 VSS로 되고, 출력 신호 OUT1은 'L' 레벨로 된다.
도 2의 (b)는 본 발명에 따른 레벨 시프트 회로에 의한 효과를 설명하기 위한 도면이다.
도 2의 (b)의 특성 곡선 (c)는 임계치 전압이 0V 정도로 된 트랜지스터 QNI(제1 실시 형태에 따른 트랜지스터 회로의 트랜지스터 QNI1, QNI2에 상당함)의 게이트 전위 Vg와 드레인∼소스간에 흐르는 전류 Ids와의 관계를 나타내고 있다. 또한, 특성 곡선 (d)는 인헨스먼트형 트랜지스터 QN(종래의 레벨 시프트 회로의 트랜지스터 QN101, QN102에 상당함)의 게이트 전위 Vg와 드레인∼소스간에 흐르는 전류 Ids와의 관계를 나타내고 있다. 또한, 특성 곡선 (c), (d)는 각각 소스 전위Vs=0V, 드레인 전위 Vd=VPP, 기판 전위 Vb=0V일 때를 나타내고 있다.
본 발명에서는, 트랜지스터 QNI1, QNI2의 임계치 전압을 트랜지스터 QN101, QN102의 임계치 전압보다도 낮게 한다.
이에 따라, 게이트에 전원 전위 VCC를 인가할 때, 특성 곡선 (c)에 나타낸 바와 같이, 트랜지스터 QNI1, QNI2는 각각 트랜지스터 QN101, QN102에 비해 보다 많은 전류 Ids를 흘릴 수 있다. 이는 전류 구동 능력이 증가한 것과 등가인 상태이다. 또한, 전류 구동 능력이 증가하는 효과는 특성 곡선 (c)로부터 알 수 있듯이, 전원 전위 VCC가 저하하더라도 유지된다. 이와 같이 트랜지스터 QNI1, QNI2의 전류 구동 능력이 증가할 수 있는 결과, 전원 전위 VCC가 저하하더라도 종래의 레벨 시프트 회로에 비해 스위치 동작 속도의 열화를 억제할 수 있다.
제1 실시 형태에 따른 레벨 시프트 회로에서, 'L' 레벨에서 'H' 레벨로의 천이, 및 'H' 레벨에서 'L' 레벨로의 천이는 도 1의 (b)를 참조하여 설명한 바와 같이, 온하는 트랜지스터와, 오프하는 트랜지스터가 서로 교대할 뿐이다. 이 때문에, 스위치 동작은 종래의 레벨 시프트 회로의 스위치 동작과 기본적으로 같다.
그러나, 제1 실시 형태에서는, 전원 전위 VCC를 종래와 같이 한 경우, 트랜지스터 QNI1, QNI2의 전류 구동 능력은 트랜지스터 QN101, QN102보다도 확실하게 증가한다. 따라서, 도 1의 (a)에 나타낸 'L' 레벨에서 'H' 레벨로의 스위치 시간 Tr1은 종래의 스위치 시간 Tr2보다 짧게 할 수 있고, 또한 'H' 레벨에서 'L' 레벨로의 스위치 시간 Tf1도 종래의 스위치 시간 Tf2보다 짧게 할 수 있다.
또한, 제1 실시 형태에서는, 트랜지스터 QNI1, QNI2의 임계치 전압을 낮게한다. 예를 들면, 0V 정도까지 낮게 하기 때문에, 전원 전위 VCC가 트랜지스터 QN101, QN102의 임계치 전압 정도까지 떨어져도 동작 가능하다.
또한, 종래의 레벨 시프트 회로에서, 트랜지스터 QN101, QN102를 트랜지스터 QNI1, QNI2로 치환하는 것도 고려된다. 그러나, 이 경우에는, 트랜지스터 QNI1, QNI2의 리크 전류가 많아지게 된다. 트랜지스터 QNI1, QNI2에서는 특성 곡선 (c)에 나타낸 바와 같이, 게이트 접지 전위 VSS(=0V)를 인가해도 전류 Ids가 흐르기 때문이다.
이에 반해, 제1 실시 형태에 따른 레벨 시프트 회로에서는, 트랜지스터 QNI1, QNI2의 게이트에 접지 전위 VSS를 인가한 때, 그의 소스에 전원 전위 VCC를 인가한다. 이에 따라, 도 2의 (a)의 특성 곡선 (b)에 나타낸 바와 같이, 트랜지스터 QNI1, QNI2가 전류 Ids는 거의 흐르지 않는 상태, 즉 컷오프 상태로 될 수 있다. 이와 같이 트랜지스터 QNI1, QNI2를 컷오프 상태로 할 수 있으므로, 트랜지스터 QNI1, QNI2에 리크 전류가 흐르는 일은 거의 없다.
[제2 실시 형태]
제2 실시 형태는 본 발명을 보다 일반화한 레벨 시프트 회로이다.
도 3의 (a)는 본 발명의 제2 실시 형태에 따른 레벨 시프트 회로의 회로도이다. 도 3의 (a)에서, 도 1의 (a)와 공통되는 부분에는 공통의 참조 부호를 부친다.
도 3의 (a)에 나타낸 입력 신호 φ1 및 φ3은 서로 반전 관계에 있고, 입력 신호 φ2' 및 입력 신호 φ4도 서로 반전 관계에 있다.
다음에, 그의 동작을 설명한다.
도 3의 (b)는 제2 실시 형태에 따른 레벨 시프트 회로의 동작을 나타낸 동작 파형도이다.
도 3의 (b)에 나타낸 시각 T0에서는, 신호 φ1이 'L' 레벨, 신호 φ2'이 'H' 레벨, 신호 φ3이 'H' 레벨, 신호 φ4가 'L' 레벨이다. 이 상태에서는, 트랜지스터 QNI1의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되어 있고, 트랜지스터 QNI1은 오프되어 있다. 또한, 트랜지스터 QNI2의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되어 있고, 트랜지스터 QNI2는 온되어 있다.
다음에, 시각 T1에서, 신호 φ2'이 'H' 레벨에서 'L' 레벨로, 신호 φ4가 'L' 레벨에서 'H' 레벨로 각각 천이하면, 트랜지스터 QNI2의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되고, 트랜지스터 QNI2는 오프된다.
다음에, 시각 T2에서, 신호 φ1이 'L' 레벨에서 'H' 레벨로, 신호 φ3이 'H' 레벨에서 'L' 레벨로 각각 천이하면, 트랜지스터 QNI1의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되고, 트랜지스터 QNI1은 온된다.
이와 같이 트랜지스터 QNI2가 오프되고, 트랜지스터 QNI1이 온된 결과, 접속 노드 N2의 전위는 승압 전위 VPP로 되고, 출력 신호 OUT2는 'H' 레벨로 된다.
다음에, 시각 T3에서, 신호 φ1이 'H' 레벨에서 'L' 레벨로, 신호 φ3이 'L' 레벨에서 'H' 레벨로 각각 천이하면, 트랜지스터 QNI1의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되고, 트랜지스터 QNI1은 오프된다.
다음에, 시각 T4에서, 신호 φ2'이 'L' 레벨에서 'H' 레벨로, 신호 φ4가 'H' 레벨에서 'L' 레벨로 각각 천이하면, 트랜지스터 QNI2의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되고, 트랜지스터 QNI2는 온된다.
이와 같이 트랜지스터 QNI1이 오프되고, 트랜지스터 QNI2가 온된 결과, 접속 노드 N2의 전위는 접지 전위 VSS로 되고, 출력 신호 OUT2는 'L' 레벨로 된다.
이와 같이 제2 실시 형태는 N 채널형 트랜지스터를 온에서 오프시키는 시각 T1, T3을, N 채널형 트랜지스터를 오프에서 온시키는 시각 T2, T4보다 빠르게 하고 있는 점이 제1 실시 형태와 다르다. 제1 실시 형태에서는, N 채널형 트랜지스터를 온에서 오프시키는 시각과, 오프에서 온시키는 시각이 서로 같다.
이러한 제2 실시 형태에서는, 제1 실시 형태와 동일한 효과가 얻어지는 것은 물론이고, N 채널형 트랜지스터를 온에서 오프시키는 시각 T1, T3을, 오프에서 온시키는 시각 T2, T4보다 빠르게 함으로써, 제1 실시 형태에 비해 승압 전위 VPP로부터 접지 전위 VSS를 향하여 흐르는 관통 전류를 감소시킬 수 있다. 이에 따라, 소비 전력을 낮게 억제하는, 특히 승압 전위 VPP의 소비량을 억제할 수 있는 이점을 얻을 수 있다.
[제3 실시 형태]
도 4의 (a)는 본 발명의 제3 실시 형태에 따른 레벨 시프트 회로의 회로도이다. 도 4의 (a)에서, 도 1의 (a)와 공통되는 부분에는 공통의 참조 부호를 부친다.
도 4의 (a)에 나타낸 바와 같이, 입력 신호 φ1' 및 입력 신호 φ2는 신호φ2의 상승인 경우를 제외하고는 서로 반전 관계에 있다.
또한, 제3 실시 형태에서는, 트랜지스터 QNI2 대신에, N 채널형 트랜지스터 QN2가 사용되고 있다. 트랜지스터 QN2의 소스에는 접지 전위 VSS가 인가된다. 트랜지스터 QN2의 게이트는 트랜지스터 QP1의 드레인에 접속되고, 그의 드레인은 트랜지스터 QP2의 드레인에 접속되어 있다. 트랜지스터 QN2는 인헨스먼트형이다.
다음에, 그의 동작을 설명한다.
도 4의 (b)는 제3 실시 형태에 따른 레벨 시프트 회로의 동작을 나타낸 동작 파형도이다.
도 4의 (b)에 나타낸 시각 T0에서는, 신호 φ1'이 'L' 레벨, 신호 φ2가 'H' 레벨이다. 이 상태에서는, 트랜지스터 QNI1의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되어 있고, 트랜지스터 QNI1은 오프되어 있다. 또한, 트랜지스터 QNI2의 게이트에는 접속 노드 N1을 통해 승압 전위 VPP가 입력되어 있고, 트랜지스터 QNI2는 온되어 있다.
다음에, 시각 T1에서, 신호 φ1'이 'L' 레벨에서 'H' 레벨로, 신호 φ2가 'H' 레벨에서 'L' 레벨로 각각 천이하면, 트랜지스터 QNI1의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되고, 트랜지스터 QNI1은 온된다. 트랜지스터 QNI1이 온됨으로써, 접속 노드 N1의 전위가 저하하고, 트랜지스터 QP2가 온, 트랜지스터 QN2가 오프된다. 따라서, 접속 노드 N2의 전위는 승압 전위 VPP로 되고, 출력 신호 OUT2는 'H' 레벨로 된다. 또한, 접속 노드 N2의 전위가 승압 전위 VPP로 됨으로써, 트랜지스터 QP2가 오프된다. 따라서, 접속 노드 N1의 전위는접지 전위 VSS로 된다.
다음에, 시각 T2에서, 신호 φ2가 'L' 레벨에서 'H' 레벨로 천이하면, 트랜지스터 QNI1의 게이트 및 소스 각각에 전원 전위 VCC가 입력된다. 이 상태에서는, 임계치 전압이 0V 정도인 트랜지스터 QNI1은 온 상태에 있다. 이 때문에, 접속 노드 N1은 트랜지스터 QP1이 오프되어 있는 상태에서, 트랜지스터 QNI1의 소스로부터 충전된다. 따라서, 접속 노드 N1의 전위가 상승한다.
지연 시간 tD 경과 후의 시각 T3에서, 접속 노드 N1의 전위가 트랜지스터 QN2의 임계치 전압을 초과하면, 트랜지스터 QN2가 온되고, 트랜지스터 QP1이 온된다. 또한, 이 시각 T3에서, 신호 φ1'이 'H' 레벨에서 'L' 레벨로 천이하면, 트랜지스터 QNI1의 게이트에는 접지 전위 VSS가 입력되고, 트랜지스터 QNI1은 완전히 오프(컷오프 상태)된다. 이에 따라, 트랜지스터 QNI1을 통한 승압 전위 VPP의 리크가 억제되면서, 접속 노드 N1의 전위는 승압 전위 VPP로 된다. 그리고, 접속 노드 N2의 전위는 접지 전위 VSS-VTH로 되어, 출력 신호 OUT2는 'L' 레벨로 된다.
이러한 제3 실시 형태에서도, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 접속 노드 N1의 초기 충전을 트랜지스터 QNI1에 의해 행함으로써, 승압 전위 VPP의 소비량을 줄일 수 있다.
또한, 접속 노드 N1의 전위가 트랜지스터 QN2의 임계치 전압을 초과한 때, 트랜지스터 QNI1을 오프시킴으로써, 승압 전위 VPP로부터 접지 전위 VSS를 향하여 흐르는 관통 전류도 감소된다. 따라서, 소비 전력을 낮게 억제하는 효과, 특히 승압 전위 VPP의 소비량을 억제할 수 있는 이점을 보다 양호하게 얻을 수 있다.
또한, 지연 시간 tD는 트랜지스터 QNI1에 의해 접속 노드 N1의 전위를 'H' 레벨(예를 들면, 트랜지스터 QN2의 임계치 전압)로 할 수 있는 시간 정도이면 충분하다.
[제4 실시 형태]
도 5는 본 발명의 제4 실시 형태에 따른 레벨 시프트 회로의 회로도이다. 도 5에서, 도 1의 (a)와 공통되는 부분에는 공통의 참조 부호를 부친다.
제4 실시 형태가 제1 실시 형태와 특히 다른 점은, 도 5에 나타낸 바와 같이, 트랜지스터 QP1의 드레인을 트랜지스터 QNI1의 드레인에 트랜스퍼 게이트(100-1)를 통해 접속하고, 트랜지스터 QP2의 드레인을 트랜지스터 QNI2의 드레인에 트랜스퍼 게이트(100-2)를 통해 접속한 점이다. 트랜스퍼 게이트(100-1, 100-2)는 트랜지스터 QNI1, QNI2의 스냅 백 내압을 올리는 역할을 갖는다. 트랜스퍼 게이트(100)의 회로예의 하나를 도 6에 나타낸다.
도 6의 (a)∼(e)는 각각 트랜스퍼 게이트(100)의 제1∼제5 회로예를 나타낸 회로도이다.
트랜스퍼 게이트(100)의 제1 회로예는 도 6의 (a)에 나타낸 바와 같이 드레인을 트랜지스터 QP1(또는 QP2)의 드레인에 접속하고, 소스를 트랜지스터 QNI1(또는 QNI2)의 드레인에 접속한 N 채널형 트랜지스터 QNI5이다. 트랜지스터 QNI5의 게이트에는 전원 전위 VCC가 입력된다. 트랜지스터 QNI5의 임계치 전압은 트랜지스터 QNI1이나 QNI2와 동일한 것으로, 제1 회로예에서는 0V 정도이다.
제2 회로예는 도 6의 (b)에 나타낸 바와 같이 제1 회로예의 트랜지스터 QNI5의 게이트에 전원 전위 VCC 대신에 승압 전위 VPP를 입력하도록 한 것이다.
제3 회로예는 도 6의 (c)에 나타낸 바와 같이 제1 회로예의 트랜지스터 QNI5에 전원 전위 VCC 대신에 승압 전위 VPP2를 입력한다. 승압 전위 VPP2는 출력 신호 OUT1의 'H' 레벨인, 승압 전위 VPP보다 낮고, 또한 전원 전위 VCC보다도 높은 전위이다.
제4 회로예는 도 6의 (d)에 나타낸 바와 같이 제2 회로예의 트랜지스터 QNI5를 인헨스먼트형의 N 채널형 트랜지스터 QN5로 대치한 것이다. 트랜지스터 QN5의 임계치 전압은 트랜지스터 QNI1이나 QNI2보다도 높다.
제5 회로예는 도 6의 (e)에 나타낸 바와 같이 제3 회로예의 트랜지스터 QNI5를 임계치 전압이 높은 트랜지스터 QN5로 대치한 것이다.
이러한 제4 실시 형태에서는 제1 실시 형태와 동일한 효과를 얻는 동시에, 트랜지스터 QNI1, QNI2의 스냅 백 내압을 올릴 수 있고, 승압 전위 VPP가 높은 경우나, 승압 전위 VPP와 전원 전위 VCC의 비가 큰 경우 등에 유리하다.
또한, 제4 실시 형태에 따른 레벨 시프트 회로의 동작은 제1 실시 형태에 따른 레벨 시프트 회로의 동작과 동일하다.
또한, 트랜스퍼 게이트 회로(100-1, 100-2)는 제2 실시 형태에 대하여 조립하는 것이 가능하다.
[제5 실시 형태]
도 7은 본 발명의 제5 실시 형태에 따른 레벨 시프트 회로의 회로도이다. 도 7에서, 도 4의 (a)와 공통되는 부분에는 공통의 참조 부호를 부친다.
제5 실시 형태가 제3 실시 형태와 특히 다른 점은, 도 7에 나타낸 바와 같이, 트랜지스터 QP1의 드레인을 트랜지스터 QNI1의 드레인에 트랜스퍼 게이트(100-1)를 통해 접속하고, 트랜지스터 QP2의 드레인을 트랜지스터 QN2의 드레인에 트랜스퍼 게이트(100-2)를 통해 접속한 점이다. 트랜스퍼 게이트(100-1, 100-2)에는 도 6의 (a)∼(e)에 나타낸 회로를 이용할 수 있다.
이러한 제5 실시 형태에서는, 제3 실시 형태와 동일한 효과가 얻어짐과 함께, 트랜지스터 QNI1, QN2의 스냅 백 내압을 올릴 수 있다. 따라서, 제4 실시 형태와 마찬가지로, 승압 전위 VPP가 높은 경우나, 승압 전위 VPP와 전원 전위 VCC의 비가 큰 경우 등에 유리하다.
또한, 제5 실시 형태에 따른 레벨 시프트 회로의 동작은 제3 실시 형태에 따른 레벨 시프트 회로의 동작과 동일하다.
[제6 실시 형태]
도 8은 본 발명의 제6 실시 형태에 따른 레벨 시프트 회로의 회로도이다. 도 8에서, 도 1의 (a)와 공통되는 부분에는 공통의 참조 부호를 부친다.
제6 실시 형태가 제1 실시 형태와 특히 다른 점은, 도 8에 나타낸 바와 같이, 드레인을 트랜지스터 QP1의 드레인에 접속하고, 소스를 트랜지스터 QNI1의 드레인에 접속한 N 채널형 트랜지스터 QNI7과, 드레인을 트랜지스터 QP2의 드레인에 접속하고, 소스를 트랜지스터 QNI2의 드레인에 접속한 N 채널형 트랜지스터 QNI8을 갖는 점이다. 트랜지스터 QNI7의 게이트에는 트랜지스터 QNI1과 같이 신호 φ1이 입력되고, 트랜지스터 QNI8의 게이트에는 트랜지스터 QNI2와 같이 신호 φ2가 입력된다. 트랜지스터 QNI7, QNI8은 각각 트랜지스터 QNI5와 마찬가지로, 트랜지스터 QNI1, QNI2의 스냅 백 내압을 올리는 역할을 갖는다.
이러한 제6 실시 형태에서는, 제1 실시 형태와 동일한 효과가 얻어짐과 함께, 제4 실시 형태와 마찬가지로, 트랜지스터 QNI1, QNI2의 스냅 백 내압을 올릴 수 있으므로, 승압 전위 VPP가 높은 경우, 및 승압 전위 VPP와 전원 전위 VCC의 비가 큰 경우 등에 유리하다.
또한, 제6 실시 형태에 따른 레벨 시프트 회로의 동작은 제1 실시 형태에 따른 레벨 시프트 회로의 동작과 동일하다.
또한, 트랜지스터 QNI7, QNI8은 제2 실시 형태에 대하여 조립하는 것이 가능하고, 트랜지스터 QNI7은 제3 실시 형태에 대하여 조립하는 것이 가능하다.
[제7 실시 형태]
상기 제1 내지 제6 실시 형태에서는, 신호의 논리 레벨을 전원 전위 VCC에서 승압 전위 VPP로 시프트하는 레벨 시프트 회로를 예시했다.
그러나, 본 발명은 신호의 논리 레벨을 접지 전위 VSS에서 부전위 VBB로 시프트하는 레벨 시프트 회로에도 적용할 수 있다.
제7 실시 형태는 신호의 논리 레벨을 접지 전위 VSS에서 부전위 VBB로 시프트하는 레벨 시프트 회로의 예이다.
도 9의 (a)는 본 발명의 제7 실시 형태에 따른 레벨 시프트 회로의 회로도이다.
도 9의 (a)에 나타낸 바와 같이, N 채널형 트랜지스터 QN3, QN4의 소스에는각각 부전위 VBB가 인가된다. 트랜지스터 QN3, QN4는 각각 인헨스먼트형이다. 트랜지스터 QN3의 게이트는 트랜지스터 QN4의 드레인에 접속되고, 트랜지스터 QN4의 게이트는 트랜지스터 QN3의 드레인에 접속되어 있다. 트랜지스터 QN3의 드레인은 P 채널형 트랜지스터 QPI3의 드레인에 접속되고, 트랜지스터 QN4의 드레인은 P 채널형 트랜지스터 QPI4의 드레인에 접속되어 있다.
트랜지스터 QPI3의 게이트에는 인버터 I3으로부터 출력된 신호 φ5가 입력되고, 그의 소스에는 인버터 I4로부터 출력된 신호 φ6이 입력된다. 또한, 트랜지스터 QPI4의 게이트에는 신호 φ6이 입력되고, 그의 소스에는 신호 φ5가 입력된다.
인버터 I3, I4는 각각 전원 전위 VCC와 접지 전위 VSS(=0V)의 전위차에 의해 구동된다. 인버터 I3에는 'H' 레벨이 전원 전위 VCC, 'L' 레벨이 접지 전위 VSS의 논리 레벨을 갖는 입력 신호 IN2가 입력된다. 인버터 I3은 입력 신호 IN2의 논리 레벨을 반전시켜, 'H' 레벨이 전원 전위 VCC, 'L' 레벨이 접지 전위 VSS의 논리 레벨을 갖는 신호 φ5를 출력한다. 또한, 인버터 I4는 신호 φ5의 논리 레벨을 반전시켜, 'H' 레벨이 전원 전위 VCC, 'L' 레벨이 접지 전위 VSS의 논리 레벨을 갖는 신호 φ6을 출력한다.
트랜지스터 QPI3, QPI4는 임계치 전압이 낮은 트랜지스터이다. 트랜지스터 QPI3, QPI4는 전원 전위 VCC가 인가되는 N형 기판 또는 N형 웰에 형성된다.
본 제7 실시 형태에서는, 레벨 시프트 회로의 출력 신호는 트랜지스터 QN3의 드레인과 트랜지스터 QPI3의 드레인과의 접속 노드 N3으로부터 얻어진다. 레벨 시프트 회로의 출력 신호는 접속 노드 N3 뿐만 아니라, 트랜지스터 QN4의 드레인과트랜지스터 QPI4의 드레인과의 접속 노드 N4로부터 얻어지는 것도 가능하다. 또한, 접속 노드 N3, N4의 쌍방으로부터 얻어지는 것도 가능하다. 또한, 접속 노드 N4의 전위는 접속 노드 N3의 전위와 반대의 전위를 취한다.
도 9의 (b)는 제7 실시 형태에 따른 레벨 시프트 회로의 동작을 나타낸 동작 파형도이다. 또한, 도 9의 (b)의 동작 파형도에서는, 인버터 I3, I4에서의 신호 지연은 무시한다.
도 9의 (b)에 나타낸 시각 T0에서는, 입력 신호 IN2가 'L' 레벨이다. 이 때문에, 신호 φ5는 'H' 레벨, 신호 φ6은 'L' 레벨이다. 이 상태에서는, 트랜지스터 QPI3의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되어 있고, 트랜지스터 QPI3은 오프되어 있다. 또한, 트랜지스터 QPI4의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되어 있고, 트랜지스터 QPI4는 온되어 있다. 이 결과, 접속 노드 N3의 전위는 부전위 VBB로 되므로, 출력 신호 OUT3은 'L' 레벨이다.
다음에, 시각 T1에서, 입력 신호 IN2가 'L' 레벨에서 'H' 레벨로 천이하면, 트랜지스터 QPI3의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되고, 트랜지스터 QPI3은 온된다. 트랜지스터 QPI3이 온됨으로써, 접속 노드 N3의 전위가 상승하고, 트랜지스터 QN4는 온된다. 이 때, 트랜지스터 QPI4의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되어 있고, 트랜지스터 QPI4는 오프되어 있다. 따라서, 접속 노드 N4의 전위는 부전위 VBB로 되고, 트랜지스터 QN3이 오프된다. 따라서, 접속 노드 N3의 전위는 전원 전위 VCC로 되고,출력 신호 OUT3은 'H' 레벨로 된다.
다음에, 시각 T2에서, 입력 신호 IN2가 'H' 레벨에서 'L' 레벨로 천이하면, 트랜지스터 QPI4의 게이트에는 접지 전위 VSS가, 그의 소스에는 전원 전위 VCC가 입력되고, 트랜지스터 QPI4는 온된다. 트랜지스터 QPI4의 전위가 상승함으로써, 트랜지스터 QN3은 온된다. 이 때, 트랜지스터 QPI3의 게이트에는 전원 전위 VCC가, 그의 소스에는 접지 전위 VSS가 입력되어 있고, 트랜지스터 QPI3은 오프되어 있다. 따라서, 접속 노드 N3의 전위는 부전위 VBB로 되고, 출력 신호 OUT3은 'L' 레벨로 된다. 또한, 접속 노드 N3의 전위가 부전위 VBB로 됨으로써, 트랜지스터 QN4는 오프된다. 따라서, 접속 노드 N4의 전위는 전원 전위 VCC로 된다.
이러한 제7 실시 형태에서는, 제1 실시 형태와 동일한 효과를 유지한 채로, 신호의 논리 레벨 중, 'L' 레벨을 접지 전위 VSS에서 부전위 VBB로 시프트할 수 있다.
또한, 제2 내지 제6 실시 형태에 대해서도, 제7 실시 형태와 같이, 트랜지스터의 도전형을 변경함과 함께, 승압 전위 VPP를 부전위 VBB로 변경함으로써, 그의 효과를 줄이는 일없이, 신호의 'L' 레벨을 접지 전위 VSS에서 부전위 VBB로 시프트할 수 있다.
[제8 실시 형태]
도 10은 본 발명의 제8 실시 형태에 따른 반도체 기억 장치의 기본 구성을 나타낸 블럭도이다.
도 10에 나타낸 바와 같이, 반도체 기억 장치(10)는 메모리 셀 어레이(11)를갖고 있다. 메모리 셀 어레이(11)에는, 메모리 셀 M이 매트릭스 형상으로 배치되어 있다. 반도체 기억 장치(10)는, 메모리 셀 M의 데이터를 판독하고, 메모리 셀 M에 데이터를 기록하기 위한 회로 블럭으로서, 로우 디코더(12), 컬럼 디코더(13), 어드레스 버퍼(14), 센스 앰프(15), 승압 회로(16), 입출력 버퍼(18)를 기본적으로 갖고 있다. 제어 신호 발생 회로(17)는 이들 각 회로 블럭의 동작 타이밍을 제어하는 제어 신호를 발생한다. 어드레스 버퍼(14)는 입력된 어드레스를 버퍼하고, 로우 어드레스 RA 및 컬럼 어드레스 CA를 출력한다. 로우 어드레스 RA는 로우 디코더(12)에 입력되고, 컬럼 어드레스 CA는 컬럼 디코더(13)에 입력된다. 로우 디코더(12)는 로우 어드레스 RA를 디코딩하고, 디코딩된 결과에 기초하여 워드선 WL을 선택한다. 컬럼 디코더(13)는 컬럼 어드레스 CA를 디코딩하고, 디코딩된 결과에 기초하여 비트선 BL을 선택한다. 승압 회로(16)는 전원 전위 VCC보다도 높은, 워드선 승압 전위 VPP를 출력한다.
데이터 판독시, 센스 앰프(15)는 선택된 비트선 BL을 통해 판독된 메모리 셀 M의 데이터를 증폭한다. 입출력 버퍼(18)는 센스 앰프(15)에서 증폭된 데이터를 반도체 기억 장치(10)의 외부로 출력한다.
데이터 기록시, 입출력 버퍼(18)는 반도체 기억 장치(10) 외부로부터 입력된 데이터를 센스 앰프(15)로 출력한다. 센스 앰프(15)는 입출력 버퍼(18)를 통해 입력된 데이터를 선택된 비트선 BL을 통해 메모리 셀 M에 기록한다.
도 11은 로우 디코더의 1 구성예를 나타낸 블럭도이다.
도 11에 나타낸 바와 같이, 로우 디코더(12)의 1 구성예는 512개의 워드선WL0∼WL511 중에서 한개를 선택하는 예이다. 로우 디코더(12)는 64 세트의 메인 로우 디코더(ROW-MAIN; 21-0 ∼ 21-63)와, 512 세트의 서브 로우 디코더(ROW-SUB; 22-0 ∼ 22-511)로 구성되어 있다. 메인 로우 디코더(21)의 1 회로예를 도 12에 나타낸다.
도 12는 메인 로우 디코더의 1 회로예를 나타낸 회로도이다. 도 12에 나타낸 1 회로예는 도 11에 나타낸 메인 로우 디코더(21-0 ∼ 21-63) 각각에서 공통이다.
도 12에 나타낸 바와 같이, 1 회로예에 따른 메인 로우 디코더(21)는 로우 어드레스 RAa, RAb가 입력되는 NAND 회로(31), 이 NAND 회로(31)의 출력이 입력되는 인버터 I31, 이 인버터 I31의 출력이 입력되는 인버터 I32, 인버터 I31의 출력의 논리 레벨을 시프트하는 레벨 시프트 회로(30), 이 레벨 시프트 회로(30)의 출력이 입력되고, 상보적인 메인 디코드 신호 M, MB를 출력하는 인버터 I33, I34를 갖는다. 인버터 I33, I34는 각각 승압 전위 VPP와 접지 전위 VSS(=0V)의 전위차에 의해 구동된다. 상보적인 메인 디코드 신호 M, MB는 각각 서브 로우 디코더(22)에 입력된다. 서브 로우 디코더(22)의 1 회로예를 도 13에 나타낸다.
도 13은 서브 로우 디코더의 1 회로예를 나타낸 회로도이다. 도 13에 나타낸 1 회로예는 도 11에 나타낸 서브 로우 디코더(22-0 ∼ 22-511) 각각에서 공통이다.
도 13에 나타낸 바와 같이, 1 회로예에 따른 서브 로우 디코더(22)는 워드선 구동 신호 CG를 상보적인 메인 디코드 신호 M, MB에 따라 워드선 WL로 전송하는CMOS형 트랜스퍼 게이트 회로(32), 메인 디코드 신호 MB가 'H' 레벨일 때 워드선 WL에 접지 전위 VSS(=0V)를 공급하는 N 채널형 트랜지스터 QN30을 갖는다. 트랜스퍼 게이트 회로(32)는 게이트에 메인 디코드 신호 M이 입력되고, 전류 통로를 워드선 구동 신호 CG의 공급단과 워드선 WL과의 사이에 직렬로 접속한 N 채널형 트랜지스터 QN33과, 게이트에 메인 디코드 신호 MB가 입력되고, 전류 통로를 워드선 구동 신호 CG의 공급단과 워드선 WL과의 사이에 직렬로 접속한 P 채널형 트랜지스터 QP33으로 구성되어 있다.
상기 로우 디코더(12)에서는, 예를 들면 워드선 WL7을 선택하는 경우, 로우 어드레스 RAa0 ∼ RAa7, RAb0 ∼ RAb7 중, RAa0, RAb0을 'H' 레벨(= 전원 전위 VCC), 나머지 RAa1 ∼ RAa7, RAb1 ∼ RAb7 전부를 'L' 레벨(= 접지 전위 VSS)로 한다. 이에 따라, 워드선 WL0 ∼ WL511 중, 워드선 WL7만이 트랜스퍼 게이트 회로(32)를 통해 승압 전위 VPP로 되고, 다른 워드선 WL0 ∼ WL6, WL8 ∼ WL511은 모두 트랜지스터 QN30을 통해 접지 전위 VSS로 된다. 이렇게, 512개의 워드선 WL0 ∼ WL511 중에서, 1개의 워드선을 선택할 수 있다.
상기 로우 디코더(12)에서, 메인 로우 디코더(21)의 레벨 시프트 회로(30)에 대하여, 본 발명에 따른 레벨 시프트 회로를 이용할 수 있다. 제8 실시 형태는 레벨 시프트 회로(30)에 제1 실시 형태에 따른 레벨 시프트 회로를 이용한 예를 나타내고 있다.
즉, 도 12에 나타낸 바와 같이, 인버터 I31, I32는 각각 전원 전위 VCC와 접지 전위 VSS(=0V)와의 전위차에 의해 구동된다. 따라서, 인버터 I31의 출력은 제1실시 형태의 신호 φ1에 상당하며, 인버터 I32의 출력은 제1 실시 형태의 신호 φ2에 상당한다.
제8 실시 형태의 레벨 시프트 회로(30)에서는, 트랜지스터 QP2와 트랜지스터 QNI2와의 접속 노드 N2로부터 출력 신호 OUT2를 얻고 있다. 따라서, 출력 신호 OUT2의 신호 파형은 신호 φ1, φ2 중, 특히 신호 φ1의 신호 파형에 대응한다. 그리고, 레벨 시프트 회로(30)는 신호 φ1의 논리 레벨 중, 'H' 레벨을, 전원 전위 VCC로부터 승압 전위 VPP로 시프트한다.
본 발명에 따른 레벨 시프트 회로는 제8 실시 형태와 같이, 예를 들면 반도체 기억 장치(1)가 갖는 로우 디코더(12)에 이용할 수 있다.
또한, 제8 실시 형태에서는, 로우 디코더(12)가 갖는 레벨 시프트 회로(30)에, 제1 실시 형태에 따른 레벨 시프트 회로를 이용한 예를 나타냈지만, 레벨 시프트 회로(30)에는 제2 내지 제6 실시 형태에 따른 레벨 시프트 회로를 이용할 수도 있다.
또한, 반도체 기억 장치(10)는 불휘발성 메모리와, 휘발성 메모리로 크게 구별될 수 있지만, 본 발명은 그 어느 쪽에도 적용할 수 있다. 즉, 메모리 셀 어레이(11)에 배치되는 메모리 셀 M에는, 불휘발성 메모리에 사용되는 것, 및 휘발성 메모리에 사용되는 것의 어느 쪽에서도 배치할 수 있다. 메모리 셀 어레이(11)에 배치되는 메모리 셀 M의 예 중 몇 개를 도 14의 (a)∼(d)에 나타낸다.
도 14의 (a)∼(d)는 각각 메모리 셀의 등가 회로를 나타낸 회로도이다.
도 14의 (a)는 불휘발성 메모리에 이용되는 플래시 셀, 도 14의 (b)는 불휘발성 메모리에 이용되는 FRAM 셀, 도 14의 (c)는 휘발성 메모리에 이용되는 DRAM 셀, 도 14의 (d)는 휘발성 메모리에 이용되는 SRAM 셀을 각각 나타내고 있다.
메모리 셀로는, 예를 들면 도 14의 (a)∼(d)에 나타낸 메모리 셀을 이용할 수 있다.
이상, 본 발명에 따른 레벨 시프트 회로를 제1 내지 제8 실시 형태에 의해 설명했지만, 본 발명에 따른 레벨 시프트 회로는 제1 내지 제8 실시 형태에 한정되는 것이 아니라, 그 취지를 일탈하지 않는 범위에서 다양하게 변형할 수 있다.
예를 들면, 승압 전위 VPP는 예를 들면 신호 φ1 등의 'H' 레벨, 즉 전원 전위 VCC보다도 높지만, 항상 높은 상태로 유지될 필요는 없다. 집적 회로의 동작 중, 전원 전위 VCC보다도 높게 되는 것이 있으면 좋다.
마찬가지로, 부전위 VBB는 신호 φ5 등의 'L' 레벨, 즉 접지 전위 VSS보다도 낮지만, 항상 낮은 상태로 유지될 필요는 없고, 집적 회로의 동작 중, 접지 전위 VSS보다도 낮게 되는 것이 있으면 좋다.
또한, 트랜지스터 QNI1, QNI2의 드레인 전위 Vd를 승압 전위 VPP, 기판 전위 Vb를 접지 전위 VSS로 했을 때, 게이트 전위 Vg와 소스 전위 Vs의 조합은 회로 동작상, 하기 (1) 내지 (4)의 4가지가 있다.
(1) Vg = VSS, Vs = VSS
(2) Vg = VCC, Vs = VCC
(3) Vg = VCC, Vs = VSS
(4) Vg = VSS, Vs = VCC
상기 (1) 내지 (4)의 조합 중, (1) 내지 (3)의 조합에서는, 트랜지스터 QNI1, QNI2가 온되고, (4)의 조합만 트랜지스터 QNI1, QNI2가 오프된다.
상기 (1) 내지 (3)의 조합에서, 트랜지스터 QNI1, QNI2의 온 상태는, 약반전 상태 및 강반전 상태 중 어느 쪽이라도 좋다. 약반전 상태는 예를 들면 도 2의 (a)에 나타낸 (e)점과 같이, 전류 Ids가 미포화 상태이고, 강반전 상태는 도 2의 (a)에 나타낸 (f)점과 같이, 전류 Ids가 포화한 상태이다.
또한, (4)의 조합에서, 트랜지스터 QNI1, QNI2의 오프 상태는 컷오프 상태로 하는 것이 바람직하며, 컷오프 상태는 예를 들면 도 2의 (a)에 나타낸 (g)점과 같이, 전류 Ids가 거의 흐르지 않는 상태이다.
또한, 트랜지스터 QNI1, QNI2의 오프 상태로서, 도 2의 (a)에 나타낸 (h)점과 같이, 임계치 전압을 규정하는 전류 Ids보다도 적은 전류 Ids가 흐르고 있는 상태도 있다. 이 상태는 전류 Ids가 조금 흐른다고는 하나, 회로 동작상 트랜지스터 QNI1, QNI2는 오프이다. 따라서, 트랜지스터 QNI1, QNI2의 오프 상태로서는 이것도 좋다. 그러나, 리크 전류가 증가하므로, 트랜지스터 QNI1, QNI2의 오프 상태는 컷오프 상태로 하는 것이 바람직하다.
또한, 트랜지스터 QPI3, QPI4의 드레인 전위 Vd를 부전위 VBB, 기판 전위 Vb를 전원 전위 VCC로 했을 때, 게이트 전위 Vg와 소스 전위 Vs와의 조합은, 회로 동작상, 하기 (1) 내지 (4)의 4가지가 있다.
(1) Vg = VCC, Vs = VCC
(2) Vg = VSS, Vs = VSS
(3) Vg = VSS, Vs = VCC
(4) Vg = VCC, Vs = VSS
상기 (1) 내지 (4)의 조합 중, (1) 내지 (3)의 조합에서는 트랜지스터 QPI3, QPI4가 온되고, (4)의 조합만 트랜지스터 QPI3, QPI4가 오프된다.
상기 (1) 내지 (3)의 조합에서, 트랜지스터 QPI3, QPI4의 온 상태는 트랜지스터 QNI1, QNI2와 마찬가지로, 약반전 상태 및 강반전 상태 중 어느 쪽이라도 좋다.
또한, (4)의 조합에서, 트랜지스터 QPI3, QPI4의 오프 상태는 리크 전류를 줄이는 관점에서, 트랜지스터 QNI1, QNI2와 마찬가지로, 컷오프 상태로 하는 것이 바람직하다.
본 발명에 따르면, 전원 전압이 저하하더라도 스위치 동작 속도의 열화를 억제할 수 있고, 또한 전원 전압이 임계치 전압 정도까지 떨어져도 동작 가능한 레벨 시프트 회로를 구비하는 반도체 집적 회로 장치를 제공할 수 있다.

Claims (35)

  1. 반도체 집적 회로 장치에 있어서,
    소스에 제1 전위가 수신되는 제1 도전형의 제1 트랜지스터;
    소스에 제1 전위가 수신되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 제1 트랜지스터의 게이트에 접속되는 제1 도전형의 제2 트랜지스터; 및
    드레인에 상기 제1 트랜지스터의 상기 드레인으로부터의 전위가 수신되고, 게이트에 제1 신호가 수신되며, 소스에 제2 신호가 수신되는 제2 도전형의 제3 트랜지스터
    를 포함하고,
    상기 제1 신호가 하이(high) 레벨일 때 상기 제1 전위는 상기 제1 신호의 전위에 대해 정전위이고, 상기 제1 도전형은 P형이며, 상기 제2 도전형은 N형이고,
    상기 게이트, 상기 소스 및 기판에 상기 제1 신호의 로우(low) 레벨의 전위가 인가되고, 상기 드레인에 상기 제1 전위가 입력된 상태에서, 상기 제3 트랜지스터는 약반전 상태 또는 강반전 상태인
    것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 제2 신호는 상기 제1 신호의 반전 신호인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 집적 회로 장치에 있어서,
    소스에 제1 전위가 인가되는 제1 도전형의 제1 트랜지스터;
    소스에 제1 전위가 인가되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 제1 트랜지스터의 게이트에 접속되는 제1 도전형의 제2 트랜지스터; 및
    드레인에 상기 제1 트랜지스터의 상기 드레인으로부터의 전위가 인가되고, 게이트에 제1 신호가 인가되며, 소스에 제2 신호가 인가되는 제2 도전형의 제3 트랜지스터
    를 포함하고,
    상기 제1 신호가 로우 레벨일 때 상기 제1 전위는 상기 제1 신호의 전위에 대해 부전위이고, 상기 제1 도전형은 N형이며, 상기 제2 도전형은 P형이고,
    상기 게이트, 상기 소스 및 기판에 상기 제1 신호의 하이 레벨의 전위가 인가되고, 상기 드레인에 상기 제1 전위가 입력된 상태에서, 상기 제3 트랜지스터는 약반전 상태 또는 강반전 상태인
    것을 특징으로 하는 반도체 집적 회로 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 반도체 집적 회로 장치에 있어서,
    소스에 제1 전위가 인가되는 제1 도전형의 제1 트랜지스터;
    소스에 제1 전위가 인가되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 제1 트랜지스터의 게이트에 접속되는 제1 도전형의 제2 트랜지스터; 및
    드레인에 상기 제1 트랜지스터의 상기 드레인으로부터의 전위가 인가되고, 게이트에 제1 신호가 인가되며, 소스에 제2 신호가 인가되는 제2 도전형의 제3 트랜지스터
    를 포함하고,
    상기 제2 신호의 제1 논리 레벨로부터 제2 논리 레벨로의 천이는 상기 제1 신호의 상기 제2 논리 레벨로부터 상기 제1 논리 레벨로의 천이보다 빠르며, 상기 제2 신호의 상기 제2 논리 레벨로부터 상기 제1 논리 레벨로의 천이는 상기 제1 신호의 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로의 천이보다 빠른 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 반도체 집적 회로 장치에 있어서,
    소스에 제1 전위가 인가되는 제1 도전형의 제1 트랜지스터;
    소스에 제1 전위가 인가되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 제1 트랜지스터의 게이트에 접속되는 제1 도전형의 제2 트랜지스터; 및
    드레인에 상기 제1 트랜지스터의 상기 드레인으로부터의 전위가 인가되고, 게이트에 제1 신호가 인가되며, 소스에 제2 신호가 인가되는 제2 도전형의 제3 트랜지스터
    를 포함하고,
    상기 제1 신호의 제1 논리 레벨로부터 제2 논리 레벨로의 천이는 상기 제2 신호의 상기 제2 논리 레벨로부터 상기 제1 논리 레벨로의 천이보다 느린 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 반도체 집적 회로 장치에 있어서,
    소스에 제1 전위가 인가되는 제1 도전형의 제1 트랜지스터;
    소스에 제1 전위가 인가되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 제1 트랜지스터의 게이트에 접속되는 제1 도전형의 제2 트랜지스터; 및
    드레인에 상기 제1 트랜지스터의 상기 드레인으로부터의 전위가 인가되고, 게이트에 제1 신호가 인가되며, 소스에 제2 신호가 인가되는 제2 도전형의 제3 트랜지스터
    를 포함하고,
    드레인이 상기 제2 트랜지스터의 드레인으로부터의 전위를 수신하고, 게이트에 상기 제1 신호와 반전 관계에 있는 제3 신호가 수신되며, 소스에 상기 제2 신호와 반전 관계에 있는 제4 신호가 수신되는 제2 도전형의 제4 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 삭제
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  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 제15항 내지 17항 중의 어느 한 항에 있어서, 상기 제3 트랜지스터의 임계 전압은 약 0V로 설정된 것을 특징으로 하는 반도체 집적 회로 장치.
  25. 제15항 내지 17항 중의 어느 한 항에 있어서, 상기 제1 신호가 하이 레벨일 때 상기 제1 전위는 상기 제1 신호의 전위에 대해 정전위이고, 상기 제1 도전형은 P형이며, 상기 제2 도전형은 N형이고, 상기 제3 트랜지스터는 접지 전위가 인가된 P형 반도체 영역 상에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  26. 제15항 내지 17항 중의 어느 한 항에 있어서, 상기 제1 신호가 로우 레벨일 때 상기 제1 전위는 상기 제1 신호의 전위에 대해 부전위이고, 상기 제1 도전형은 N형이며, 상기 제2 도전형은 P형이고, 상기 제3 트랜지스터는 전원 공급 전위가 인가된 N형 반도체 영역 상에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  27. 제1항에 있어서, 상기 제3 트랜지스터는 접지 전위가 인가된 P형 반도체 영역 상에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  28. 제1항 또는 제2항에 있어서, 상기 제3 트랜지스터의 임계 전압은 약 0V로 설정된 것을 특징으로 하는 반도체 집적 회로 장치.
  29. 제1항, 제2항 및 제27항 중 어느 한 항에 있어서, 상기 게이트 및 소스에 상기 제1 신호의 하이 레벨 전위가 인가되고, 기판에 상기 제1 신호의 로우 레벨 전위가 인가되고, 상기 드레인에 상기 제1 전위가 입력된 상태에서, 상기 제3 트랜지스터는 약반전 상태 또는 강반전 상태인 것을 특징으로 하는 반도체 집적 회로 장치.
  30. 제28항에 있어서, 상기 게이트 및 소스에 상기 제1 신호의 하이 레벨 전위가 인가되고, 기판에 상기 제1 신호의 로우 레벨 전위가 인가되고, 상기 드레인에 상기 제1 전위가 입력된 상태에서, 상기 제3 트랜지스터는 약반전 상태 또는 강반전 상태인 것을 특징으로 하는 반도체 집적 회로 장치.
  31. 제8항에 있어서, 상기 제2 신호는 상기 제1 신호의 반전 신호인 것을 특징으로 하는 반도체 집적 회로 장치.
  32. 제8항에 있어서, 상기 제3 트랜지스터는 전원 공급 전위가 인가된 N형 반도체 영역 상에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  33. 제8항 또는 31항에 있어서, 상기 제3 트랜지스터의 임계 전압은 약 0V로 설정된 것을 특징으로 하는 반도체 집적 회로 장치.
  34. 제8항, 제31항 및 제32항 중 어느 한 항에 있어서, 상기 게이트 및 소스에 상기 제1 신호의 로우 레벨 전위가 인가되고, 기판에 상기 제1 신호의 로우 레벨 전위가 인가되고, 상기 드레인에 상기 제1 전위가 입력된 상태에서, 상기 제3 트랜지스터는 약반전 상태 또는 강반전 상태인 것을 특징으로 하는 반도체 집적 회로 장치.
  35. 제33항에 있어서, 상기 게이트 및 소스에 상기 제1 신호의 로우 레벨 전위가 인가되고, 기판에 상기 제1 신호의 로우 레벨 전위가 인가되고, 상기 드레인에 상기 제1 전위가 입력된 상태에서, 상기 제3 트랜지스터는 약반전 상태 또는 강반전 상태인 것을 특징으로 하는 반도체 집적 회로 장치.
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