JPH1139865A - ワード線駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】電源電圧を低電圧化しながら選択されたワード
線に昇圧電圧を確実に供給し得るワード線駆動回路を提
供する。 【解決手段】ワード線駆動回路はプルアップトランジス
タ１００、プルダウントランジスタ１０１、ゲートトラ
ンジスタ１０２及び制御回路１０３を備える。ゲートト
ランジスタ１０２は、ワード線選択信号Ｓ及びワード線
非選択信号を前記プルアップトランジスタ１００のゲー
トに供給する。制御回路１０３は、ワード線選択信号Ｓ
がプルアップトランジスタ１００のゲートに供給された
後に、ゲートトランジスタ１０２をオフさせる。ゲート
トランジスタ１０２は、プルアップトランジスタ１００
に供給される昇圧電圧Ｖppに基づいて昇圧されるプルア
ップトランジスタ１００のゲート電圧を確実に維持する
ブートストラップ動作を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば半導体記憶
装置のワード線を駆動するワード線駆動回路に関するも
のである。

【０００２】近年の半導体記憶装置では、低消費電力化
を図るために、電源電圧の低電圧化が進められ、これに
ともなって、セル情報の書き込み動作及び読み出し動作
を安定して行うために、ワード線駆動回路では選択され
たワード線に電源電圧を昇圧した昇圧電圧を印加する構
成が採用されている。そこで、電源電圧が低電圧化され
たワード線駆動回路において、選択されたワード線に確
実に昇圧電圧を印加することが必要となっている。

【０００３】

【従来の技術】図９は、従来のワード線駆動回路の一例
を示す。入力端子であるノードＮ５０は、ＮチャネルＭ
ＯＳ（以下、ＮＭＯＳという）トランジスタＴr50 を介
してＮＭＯＳトランジスタＴr51 のゲート（ノードＮ５
１）に接続されている。

【０００４】前記ノードＮ５０は、インバータ５０の入
力端子に接続され、そのインバータ５０の出力端子（ノ
ードＮ５２）はＮＭＯＳトランジスタＴr52 のゲートに
接続されている。

【０００５】前記トランジスタＴr50 のゲートには、電
源Ｖccが供給されている。前記トランジスタＴr51 のソ
ースは、前記トランジスタＴr52 のドレインに接続さ
れ、同トランジスタＴr52 のソースは電源Ｖssに接続さ
れる。前記トランジスタＴr51，Ｔr52 の接続点、即ち
ノードＮ５３からワード線にワード線駆動電圧Ｖｗが出
力される。前記トランジスタＴr51 のドレインには、ロ
ウアドレス信号の最下位ビットに基づくワード線選択信
号が入力され、前記ノードＮ５３に接続されるワード線
の選択時に、前記電源Ｖccを昇圧して生成された昇圧電
圧Ｖppが供給され、同ワード線の非選択時には電源Ｖss
レベルが供給される。

【０００６】前記ノードＮ５０には、ワード線選択信号
Ｓが入力される。前記ワード線選択信号Ｓは、最下位ビ
ットを除くロウアドレス信号に基づいて生成され、前記
ノードＮ５３に接続されるワード線の選択時にＨレベ
ル、即ち電源Ｖccレベルが入力され、ワード線の非選択
時にＬレベル、即ち電源Ｖssレベルが入力される。そし
て、このようなワード線駆動回路が多数のワード線毎に
設けられている。

【０００７】このように構成されたワード線駆動回路で
は、制御信号Ｓ、即ちノードＮ５０が電圧Ｖccレベルと
なると、ノードＮ５１は電源ＶccからトランジスタＴr5
0 のしきい値分低い電位となり、ノードＮ５２はＬレベ
ルとなる。すると、トランジスタＴr51 はオンされ、ト
ランジスタＴr52 はオフされる。

【０００８】この状態で、トランジスタＴr51 に昇圧電
圧Ｖppが供給されると、トランジスタＴr51 のドレイン
・ゲート間容量に基づくカップリング動作により、ノー
ドＮ５１の電位はＶpp分昇圧されて、昇圧電圧Ｖppより
トランジスタＴr51 のしきい値分以上高いレベルとな
る。また、トランジスタＴr50 のゲートとノードＮ５０
間の電位差Ｖgsは０ｖであるため、トランジスタＴr50
はオフ状態となり、ノードＮ５１の電位は昇圧状態に維
持される。

【０００９】従って、前記ノードＮ５３に接続されたワ
ード線が選択されるとき、同ワード線にはワード線駆動
電圧Ｖｗとして、昇圧電圧Ｖppが供給される。

【００１０】

【発明が解決しようとする課題】上記のようなワード線
駆動回路において、ワード線選択信号ＳがＨレベルとな
った状態でトランジスタＴr51 のドレインに昇圧電圧Ｖ
ppが供給されるとき、トランジスタＴr50,Ｔr51 のしき
い値をＶth1,Ｖth2 とすれば、理論的にはノードＮ５１
はＶcc−Ｖth1 ＋Ｖppとなり、ノードＮ５３は、Ｖcc−
Ｖth1 ＋Ｖpp−Ｖth2 またはＶppとなる。

【００１１】また、消費電力の低減を図るために、電源
Ｖcc及び昇圧電圧Ｖppが低電圧化されているが、このし
きい値Ｖth1,Ｖth2 は電源Ｖccの低電圧化の割合ほど小
さくすることは困難である。

【００１２】すると、電源Ｖccの低電圧化にともなっ
て、電源Ｖcc及び昇圧電圧Ｖppに対するしきい値Ｖth1,
Ｖth2 の割合が増大し、Ｖpp＋Ｖth2 に対するノードＮ
５１の昇圧レベルマージンが小さくなる。

【００１３】また、トランジスタＴr50 のしきい値Ｖth
1 を小さく設定すると、昇圧電圧Ｖppの供給に基づいて
ノードＮ５１が昇圧されたとき、トランジスタＴr50 の
ドレイン・ソース間に流れるサブスレショルドリーク電
流が増加して、昇圧されたノードＮ５１の電位が急激に
低下してしまう。

【００１４】すると、ワード線駆動電圧Ｖｗが昇圧電圧
Ｖppレベル近傍まで引き上げられた後、当該ワード線が
選択状態に維持されるべき時に、トランジスタＴr51 が
オフされて、ワード線がフローティング状態となり、ワ
ード線のノイズマージンの低下、あるいはワード線電位
の低下が生じ、セル情報の書き込み動作及び読み出し動
作が不安定となる。

【００１５】この発明の目的は、電源電圧を昇圧した昇
圧電圧をワード線に供給する半導体記憶装置において、
電源電圧を低電圧化しながら選択されたワード線に昇圧
電圧を確実に供給し得るワード線駆動回路を提供するこ
とにある。

【００１６】

【課題を解決するための手段】図１は請求項１に記載し
た発明の原理説明図である。すなわち、ワード線駆動回
路はプルアップトランジスタ１００、プルダウントラン
ジスタ１０１、ゲートトランジスタ１０２及び制御回路
１０３を備える。プルアップトランジスタ１００はワー
ド線選択信号Ｓに基づいてオンされて、ワード線電位Ｖ
ｗをワード線選択レベルに引き上げる。プルダウントラ
ンジスタ１０１はワード線非選択信号に基づいてオンさ
れて、ワード線電位Ｖｗをワード線非選択レベルに引き
下げる。ゲートトランジスタ１０２は、前記ワード線選
択信号Ｓ及びワード線非選択信号を前記プルアップトラ
ンジスタ１００のゲートに供給する。そして、ゲートト
ランジスタ１０２は、前記プルアップトランジスタ１０
０に供給される昇圧電圧Ｖppに基づいて該プルアップト
ランジスタ１００のゲート電圧が昇圧されたとき、該ゲ
ート電圧を維持するブートストラップ動作を行う。

【００１７】制御回路１０３は、前記ワード線選択動作
時に、前記プルアップトランジスタ１００のゲートにワ
ード線選択信号Ｓが供給された後に、前記ゲートトラン
ジスタ１０２をオフさせる。

【００１８】請求項２では、前記ゲートトランジスタ及
び前記プルダウントランジスタのゲートは、同一信号で
前記制御回路により制御されることを要旨としている。
請求項３では、前記制御回路は、Ｌレベルの前記ワード
線非選択信号及びＨレベルのワード線選択信号を反転さ
せるインバータと、前記インバータの出力信号の立ち下
がりのみを遅延させて前記ゲートトランジスタのゲート
に出力する遅延回路とから構成したことを要旨としてい
る。

【００１９】請求項４では、前記遅延回路の出力信号
は、ゲートが電源に接続されたＮＭＯＳトランジスタを
介して前記ゲートトランジスタのゲートに入力すること
を要旨としている。

【００２０】請求項５では、前記遅延回路から前記ゲー
トトランジスタのゲートに出力するＨレベルの信号は、
前記昇圧電圧レベルの信号としたことを要旨としてい
る。 （作用）請求項１に記載の発明によれば、ワード線選択
信号Ｓがプルアップトランジスタ１００のゲートに供給
された後に、前記ゲートトランジスタ１０２は制御回路
１０３によりオフされる。従って、その後プルアップト
ランジスタ１００に昇圧電圧Ｖppが供給されたとき、前
記昇圧電圧Ｖppに基づいて昇圧される該プルアップトラ
ンジスタ１００のゲート電圧は確実に維持される。その
結果、ワード線選択信号Ｓを低電圧化しても、ワード線
電位Ｖｗを確実にワード線選択レベルに引き上げること
ができる。

【００２１】請求項２に記載の発明によれば、前記制御
回路から出力される信号により、前記ゲートトランジス
タ及び前記プルダウントランジスタのゲートが制御され
る。従って、ゲートトランジスタ及びプルダウントラン
ジスタのゲートに信号を供給する手段がそれぞれに必要
なく、回路の構成を簡単にすることができる。

【００２２】請求項３に記載の発明によれば、ワード線
非選択信号及びワード線選択信号はインバータにより反
転される。インバータの出力信号は遅延回路により立ち
下がりのみが遅延されて、前記ゲートトランジスタのゲ
ートに出力される。従って、ワード線選択信号がプルア
ップトランジスタのゲートに供給された後に、前記ゲー
トトランジスタを確実にオフすることができる。

【００２３】請求項４に記載の発明によれば、遅延回路
の出力信号は、ゲートが電源に接続されたＮＭＯＳトラ
ンジスタを介して前記ゲートトランジスタのゲートに入
力される。ゲートトランジスタにワード線選択信号が供
給されると、該ゲートトランジスタのゲート電圧は昇圧
され、ＮＭＯＳトランジスタにより行われるブートスト
ラップ動作により維持される。従って、ゲートトランジ
スタを介してプルアップトランジスタのゲートに供給さ
れるワード線選択信号Ｓの電位を低下させないようにす
ることができる。

【００２４】請求項５に記載の発明によれば、前記遅延
回路から前記ゲートトランジスタのゲートに出力される
Ｈレベルの信号は、前記昇圧電圧レベルの信号となる。
従って、ゲートトランジスタを介してプルアップトラン
ジスタのゲートに供給されるワード線選択信号Ｓの電位
を低下させないようにすることができる。

【００２５】

【発明の実施の形態】

（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態のワード線駆動回路を図２〜図５に従って説
明する。

【００２６】図２に示すワード線駆動回路１は、入力端
子であるノードＮ１が、ＮＭＯＳトランジスタで構成さ
れるゲートトランジスタＴr1を介してＮＭＯＳトランジ
スタで構成されるプルアップトランジスタＴr2のゲート
（ノードＮ２）に接続されている。

【００２７】前記ノードＮ１はインバータ２の入力端子
に接続され、そのインバータ２の出力端子は遅延回路３
の入力端子に接続されている。前記遅延回路３の出力端
子であるノードＮ３は前記トランジスタＴr1のゲート及
びＮＭＯＳトランジスタで構成されるプルダウントラン
ジスタＴr3のゲートに接続されている。

【００２８】前記トランジスタＴr2のソースは、前記ト
ランジスタＴr3のドレインに接続され、同トランジスタ
Ｔr3のソースは電源Ｖssに接続される。前記トランジス
タＴr2，Ｔr3の接続点、即ちノードＮ５からワード線に
ワード線駆動電圧Ｖｗが出力される。前記トランジスタ
Ｔr2のドレインには、ロウアドレス信号の最下位ビット
に基づくワード線選択信号が入力され、前記ノードＮ５
に接続されるワード線の選択時に、前記電源Ｖccを昇圧
して生成された昇圧電圧Ｖppが供給され、同ワード線の
非選択時には電源Ｖssレベルが供給される。

【００２９】前記ノードＮ1 には、ワード線選択信号Ｓ
が入力される。前記ワード線選択信号Ｓは、最下位ビッ
トを除くロウアドレス信号に基づいて生成され、前記ノ
ードＮ５に接続されるワード線の選択時にＨレベル、即
ち電源Ｖccレベルが入力され、ワード線の非選択時にＬ
レベル、即ち電源Ｖssレベルが入力される。そして、こ
のようなワード線駆動回路が多数のワード線毎に設けら
れている。

【００３０】前記遅延回路３は、例えば図３に示すよう
に、直列に接続された２段のインバータ４，５で構成さ
れ、初段のインバータ４のＰチャネルＭＯＳトランジス
タの駆動能力がＮチャネルＭＯＳトランジスタの駆動能
力より小さくなるように設定され、次段のインバータ５
のＮチャネルＭＯＳトランジスタの駆動能力がＰチャネ
ルＭＯＳトランジスタの駆動能力より小さくなるように
設定される。尚、本実施の形態では、インバータ２及び
遅延回路３が制御回路を構成している。

【００３１】このように構成されたワード線駆動回路１
では、前記制御信号Ｓ、即ちノードＮ１が前記電源Ｖss
レベルのとき、ノードＮ３はＨレベルでトランジスタＴ
r1はオンされるとともに、トランジスタＴr3がオンさ
れ、ノードＮ２はＬレベルとなってトランジスタＴr2が
オフされる。すると、ワード線駆動電圧Ｖｗは電源Ｖss
レベルとなる。

【００３２】ノードＮ１が前記電源Ｖccレベルとなる
と、図４に示すように、出力制御電圧としての前記ノー
ドＮ２の電位が電源ＶccからトランジスタＴr1のしきい
値分低い値となるとともに、遅延回路３に入力される信
号がＬレベルとなる。

【００３３】ノードＮ２が電源ＶccよりトランジスタＴ
r1のしきい値分低下した電位となった後、遅延回路３の
動作によりノードＮ３はＬレベルとなり、前記トランジ
スタＴr1，Ｔr3はオフされる。

【００３４】そして、ノードＮ４に昇圧電圧Ｖppが供給
されると、トランジスタＴr2のドレイン（ソース）・ゲ
ート間容量のカップリング動作により、前記ノードＮ２
の電位は昇圧される。このとき、前記トランジスタＴr1
のゲート・ソース間電圧Ｖgs、即ちノードＮ３，Ｎ１間
電圧は、−Ｖccであるため、トランジスタＴr2は確実に
オフされ、ノードＮ２の昇圧電圧は確実に維持される。

【００３５】従って、ノードＮ５から出力されるワード
線駆動電圧Ｖｗは、昇圧電圧Ｖppまで確実に引き上げら
れる。また、ノードＮ５から出力されるワード線駆動電
圧Ｖｗが所定時間昇圧電圧Ｖppレベルに維持された後、
ノードＮ４が電源Ｖssレベルに引き下げられ、次いでノ
ードＮ１が電源Ｖssレベルに引き下げられると、ノード
Ｎ３がＨレベルとなる。

【００３６】すると、トランジスタＴr2はオフされると
ともに、トランジスタＴr1，Ｔr3はオンされて、ノード
Ｎ２，Ｎ５は電源Ｖssレベルに引き下げられる。前記ワ
ード線駆動回路１は、例えば図５に示すようなＤＲＡＭ
に用いられる。尚、このＤＲＡＭのセル選択回路では、
前記インバータ２及び遅延回路３に相当する動作は、ワ
ードデコーダ回路６内で行われる。

【００３７】メモリセルアレイ７内には、多数のセルト
ランジスタＴrsが設けられ、各セルトランジスタＴrsの
ドレインはビット線ＢＬに接続され、各ビット線ＢＬは
センスアンプ部８に接続されている。各セルトランジス
タＴrsのゲートはワード線ＷＬに接続され、ワード線Ｗ
Ｌは前記ワード線駆動回路１のノードＮ５に接続されて
いる。隣り合うワード線駆動回路１のノードＮ４は、２
本のＶpp供給線ＳＬに交互に接続されている。

【００３８】ワードデコーダ回路６は、複数のアドレス
線ＡＬから入力されるロウアドレス信号に基づいて隣り
合う２つのワード線駆動回路１を選択し、そのノードＮ
１，Ｎ３を上記のように制御する。

【００３９】そして、Ｖpp供給線ＳＬのいずれか一方に
昇圧電圧Ｖppが供給されると、ノードＮ５の電位は、上
述したように昇圧電圧Ｖppまで確実に引き上げられて、
いずれか一本のワード線ＷＬにワード線駆動電圧Ｖｗが
出力される。

【００４０】上記のように構成されたワード線駆動回路
１では、次に示す作用効果を得ることができる。 （１）本実施の形態では、カップリング動作によりノー
ドＮ２の電位が昇圧されたとき、トランジスタＴr1のゲ
ート・ソース間電圧Ｖgsは−Ｖccとなる。従って、トラ
ンジスタＴr1は確実にカットオフされてサブスレッショ
ルドリーク電流は無くなり、ノードＮ２を昇圧レベルに
確実に維持することができる。この結果、電源Ｖccを低
電圧化しながら、ワード線駆動電圧Ｖｗを昇圧電圧Ｖpp
レベルまで確実に引き上げることができる。

【００４１】（２）本実施の形態では、遅延回路３の動
作により、ワード線選択信号Ｓが電源Ｖccレベルとなっ
たとき、ノードＮ２の電位が確実に電源Ｖccよりトラン
ジスタＴr1のしきい値分低下した電位となった後に、ト
ランジスタＴr1をオフさせることができる。従って、ト
ランジスタＴr1でのサブスレッショルドリーク電流の発
生を防止して、ノードＮ２を昇圧レベルに確実に維持す
ることができる。

【００４２】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態のワード線駆動回路を図６，７
に従って説明する。図６に示すワード線駆動回路１０
は、第１の実施の形態のワード線駆動回路１にＮＭＯＳ
トランジスタＴr10 を加えたものであり、第１の実施の
形態と同一構成部分については同一符号を付してその説
明を省略する。

【００４３】前記トランジスタＴr1のゲートは、前記ト
ランジスタＴr10 を介して前記ノードＮ３に接続されて
いる。このトランジスタＴr10 のゲートには、前記電源
Ｖccが供給されている。

【００４４】このように構成されたワード線駆動回路１
０では、ノードＮ１が電源Ｖssレベルのとき、ノードＮ
３は電源Ｖccレベルで、トランジスタＴr10 のソース、
即ちトランジスタＴr1のゲート電圧であるノードＮ６の
電位は電源ＶccよりトランジスタＴr10 のしきい値分低
下した値となっており、トランジスタＴr1はオンされ
て、ノードＮ２は電源Ｖssレベルとなる。

【００４５】ノードＮ１が電源Ｖccレベルとなると、ト
ランジスタＴr1のドレイン・ゲート間容量のカップリン
グ動作により、ノードＮ６の電位は図７に示すように昇
圧される。このとき、トランジスタＴr10 のゲートとノ
ードＮ３間の電位差は０ｖであるため、トランジスタＴ
r10 はオフ状態となり、ノードＮ６の電位は昇圧状態に
維持される。従って、ノードＮ２の電位は電源Ｖccレベ
ルまで引き上げられる。

【００４６】ノードＮ２の電位が電源Ｖccレベルとなっ
た後、遅延回路３の動作によりノードＮ３はＬレベルと
なり、トランジスタＴr3はオフされるとともに、ノード
Ｎ６はＬレベルとなり、トランジスタＴr1はオフされ
る。

【００４７】そして、ノードＮ４に昇圧電圧Ｖppが供給
されると、トランジスタＴr2のドレイン・ゲート間容量
のカップリング動作により、ノードＮ２の電位は昇圧さ
れる。このとき、トランジスタＴr1のゲート・ソース間
電圧Ｖgs、即ちノードＮ６，Ｎ１間電圧Ｖgsは、−Ｖcc
であるため、トランジスタＴr2は確実にオフされて、ノ
ードＮ２の昇圧電圧は確実に維持される。

【００４８】従って、ノードＮ５から出力されるワード
線駆動電圧Ｖｗは、昇圧電圧Ｖppまで確実に引き上げら
れる。また、ワード線駆動電圧Ｖｗが所定時間昇圧電圧
Ｖppレベルに維持された後、ノードＮ４が電源Ｖssレベ
ルに引き下げられ、次いでノードＮ１が電源Ｖssレベル
に引き下げられると、ノードＮ３がＨレベルとなる。

【００４９】すると、トランジスタＴr2はオフされると
ともに、トランジスタＴr1，Ｔr3はオンされて、ノード
Ｎ２，Ｎ５は電源Ｖssレベルに引き下げられる。上記の
ように構成されたワード線駆動回路１０では、次に示す
作用効果を得ることができる。

【００５０】（１）本実施の形態では、ノードＮ１が電
源Ｖccレベルとなると、ノードＮ６の電位は昇圧され、
維持される。従って、前記ノードＮ２の電位は電源Ｖcc
レベルまで上昇される。そして、ノードＮ４に昇圧電圧
Ｖppが供給されると、ノードＮ２の電位は昇圧され理論
的には、電源Ｖcc＋昇圧電圧Ｖppとなる。即ち、ノード
Ｎ２の電位は、第１の実施の形態のワード線駆動回路１
に比べトランジスタＴr1のしきい値に分高い値となる。
この結果、更に電源Ｖccを低電圧化しながら、ワード線
駆動電圧Ｖｗを昇圧電圧Ｖppレベルまで確実に引き上げ
ることができる。

【００５１】上記実施の形態は以下のように変更して実
施してもよい。 ○第１の実施の形態では、ノードＮ３における電位の振
幅は電源Ｖssから電源Ｖccとして説明したが、遅延回路
３に昇圧電圧Ｖppを入力し、ノードＮ３における電位の
振幅を電源Ｖssから昇圧電圧Ｖppとなるようにしてもよ
い。このようにすると、ノードＮ１が電源Ｖccレベルと
なったときのノードＮ３の電位は昇圧電圧Ｖppなので、
ノードＮ２の電位は、図８に示すように電源Ｖccまで上
昇される。従って、第２の実施の形態の効果と同様の効
果を得ることができる。

【００５２】○上記第１の実施の形態では、遅延回路３
の出力端子はトランジスタＴr1，Ｔr3のゲートに接続さ
れているとしたが、遅延回路３の出力端子はトランジス
タＴr1のゲートのみに接続し、トランジスタＴr3のゲー
トにはインバータ２の出力端子を接続するようにしても
よい。このようにすると、トランジスタＴr2がオンされ
るとともに、トランジスタＴr3がオフされるので、ノー
ドＮ４に誤ったタイミングで昇圧電圧Ｖppが供給されて
も、ノードＮ４から電源Ｖssに貫通電流が流れることは
ない。

【００５３】○第２の実施の形態では、遅延回路３の出
力端子はトランジスタＴr10 のドレイン及びトランジス
タＴr3のゲートに接続されているとしたが、遅延回路３
の出力端子はトランジスタＴr10 のドレインのみに接続
し、トランジスタＴr3のゲートにはインバータ２の出力
端子を接続するようにしてもよい。このようにすると、
トランジスタＴr2がオンされるとともに、トランジスタ
Ｔr3がオフされるので、ノードＮ４に誤ったタイミング
で昇圧電圧Ｖppが供給されても、ノードＮ４から電源Ｖ
ssに貫通電流が流れることはない。

【００５４】○前記遅延回路３に備えられる２段のイン
バータ４，５の段数を４段、６段等の他の偶数段に変更
してもよい。 ○前記遅延回路３は、入力信号を単純に遅延するだけの
回路であってもよい。

【００５５】

【発明の効果】以上詳述したように本発明によれば、電
源電圧を昇圧した昇圧電圧をワード線に供給する半導体
記憶装置において、電源電圧を低電圧化しながら選択さ
れたワード線に昇圧電圧を確実に供給し得るワード線駆
動回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図。

【図２】第１の実施の形態のワード線駆動回路を示す回
路図。

【図３】第１の実施の形態における遅延回路を示す回路
図。

【図４】第１の実施の形態のワード線駆動回路の動作を
示す波形図。

【図５】第１の実施の形態におけるセル選択回路を示す
回路図。

【図６】第２の実施の形態のワード線駆動回路を示す回
路図。

【図７】第２の実施の形態のワード線駆動回路の動作を
示す波形図。

【図８】別例のワード線駆動回路の動作を示す波形図。

【図９】従来のワード線駆動回路を示す回路図。

【符号の説明】

１００ プルアップトランジスタ １０１ プルダウントランジスタ １０２ ゲートトランジスタ １０３ 制御回路 Ｓ ワード線選択信号 Ｖpp 昇圧電圧

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ワード線選択信号に基づいてオンされ
   て、ワード線電位をワード線選択レベルに引き上げるプ
   ルアップトランジスタと、 ワード線非選択信号に基づいてオンされて、ワード線電
   位をワード線非選択レベルに引き下げるプルダウントラ
   ンジスタと、 前記ワード線選択信号及びワード線非選択信号を前記プ
   ルアップトランジスタのゲートに供給するゲートトラン
   ジスタと、 前記ゲートトランジスタは、前記プルアップトランジス
   タに供給される昇圧電圧に基づいて該プルアップトラン
   ジスタのゲート電圧が昇圧されたとき、該ゲート電圧を
   維持するブートストラップ動作を行うこととを備えたワ
   ード線駆動回路であって、 前記ワード線選択動作時に、前記プルアップトランジス
   タのゲートにワード線選択信号が供給された後に、前記
   ゲートトランジスタをオフさせる制御回路を備えたこと
   を特徴とするワード線駆動回路。
2. 【請求項２】 前記ゲートトランジスタ及び前記プルダ
   ウントランジスタのゲートは、 同一信号で前記制御回路により制御されることを特徴と
   する請求項１に記載のワード線駆動回路。
3. 【請求項３】 前記制御回路は、 Ｌレベルの前記ワード線非選択信号及びＨレベルのワー
   ド線選択信号を反転させるインバータと、 前記インバータの出力信号の立ち下がりのみを遅延させ
   て前記ゲートトランジスタのゲートに出力する遅延回路
   とから構成したことを特徴とする請求項１又は２に記載
   のワード線駆動回路。
4. 【請求項４】 前記遅延回路の出力信号は、ゲートが電
   源に接続されたＮＭＯＳトランジスタを介して前記ゲー
   トトランジスタのゲートに入力することを特徴とする請
   求項３に記載のワード線駆動回路。
5. 【請求項５】 前記遅延回路から前記ゲートトランジス
   タのゲートに出力するＨレベルの信号は、前記昇圧電圧
   レベルの信号としたことを特徴とする請求項３に記載の
   ワード線駆動回路。