JP4518234B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にデータを記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭ（Static Random Access Memory）の読み出し動作は、一般に、クロック信号を受けてアドレス信号をデコードし、ワード線を選択する。選択されたワード線に接続されたメモリセルは、記憶していたデータ信号を相補ビット線に出力する。センスアンプ回路は、相補ビット線に出力されたデータ信号の差を増幅して出力する。
【０００３】
図８は、従来のＳＲＡＭの回路ブロック図である。図に示すＳＲＡＭ１００は、コントロール回路（ＣＴ）１０１、アドレスデコーダ回路（ＤＣ）１０２、メモリセル（ＭＣ）１０３ａａ〜１０３ｍｎ、センスアンプ回路（ＳＡ）１０４ａ〜１０４ｎから構成されている。
【０００４】
コントロール回路１０１は、アドレス信号ＩＡとクロック信号ＣＫを受信し、アドレスデコーダ回路１０２に送る。また、コントロール回路１０１は、受信したクロック信号ＣＫを所定時間遅延し、読み出し信号ＲＳとしてセンスアンプ回路１０４ａ〜１０４ｎに出力する。
【０００５】
アドレスデコーダ回路１０２は、クロック信号ＣＫを受信して、アドレス信号ＩＡをデコードし、メモリセル１０３ａａ〜１０３ｍｎのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたメモリセル１０３ａａ〜１０３ｍｎは、記憶していたデータ信号を相補ビット線ＢＬ，ＸＢＬに出力する。
【０００６】
センスアンプ回路１０４ａ〜１０４ｎは、読み出し信号ＲＳを受信して、相補ビット線ＢＬ，ＸＢＬに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。
【０００７】
ところで、センスアンプ回路１０４ａ〜１０４ｎは、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。
【０００８】
図９は、相補ビット線に出力されるデータ信号を示す。図に示すように、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差は、メモリセル１０３ａａ〜１０３ｍｎが選択されてから、時間の経過とともに大きくなる。
【０００９】
そのため、コントロール回路１０１は、センスアンプ回路１０４ａ〜１０４ｎがデータ信号を正しく増幅できるように、クロック信号ＣＫを遅延させた読み出し信号ＲＳを出力する。このクロック信号ＣＫの遅延は、遅延バッファ回路によって行われる。
【００１０】
図１０は、コントロール回路を示す図で、（ａ）はコントロール回路のブロック図、（ｂ）は遅延バッファ回路の回路図を示す。
図１０（ａ）に示すように、コントロール回路１０１は、パルスジェネレータ（pulse generator）１０１ａと、遅延バッファ回路１０１ｂａ〜１０１ｂｎを有している。コントロール回路１０１のパルスジェネレータ１０１ａは、クロック信号ＣＫを整形し、遅延バッファ回路１０１ｂａに送る。
【００１１】
遅延バッファ回路１０１ｂａは、図１０（ｂ）に示すように、ＰチャネルＭＯＳトランジスタＴｒ７、ＮチャネルＭＯＳトランジスタＴｒ８から構成されるインバータ回路で、クロック信号ＣＫを所定時間遅延させる。遅延バッファ回路１０１ｂｂ〜１０１ｂｎは、遅延バッファ回路１０１ｂａと同じ回路構成である。
【００１２】
クロック信号ＣＫは、遅延バッファ回路１０１ｂａ〜１０１ｂｎの多段接続によって所定時間遅延され、読み出し信号ＲＳとして、センスアンプ回路１０４ａ〜１０４ｎへ出力される。
【００１３】
【発明が解決しようとする課題】
ところで、アドレス信号ＩＡ、クロック信号ＣＫがコントロール回路１０１に入力されてから、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間は、ＳＲＡＭ１００に供給される電源電圧に依存する。また、遅延バッファ回路１０１ｂａ〜１０１ｂｎがクロック信号ＣＫを遅延する遅延時間は、ＳＲＡＭ１００に供給される電源電圧に依存する。そして、選択時間、遅延時間の両者の電源依存度は、基本的に同じである。
【００１４】
図１１は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。図に示す波形Ｃ１は、電源電圧とアドレス信号ＩＡ、クロック信号ＣＫがコントロール回路１０１に入力されてから、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間との関係を示す。波形Ｃ２は、電源電圧と遅延バッファ回路１０１ｂａ〜１０１ｂｎがクロック信号ＣＫを遅延する遅延時間との関係を示す。波形Ｃ３は、電源電圧と相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差との関係を示す。波形Ｃ１，Ｃ２に示すように、選択時間と遅延時間は、電源電圧の低下に伴って同じように多くなる。データ信号の電位差は、波形Ｃ３に示すように、電源電圧の低下に伴って小さくなる。
【００１５】
電源電圧の許容範囲内の低電圧側においてＳＲＡＭ１００を動作させた場合、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間が遅延するとともに、データ信号の電位差は小さくなる。このため、データ信号がセンスアンプ回路１０４ａ〜１０４ｎによって増幅することができる電位差を持つまで、クロック信号ＣＫの遅延時間をより遅延させる必要がある。
【００１６】
従って、動作を保証するため、電源電圧の許容範囲内の最低電圧において、データ信号がセンスアンプ回路１０４ａ〜１０４ｎによって増幅することができる電位差を持つまで、クロック信号ＣＫを遅延させる必要がある。そのため、遅延バッファ回路を追加接続する必要がある。
【００１７】
しかし、電源電圧の許容範囲内の標準電圧、高電圧側では、必要以上の遅延時間を持ってしまい、データ信号の読み出しの高速化の妨げになる。特開平９−２５１７９３に示す半導体記憶装置及びデータ処理装置によって、この高速化の妨げを解消することも可能であるが、デプレッションタイプ・トランジスタでは、しきい電圧制御用のイオン注入工程など特別プロセスを必要とするため、高コストになるという問題点があった。
【００１８】
本発明はこのような点に鑑みてなされたものであり、特別プロセスを用いることなく低コストで、データ信号の読み出し動作の高速化ができる半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明では、上記課題を解決するために、データを記憶する半導体記憶装置において、複数のメモリセルから出力されるデータ信号を、読み出し信号を受けて増幅し出力するセンスアンプ回路と、外部から入力されるクロック信号を遅延して前記読み出し信号を出力するための遅延インバータ回路と、前記遅延インバータ回路に供給される電源電圧を低く設定し、前記読み出し信号の遅延時間の電源電圧依存と、前記複数のメモリセルから出力される前記データ信号の出力時間の電源電圧依存とに差を生じさせ、前記電源電圧が高電圧側に近づくにつれて、前記読み出し信号の遅延時間と前記データ信号の出力時間の時間差を減少させる、前記遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路と、を有することを特徴とする半導体記憶装置が提供される。
【００２０】
このような半導体記憶装置によれば、エンハンスメントタイプ・トランジスタ回路によって、遅延インバータ回路の電源を低く設定し、読み出し信号の遅延時間の電源電圧依存とメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせることにより、特別なプロセスを用いることなく、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化する。
【００２１】
【発明の実施の形態】
以下、本発明の第１の実施の形態を図面を参照して説明する。
図２は、本発明の第１の実施の形態に係るＳＲＡＭの回路ブロック図を示す。ＳＲＡＭ１０は、コントロール回路（ＣＴ）２０、アドレスデコーダ回路（ＤＣ）３０、メモリセル（ＭＣ）４０ａａ〜４０ｍｎ、センスアンプ回路（ＳＡ）５０ａ〜５０ｎから構成されている。
【００２２】
コントロール回路２０は、外部からのアドレス信号ＩＡ、クロック信号ＣＫ１を受信し、アドレスデコーダ回路３０に送る。また、コントロール回路２０は、受信したクロック信号ＣＫ１を所定時間遅延し、読み出し信号ＲＳｎとしてセンスアンプ回路５０ａ〜５０ｎに出力する。
【００２３】
アドレスデコーダ回路３０は、クロック信号ＣＫ１を受信して、アドレス信号ＩＡをデコードし、メモリセル４０ａａ〜４０ｍｎのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたメモリセル４０ａａ〜４０ｍｎは、記憶していたデータ信号を相補ビット線ＢＬ，ＸＢＬに出力する。
【００２４】
センスアンプ回路５０ａ〜５０ｎは、読み出し信号ＲＳｎを受信して、相補ビット線ＢＬ，ＸＢＬに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。
【００２５】
センスアンプ回路５０ａ〜５０ｎは、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。そのため、コントロール回路２０は、アドレス信号ＩＡ、クロック信号ＣＫ１が入力されてから、相補ビット線ＢＬ，ＸＢＬに、センスアンプ回路５０ａ〜５０ｎがデータ信号を増幅できる電位差が出力されるまで、クロック信号ＣＫ１を遅延する。すなわち、相補ビット線ＢＬ，ＸＢＬ間に、所定の電位差が生じたときに、読み出し信号ＲＳｎがセンスアンプ回路５０ａ〜５０ｎに出力される。
【００２６】
図３は、コントロール回路の回路ブロック図を示す。図に示すように、コントロール回路２０は、パルスジェネレータ（pulse generator）２１と、遅延バッファ回路２２ａ〜２２ｎを有している。
【００２７】
コントロール回路２０のパルスジェネレータ２１は、クロック信号ＣＫ１を整形し、クロック信号ＣＫ２を遅延バッファ回路２２ａ〜２２ｎに送る。遅延バッファ回路２２ａは、クロック信号ＣＫ２を遅延し、読み出し信号ＲＳ１を出力する。以下、遅延バッファ回路２２ｂ〜２２ｎは、読み出し信号ＲＳ１を読み出し信号ＲＳ２〜ＲＳｎと遅延して出力する。遅延バッファ回路が直列に多く接続されているほど、クロック信号ＣＫ２は、より遅延される。
【００２８】
図１は、遅延バッファ回路の回路図を示す。図に示すように遅延バッファ回路２２ａは、エンハンスメントタイプのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＴｒ１，Ｔｒ３、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ２から構成される。
【００２９】
ＰＭＯＳトランジスタＴｒ３のソースは、ＳＲＡＭに供給されている電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＴｒ３のゲートとドレインは接続されており、ＰＭＯＳトランジスタＴｒ３のソース−ドレイン間は、ダイオードと同じ作用をする。
【００３０】
ＰＭＯＳトランジスタＴｒ１のソースは、ＰＭＯＳトランジスタＴｒ３のゲート、ソースに接続されている。
ＮＭＯＳトランジスタＴｒ２のドレインは、ＰＭＯＳトランジスタＴｒ１のドレインに接続されている。ＮＭＯＳトランジスタＴｒ２のゲートは、ＰＭＯＳトランジスタＴｒ１のゲートに接続されている。ＮＭＯＳトランジスタＴｒ２のソースは、ＳＲＡＭ１に供給される電源ＶＳＳに接続されている。なお、電源ＶＤＤ，ＶＳＳの電圧には、電源ＶＤＤ＞電源ＶＳＳの関係がある。例えば、電源ＶＤＤは、電源の正極で、電源ＶＳＳは、グランドである。
【００３１】
ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２によって、遅延インバータ回路２２ａａが構成される。そして、遅延インバータ回路２２ａａに供給される電源ＶＤＤが、ダイオード接続されたＰＭＯＳトランジスタＴｒ３によって下げられる。すなわち、ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２によって構成された遅延インバータ回路２２ａａは、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００３２】
なお、遅延バッファ回路２２ｂ〜２２ｎは、遅延バッファ回路２２ａと同じ回路構成であり、その説明は省略する。
図４は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【００３３】
図に示す波形Ａ１は、電源電圧とアドレス信号ＩＡ、クロック信号ＣＫ１がコントロール回路２０に入力されてから、メモリセル４０ａａ〜４０ｍｎが選択されるまでの選択時間との関係を示す。
【００３４】
波形Ａ２ａは、電源電圧と遅延バッファ回路２２ａ〜２２ｎがクロック信号ＣＫ１を遅延する遅延時間との関係を示す。
波形Ａ２ｂは、電源電圧と図１においてＰＭＯＳトランジスタＴｒ３が接続されない場合の遅延バッファ回路（従来の遅延バッファ回路）がクロック信号ＣＫ１を遅延する遅延時間との関係を示す。
【００３５】
波形Ａ３は、電源電圧と遅延時間のタイミング調整がおこなわれた遅延バッファ回路２２ａ〜２２ｎがクロック信号ＣＫ１を遅延する遅延時間の関係を示す。
波形Ａ４は、電源電圧と相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差との関係を示す。
【００３６】
遅延バッファ回路２２ａ〜２２ｎは、供給される電源ＶＤＤをダイオード接続されたＰＭＯＳトランジスタＴｒ３によって下げられる。これにより、従来の遅延インバータ回路に対し、信号を遅延する遅延時間が長くなる。すなわち、波形Ａ２ａは、波形Ａ２ｂを電源電圧の高い方へ（図中において右方）シフトさせた状態となる。
【００３７】
このままでは、遅延時間がかかりすぎなので、遅延バッファ回路２２ａ〜２２ｎの接続数を減らすなどをして、遅延時間のタイミング調整を行う。遅延バッファ回路２２ａ〜２２ｎの接続数を減らした場合、波形Ａ３に示すように、波形Ａ２は、遅延時間が減る方向（図中において下方）へシフトされる。
【００３８】
ここで、波形Ａ１と波形Ａ３を比較すると、矢印Ｂ１，Ｂ２に示すように、電圧電源が低くなるに連れて、波形Ａ３の遅延時間と波形Ａ１の選択時間との時間差は大きくなる。
【００３９】
すなわち、電源電圧の許容範囲内の低電圧側においては、アドレス信号ＩＡがコントロール回路２０に入力されてからメモリセル４０ａａ〜４０ｍｎが選択されるまでの選択時間より、クロック信号ＣＫ１は、十分遅延される。そして、電源電圧が高電圧側に近づくにつれて、遅延時間と選択時間の時間差は、減少される。
【００４０】
このように、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００４１】
次に本発明の第２の実施の形態を図面を参照して説明する。第２の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路２２ａの構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【００４２】
図５は、本発明の第２の実施の形態に係る遅延バッファ回路の回路図を示す。図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６１は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ４から構成される。
【００４３】
ＮＭＯＳトランジスタＴｒ４のソースは、電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＴｒ４のゲートとドレインは、遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースに接続されている。ＮＭＯＳトランジスタＴｒ４のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。
【００４４】
遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースは、電源ＶＤＤに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ４を、遅延インバータ回路２２ａａと電源ＶＳＳの間に接続することにより、遅延バッファ回路６１は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００４５】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００４６】
次に本発明の第３の実施の形態を図面を参照して説明する。第３の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【００４７】
図６は、本発明の第３の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６２は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ５から構成される。
【００４８】
ＮＭＯＳトランジスタＴｒ５のゲート、ドレインは、電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＴｒ５のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。ＮＭＯＳトランジスタＴｒ５のソースは、遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースに接続されている。
【００４９】
遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースは、電源ＶＳＳに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ５を、遅延インバータ回路２２ａａと電源ＶＤＤの間に接続することにより、遅延バッファ回路６２は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００５０】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００５１】
次に本発明の第４の実施の形態を図面を参照して説明する。第４の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【００５２】
図７は、本発明の第４の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６３は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＴｒ６から構成される。
【００５３】
ＰＭＯＳトランジスタＴｒ６のゲートとドレインは、電源ＶＳＳに接続されている。ＰＭＯＳトランジスタＴｒ６のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。ＰＭＯＳトランジスタＴｒ６のソースは、遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースに接続されている。
【００５４】
遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースは、電源ＶＤＤに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ６を、遅延インバータ回路２２ａａと電源ＶＳＳの間に接続することにより、遅延バッファ回路６２は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００５５】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００５６】
【発明の効果】
以上説明したように本発明では、遅延インバータ回路に供給される電源電圧を低く設定し、読み出し信号の遅延時間の電源電圧依存と、複数のメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせ、電源電圧が高電圧側に近づくにつれて、読み出し信号の遅延時間とデータ信号の出力時間の時間差を減少させる、遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路を備えるようにした。
【００５７】
これにより、特別なプロセスを用いることなく低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【図面の簡単な説明】
【図１】遅延バッファ回路の回路図を示す。
【図２】本発明の第１の実施の形態に係るＳＲＡＭの回路ブロック図を示す。
【図３】コントロール回路の回路ブロック図を示す。
【図４】電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【図５】本発明の第２の実施の形態に係る遅延バッファ回路の回路図を示す。
【図６】本発明の第３の実施の形態に係る遅延バッファ回路の回路図を示す。
【図７】本発明の第４の実施の形態に係る遅延バッファ回路の回路図を示す。
【図８】従来のＳＲＡＭの回路ブロック図である。
【図９】相補ビット線に出力されるデータ信号を示す。
【図１０】コントロール回路を示す図で、（ａ）はコントロール回路のブロック図、（ｂ）は遅延バッファ回路の回路図を示す。
【図１１】電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【符号の説明】
１０ ＳＲＡＭ
２０ コントロール回路
２２ａ〜２２ｎ，６１〜６３ 遅延バッファ回路
２２ａａ 遅延インバータ回路
３０ アドレスデコーダ
４０ａａ〜４０ｍｎ メモリセル
５０ センスアンプ回路
Ｔｒ１，Ｔｒ３，Ｔｒ６，Ｔｒ７ ＰチャネルＭＯＳトランジスタ
Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ８ ＮチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にデータを記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭ（Static Random Access Memory）の読み出し動作は、一般に、クロック信号を受けてアドレス信号をデコードし、ワード線を選択する。選択されたワード線に接続されたメモリセルは、記憶していたデータ信号を相補ビット線に出力する。センスアンプ回路は、相補ビット線に出力されたデータ信号の差を増幅して出力する。
【０００３】
図８は、従来のＳＲＡＭの回路ブロック図である。図に示すＳＲＡＭ１００は、コントロール回路（ＣＴ）１０１、アドレスデコーダ回路（ＤＣ）１０２、メモリセル（ＭＣ）１０３ａａ〜１０３ｍｎ、センスアンプ回路（ＳＡ）１０４ａ〜１０４ｎから構成されている。
【０００４】
コントロール回路１０１は、アドレス信号ＩＡとクロック信号ＣＫを受信し、アドレスデコーダ回路１０２に送る。また、コントロール回路１０１は、受信したクロック信号ＣＫを所定時間遅延し、読み出し信号ＲＳとしてセンスアンプ回路１０４ａ〜１０４ｎに出力する。
【０００５】
アドレスデコーダ回路１０２は、クロック信号ＣＫを受信して、アドレス信号ＩＡをデコードし、メモリセル１０３ａａ〜１０３ｍｎのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたメモリセル１０３ａａ〜１０３ｍｎは、記憶していたデータ信号を相補ビット線ＢＬ，ＸＢＬに出力する。
【０００６】
センスアンプ回路１０４ａ〜１０４ｎは、読み出し信号ＲＳを受信して、相補ビット線ＢＬ，ＸＢＬに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。
【０００７】
ところで、センスアンプ回路１０４ａ〜１０４ｎは、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。
【０００８】
図９は、相補ビット線に出力されるデータ信号を示す。図に示すように、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差は、メモリセル１０３ａａ〜１０３ｍｎが選択されてから、時間の経過とともに大きくなる。
【０００９】
そのため、コントロール回路１０１は、センスアンプ回路１０４ａ〜１０４ｎがデータ信号を正しく増幅できるように、クロック信号ＣＫを遅延させた読み出し信号ＲＳを出力する。このクロック信号ＣＫの遅延は、遅延バッファ回路によって行われる。
【００１０】
図１０は、コントロール回路を示す図で、（ａ）はコントロール回路のブロック図、（ｂ）は遅延バッファ回路の回路図を示す。
図１０（ａ）に示すように、コントロール回路１０１は、パルスジェネレータ（pulse generator）１０１ａと、遅延バッファ回路１０１ｂａ〜１０１ｂｎを有している。コントロール回路１０１のパルスジェネレータ１０１ａは、クロック信号ＣＫを整形し、遅延バッファ回路１０１ｂａに送る。
【００１１】
遅延バッファ回路１０１ｂａは、図１０（ｂ）に示すように、ＰチャネルＭＯＳトランジスタＴｒ７、ＮチャネルＭＯＳトランジスタＴｒ８から構成されるインバータ回路で、クロック信号ＣＫを所定時間遅延させる。遅延バッファ回路１０１ｂｂ〜１０１ｂｎは、遅延バッファ回路１０１ｂａと同じ回路構成である。
【００１２】
クロック信号ＣＫは、遅延バッファ回路１０１ｂａ〜１０１ｂｎの多段接続によって所定時間遅延され、読み出し信号ＲＳとして、センスアンプ回路１０４ａ〜１０４ｎへ出力される。
【００１３】
【発明が解決しようとする課題】
ところで、アドレス信号ＩＡ、クロック信号ＣＫがコントロール回路１０１に入力されてから、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間は、ＳＲＡＭ１００に供給される電源電圧に依存する。また、遅延バッファ回路１０１ｂａ〜１０１ｂｎがクロック信号ＣＫを遅延する遅延時間は、ＳＲＡＭ１００に供給される電源電圧に依存する。そして、選択時間、遅延時間の両者の電源依存度は、基本的に同じである。
【００１４】
図１１は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。図に示す波形Ｃ１は、電源電圧とアドレス信号ＩＡ、クロック信号ＣＫがコントロール回路１０１に入力されてから、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間との関係を示す。波形Ｃ２は、電源電圧と遅延バッファ回路１０１ｂａ〜１０１ｂｎがクロック信号ＣＫを遅延する遅延時間との関係を示す。波形Ｃ３は、電源電圧と相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差との関係を示す。波形Ｃ１，Ｃ２に示すように、選択時間と遅延時間は、電源電圧の低下に伴って同じように多くなる。データ信号の電位差は、波形Ｃ３に示すように、電源電圧の低下に伴って小さくなる。
【００１５】
電源電圧の許容範囲内の低電圧側においてＳＲＡＭ１００を動作させた場合、メモリセル１０３ａａ〜１０３ｍｎが選択されるまでの選択時間が遅延するとともに、データ信号の電位差は小さくなる。このため、データ信号がセンスアンプ回路１０４ａ〜１０４ｎによって増幅することができる電位差を持つまで、クロック信号ＣＫの遅延時間をより遅延させる必要がある。
【００１６】
従って、動作を保証するため、電源電圧の許容範囲内の最低電圧において、データ信号がセンスアンプ回路１０４ａ〜１０４ｎによって増幅することができる電位差を持つまで、クロック信号ＣＫを遅延させる必要がある。そのため、遅延バッファ回路を追加接続する必要がある。
【００１７】
しかし、電源電圧の許容範囲内の標準電圧、高電圧側では、必要以上の遅延時間を持ってしまい、データ信号の読み出しの高速化の妨げになる。特開平９−２５１７９３に示す半導体記憶装置及びデータ処理装置によって、この高速化の妨げを解消することも可能であるが、デプレッションタイプ・トランジスタでは、しきい電圧制御用のイオン注入工程など特別プロセスを必要とするため、高コストになるという問題点があった。
【００１８】
本発明はこのような点に鑑みてなされたものであり、特別プロセスを用いることなく低コストで、データ信号の読み出し動作の高速化ができる半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明では、上記課題を解決するために、データを記憶する半導体記憶装置において、複数のメモリセルから出力されるデータ信号を、読み出し信号を受けて増幅し出力するセンスアンプ回路と、外部から入力されるクロック信号を遅延して前記読み出し信号を出力するための遅延インバータ回路と、前記遅延インバータ回路に供給される電源電圧を低く設定し、前記読み出し信号の遅延時間の電源電圧依存と、前記複数のメモリセルから出力される前記データ信号の出力時間の電源電圧依存とに差を生じさせ、前記電源電圧が高電圧側に近づくにつれて、前記読み出し信号の遅延時間と前記データ信号の出力時間の時間差を減少させる、前記遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路と、を有することを特徴とする半導体記憶装置が提供される。
【００２０】
このような半導体記憶装置によれば、エンハンスメントタイプ・トランジスタ回路によって、遅延インバータ回路の電源を低く設定し、読み出し信号の遅延時間の電源電圧依存とメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせることにより、特別なプロセスを用いることなく、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化する。
【００２１】
【発明の実施の形態】
以下、本発明の第１の実施の形態を図面を参照して説明する。
図２は、本発明の第１の実施の形態に係るＳＲＡＭの回路ブロック図を示す。ＳＲＡＭ１０は、コントロール回路（ＣＴ）２０、アドレスデコーダ回路（ＤＣ）３０、メモリセル（ＭＣ）４０ａａ〜４０ｍｎ、センスアンプ回路（ＳＡ）５０ａ〜５０ｎから構成されている。
【００２２】
コントロール回路２０は、外部からのアドレス信号ＩＡ、クロック信号ＣＫ１を受信し、アドレスデコーダ回路３０に送る。また、コントロール回路２０は、受信したクロック信号ＣＫ１を所定時間遅延し、読み出し信号ＲＳｎとしてセンスアンプ回路５０ａ〜５０ｎに出力する。
【００２３】
アドレスデコーダ回路３０は、クロック信号ＣＫ１を受信して、アドレス信号ＩＡをデコードし、メモリセル４０ａａ〜４０ｍｎのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたメモリセル４０ａａ〜４０ｍｎは、記憶していたデータ信号を相補ビット線ＢＬ，ＸＢＬに出力する。
【００２４】
センスアンプ回路５０ａ〜５０ｎは、読み出し信号ＲＳｎを受信して、相補ビット線ＢＬ，ＸＢＬに出力されているデータ信号の電位差を増幅してメモリデータとして出力する。
【００２５】
センスアンプ回路５０ａ〜５０ｎは、相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号が所定の電位差を持たないと、データ信号を正しく増幅することができない。そのため、コントロール回路２０は、アドレス信号ＩＡ、クロック信号ＣＫ１が入力されてから、相補ビット線ＢＬ，ＸＢＬに、センスアンプ回路５０ａ〜５０ｎがデータ信号を増幅できる電位差が出力されるまで、クロック信号ＣＫ１を遅延する。すなわち、相補ビット線ＢＬ，ＸＢＬ間に、所定の電位差が生じたときに、読み出し信号ＲＳｎがセンスアンプ回路５０ａ〜５０ｎに出力される。
【００２６】
図３は、コントロール回路の回路ブロック図を示す。図に示すように、コントロール回路２０は、パルスジェネレータ（pulse generator）２１と、遅延バッファ回路２２ａ〜２２ｎを有している。
【００２７】
コントロール回路２０のパルスジェネレータ２１は、クロック信号ＣＫ１を整形し、クロック信号ＣＫ２を遅延バッファ回路２２ａ〜２２ｎに送る。遅延バッファ回路２２ａは、クロック信号ＣＫ２を遅延し、読み出し信号ＲＳ１を出力する。以下、遅延バッファ回路２２ｂ〜２２ｎは、読み出し信号ＲＳ１を読み出し信号ＲＳ２〜ＲＳｎと遅延して出力する。遅延バッファ回路が直列に多く接続されているほど、クロック信号ＣＫ２は、より遅延される。
【００２８】
図１は、遅延バッファ回路の回路図を示す。図に示すように遅延バッファ回路２２ａは、エンハンスメントタイプのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＴｒ１，Ｔｒ３、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ２から構成される。
【００２９】
ＰＭＯＳトランジスタＴｒ３のソースは、ＳＲＡＭに供給されている電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＴｒ３のゲートとドレインは接続されており、ＰＭＯＳトランジスタＴｒ３のソース−ドレイン間は、ダイオードと同じ作用をする。
【００３０】
ＰＭＯＳトランジスタＴｒ１のソースは、ＰＭＯＳトランジスタＴｒ３のゲート、ソースに接続されている。
ＮＭＯＳトランジスタＴｒ２のドレインは、ＰＭＯＳトランジスタＴｒ１のドレインに接続されている。ＮＭＯＳトランジスタＴｒ２のゲートは、ＰＭＯＳトランジスタＴｒ１のゲートに接続されている。ＮＭＯＳトランジスタＴｒ２のソースは、ＳＲＡＭ１に供給される電源ＶＳＳに接続されている。なお、電源ＶＤＤ，ＶＳＳの電圧には、電源ＶＤＤ＞電源ＶＳＳの関係がある。例えば、電源ＶＤＤは、電源の正極で、電源ＶＳＳは、グランドである。
【００３１】
ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２によって、遅延インバータ回路２２ａａが構成される。そして、遅延インバータ回路２２ａａに供給される電源ＶＤＤが、ダイオード接続されたＰＭＯＳトランジスタＴｒ３によって下げられる。すなわち、ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２によって構成された遅延インバータ回路２２ａａは、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００３２】
なお、遅延バッファ回路２２ｂ〜２２ｎは、遅延バッファ回路２２ａと同じ回路構成であり、その説明は省略する。
図４は、電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【００３３】
図に示す波形Ａ１は、電源電圧とアドレス信号ＩＡ、クロック信号ＣＫ１がコントロール回路２０に入力されてから、メモリセル４０ａａ〜４０ｍｎが選択されるまでの選択時間との関係を示す。
【００３４】
波形Ａ２ａは、電源電圧と遅延バッファ回路２２ａ〜２２ｎがクロック信号ＣＫ１を遅延する遅延時間との関係を示す。
波形Ａ２ｂは、電源電圧と図１においてＰＭＯＳトランジスタＴｒ３が接続されない場合の遅延バッファ回路（従来の遅延バッファ回路）がクロック信号ＣＫ１を遅延する遅延時間との関係を示す。
【００３５】
波形Ａ３は、電源電圧と遅延時間のタイミング調整がおこなわれた遅延バッファ回路２２ａ〜２２ｎがクロック信号ＣＫ１を遅延する遅延時間の関係を示す。
波形Ａ４は、電源電圧と相補ビット線ＢＬ，ＸＢＬに出力されるデータ信号の電位差との関係を示す。
【００３６】
遅延バッファ回路２２ａ〜２２ｎは、供給される電源ＶＤＤをダイオード接続されたＰＭＯＳトランジスタＴｒ３によって下げられる。これにより、従来の遅延インバータ回路に対し、信号を遅延する遅延時間が長くなる。すなわち、波形Ａ２ａは、波形Ａ２ｂを電源電圧の高い方へ（図中において右方）シフトさせた状態となる。
【００３７】
このままでは、遅延時間がかかりすぎなので、遅延バッファ回路２２ａ〜２２ｎの接続数を減らすなどをして、遅延時間のタイミング調整を行う。遅延バッファ回路２２ａ〜２２ｎの接続数を減らした場合、波形Ａ３に示すように、波形Ａ２は、遅延時間が減る方向（図中において下方）へシフトされる。
【００３８】
ここで、波形Ａ１と波形Ａ３を比較すると、矢印Ｂ１，Ｂ２に示すように、電圧電源が低くなるに連れて、波形Ａ３の遅延時間と波形Ａ１の選択時間との時間差は大きくなる。
【００３９】
すなわち、電源電圧の許容範囲内の低電圧側においては、アドレス信号ＩＡがコントロール回路２０に入力されてからメモリセル４０ａａ〜４０ｍｎが選択されるまでの選択時間より、クロック信号ＣＫ１は、十分遅延される。そして、電源電圧が高電圧側に近づくにつれて、遅延時間と選択時間の時間差は、減少される。
【００４０】
このように、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００４１】
次に本発明の第２の実施の形態を図面を参照して説明する。第２の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路２２ａの構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【００４２】
図５は、本発明の第２の実施の形態に係る遅延バッファ回路の回路図を示す。図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６１は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ４から構成される。
【００４３】
ＮＭＯＳトランジスタＴｒ４のソースは、電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＴｒ４のゲートとドレインは、遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースに接続されている。ＮＭＯＳトランジスタＴｒ４のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。
【００４４】
遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースは、電源ＶＤＤに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ４を、遅延インバータ回路２２ａａと電源ＶＳＳの間に接続することにより、遅延バッファ回路６１は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００４５】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００４６】
次に本発明の第３の実施の形態を図面を参照して説明する。第３の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【００４７】
図６は、本発明の第３の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６２は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴｒ５から構成される。
【００４８】
ＮＭＯＳトランジスタＴｒ５のゲート、ドレインは、電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＴｒ５のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。ＮＭＯＳトランジスタＴｒ５のソースは、遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースに接続されている。
【００４９】
遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースは、電源ＶＳＳに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ５を、遅延インバータ回路２２ａａと電源ＶＤＤの間に接続することにより、遅延バッファ回路６２は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００５０】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００５１】
次に本発明の第４の実施の形態を図面を参照して説明する。第４の実施の形態では、第１の実施の形態に対し図１に示した遅延バッファ回路の構成が一部異なり、以下では遅延バッファ回路のみを説明する。
【００５２】
図７は、本発明の第４の実施の形態に係る遅延バッファ回路の回路図を示す。なお、図１に示した構成要素と同じ要素は同じ符号を付してその詳細な説明は省略する。図に示す遅延バッファ回路６３は、遅延インバータ回路２２ａａ、エンハンスメントタイプのＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＴｒ６から構成される。
【００５３】
ＰＭＯＳトランジスタＴｒ６のゲートとドレインは、電源ＶＳＳに接続されている。ＰＭＯＳトランジスタＴｒ６のソース−ドレイン間は、ゲートとドレインの接続によってダイオードと同じ作用をする。ＰＭＯＳトランジスタＴｒ６のソースは、遅延インバータ回路２２ａａのＮＭＯＳトランジスタＴｒ２のソースに接続されている。
【００５４】
遅延インバータ回路２２ａａのＰＭＯＳトランジスタＴｒ１のソースは、電源ＶＤＤに接続されている。
このように、ダイオード接続されたＮＭＯＳトランジスタＴｒ６を、遅延インバータ回路２２ａａと電源ＶＳＳの間に接続することにより、遅延バッファ回路６２は、電源ＶＤＤ，ＶＳＳで駆動したときよりも低い電源電圧で駆動されることになり、クロック信号ＣＫ２を遅延する遅延時間が長くなる。
【００５５】
すなわち、特別なプロセスを必要としないエンハンスメントトランジスタを用いて、遅延インバータ回路の電源電圧を低く設定したことにより、低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【００５６】
【発明の効果】
以上説明したように本発明では、遅延インバータ回路に供給される電源電圧を低く設定し、読み出し信号の遅延時間の電源電圧依存と、複数のメモリセルから出力されるデータ信号の出力時間の電源電圧依存とに差を生じさせ、電源電圧が高電圧側に近づくにつれて、読み出し信号の遅延時間とデータ信号の出力時間の時間差を減少させる、遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路を備えるようにした。
【００５７】
これにより、特別なプロセスを用いることなく低コストで電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化することができる。
【図面の簡単な説明】
【図１】遅延バッファ回路の回路図を示す。
【図２】本発明の第１の実施の形態に係るＳＲＡＭの回路ブロック図を示す。
【図３】コントロール回路の回路ブロック図を示す。
【図４】電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【図５】本発明の第２の実施の形態に係る遅延バッファ回路の回路図を示す。
【図６】本発明の第３の実施の形態に係る遅延バッファ回路の回路図を示す。
【図７】本発明の第４の実施の形態に係る遅延バッファ回路の回路図を示す。
【図８】従来のＳＲＡＭの回路ブロック図である。
【図９】相補ビット線に出力されるデータ信号を示す。
【図１０】コントロール回路を示す図で、（ａ）はコントロール回路のブロック図、（ｂ）は遅延バッファ回路の回路図を示す。
【図１１】電源電圧と選択時間、遅延時間、及びデータ信号の電位差の関係を示す図である。
【符号の説明】
１０ ＳＲＡＭ
２０ コントロール回路
２２ａ〜２２ｎ，６１〜６３ 遅延バッファ回路
２２ａａ 遅延インバータ回路
３０ アドレスデコーダ
４０ａａ〜４０ｍｎ メモリセル
５０ センスアンプ回路
Ｔｒ１，Ｔｒ３，Ｔｒ６，Ｔｒ７ ＰチャネルＭＯＳトランジスタ
Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ８ ＮチャネルＭＯＳトランジスタ
Claims (5)
- データを記憶する半導体記憶装置において、
複数のメモリセルから出力されるデータ信号を、読み出し信号を受けて増幅し出力するセンスアンプ回路と、
外部から入力されるクロック信号を遅延して前記読み出し信号を出力するための遅延インバータ回路と、
前記遅延インバータ回路に供給される電源電圧を低く設定し、前記読み出し信号の遅延時間の電源電圧依存と、前記複数のメモリセルから出力される前記データ信号の出力時間の電源電圧依存とに差を生じさせ、前記電源電圧が高電圧側に近づくにつれて、前記読み出し信号の遅延時間と前記データ信号の出力時間の時間差を減少させる、前記遅延インバータ回路と電源の間に接続されるエンハンスメントタイプ・トランジスタ回路と、
を有することを特徴とする半導体記憶装置。 - 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＰチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の高電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。
- 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＮチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の低電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。
- 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＮチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の高電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。
- 前記エンハンスメントタイプ・トランジスタ回路は、ゲートとドレインとが接続されたＰチャネルＭＯＳトランジスタであり、前記遅延インバータ回路と前記電源の低電圧側との間に接続されることを特徴とする請求項１記載の半導体記憶装置。
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