JPH0612877A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0612877A JPH0612877A JP4159587A JP15958792A JPH0612877A JP H0612877 A JPH0612877 A JP H0612877A JP 4159587 A JP4159587 A JP 4159587A JP 15958792 A JP15958792 A JP 15958792A JP H0612877 A JPH0612877 A JP H0612877A
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- voltage
- power supply
- potential
- source
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/466—Sources with reduced influence on propagation delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Abstract
(57)【要約】
【構成】 共に第１の電源信号Ｖｃｃで駆動される第１
および第２の回路系２２，２３間に存在して第１の回路
系２２からの信号を遅延して第２の回路系２３に渡す遅
延回路２１には、第１の電源信号Ｖｃｃから定電圧信号
を発生する定電圧電源回路２４からの第２の電源信号Ｖ
ｃｏが供給される。これにより、遅延回路２１において
電源電圧変動に影響されない一定の遅延時間が得られ
る。各構成要素は同一基板上に形成され、定電圧電源回
路は望ましくは出力電圧がプログラマブルであるとよ
い。 【効果】 電源電圧変動に影響されない一定の遅延時間
が得られる。
および第２の回路系２２，２３間に存在して第１の回路
系２２からの信号を遅延して第２の回路系２３に渡す遅
延回路２１には、第１の電源信号Ｖｃｃから定電圧信号
を発生する定電圧電源回路２４からの第２の電源信号Ｖ
ｃｏが供給される。これにより、遅延回路２１において
電源電圧変動に影響されない一定の遅延時間が得られ
る。各構成要素は同一基板上に形成され、定電圧電源回
路は望ましくは出力電圧がプログラマブルであるとよ
い。 【効果】 電源電圧変動に影響されない一定の遅延時間
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にその遅延回路に関するものである。
特にその遅延回路に関するものである。
【０００２】
【従来の技術】図４に示す従来の半導体集積回路は単一
電源の電圧Ｖccが供給され、パルス信号の作出、信号間
のタイミング調整等のために論理ゲートにより構成した
ディレイが使用されている。
電源の電圧Ｖccが供給され、パルス信号の作出、信号間
のタイミング調整等のために論理ゲートにより構成した
ディレイが使用されている。
【０００３】図６は従来のディレイ回路応用例を示すも
のである。
のである。
【０００４】まず、図６に示すものは、パルス発生回路
であり、ＮＡＮＤゲート２ＮＤ１とインバータゲートＮ
ＯＴ４〜ＮＯＴ８とを備えている。ＮＡＮＤゲート２Ｎ
Ｄ１の一方の入力端（ノード４ａ）を原パルス信号入力
端とする。ＮＡＮＤゲート２ＮＤ１の入力端（ノード４
ａ）は、ＮＡＮＤゲート２ＮＤ１の一方の入力端に接続
されるとともに、インバータゲートＮＯＴ４〜ＮＯＴ８
からなるインバータ遅延の入力端に接続され、このディ
レイ回路の出力端（ノード４ｂ）はＮＡＮＤゲート２Ｎ
Ｄ２の他方の入力端に接続され、このＮＡＮＤゲート２
ＮＤ１の両入力端が“Ｈ”となる条件の成立期間に相当
する時間幅を持つ“Ｌ”のパルスがノード４ｃから出力
される。
であり、ＮＡＮＤゲート２ＮＤ１とインバータゲートＮ
ＯＴ４〜ＮＯＴ８とを備えている。ＮＡＮＤゲート２Ｎ
Ｄ１の一方の入力端（ノード４ａ）を原パルス信号入力
端とする。ＮＡＮＤゲート２ＮＤ１の入力端（ノード４
ａ）は、ＮＡＮＤゲート２ＮＤ１の一方の入力端に接続
されるとともに、インバータゲートＮＯＴ４〜ＮＯＴ８
からなるインバータ遅延の入力端に接続され、このディ
レイ回路の出力端（ノード４ｂ）はＮＡＮＤゲート２Ｎ
Ｄ２の他方の入力端に接続され、このＮＡＮＤゲート２
ＮＤ１の両入力端が“Ｈ”となる条件の成立期間に相当
する時間幅を持つ“Ｌ”のパルスがノード４ｃから出力
される。
【０００５】このように構成された回路は図７に示すよ
うに動作する。
うに動作する。
【０００６】すなわち、ノード４ａに時間幅（ｔ51−ｔ
52）の“Ｌ”（論理“０”）のパルスを入力すると、こ
のノード４ａのパルスはＮＡＮＤゲート２ＮＤ１の一方
の入力端に入力されると共に、インバータゲートＮＯＴ
４〜ＮＯＴ８からなるディレイ回路の遅延時間Δｔ55だ
け遅れてＮＡＮＤゲート２ＮＤ１の他方の入力端に反転
入力される。よって、タイミングｔ52において初めてＮ
ＡＮＤゲート２ＮＤ１の両入力端が“Ｈ”となり、この
状態がタイミングｔ54まで続くことにより、時間幅（ｔ
52−ｔ54）の“Ｌ”のパルスがノード４ｃに出力され
る。
52）の“Ｌ”（論理“０”）のパルスを入力すると、こ
のノード４ａのパルスはＮＡＮＤゲート２ＮＤ１の一方
の入力端に入力されると共に、インバータゲートＮＯＴ
４〜ＮＯＴ８からなるディレイ回路の遅延時間Δｔ55だ
け遅れてＮＡＮＤゲート２ＮＤ１の他方の入力端に反転
入力される。よって、タイミングｔ52において初めてＮ
ＡＮＤゲート２ＮＤ１の両入力端が“Ｈ”となり、この
状態がタイミングｔ54まで続くことにより、時間幅（ｔ
52−ｔ54）の“Ｌ”のパルスがノード４ｃに出力され
る。
【０００７】この他にも、論理ゲートを用いたディレイ
回路は各種回路に応用されている。
回路は各種回路に応用されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のディレイ回路にあっては、電圧Ｖccの変動により論
理ゲートの寄生容量における充電時間が変動し、これに
伴って遅延時間が変動してしまうという問題があった。
来のディレイ回路にあっては、電圧Ｖccの変動により論
理ゲートの寄生容量における充電時間が変動し、これに
伴って遅延時間が変動してしまうという問題があった。
【０００９】図４は、この従来の半導体集積回路におけ
る通常のディレイ回路の構成を示すものである。
る通常のディレイ回路の構成を示すものである。
【００１０】この図において、８１はディレイ回路、８
２，８３は周辺回路系であり、ディレイ回路８１及び周
辺回路系８２，８３は高電位側電源と接地電源との間に
並列に接続され、全ての回路が同一の電源により作動す
るように構成されている。このような回路構成のため、
電圧Ｖccが変動すると、図５に示すように、ディレイ回
路８１の遅延時間は電圧Ｖccに反比例して変化するので
その影響でインバータ遅延における遅延量が変化し、所
望のパルスが得られなくなる。
２，８３は周辺回路系であり、ディレイ回路８１及び周
辺回路系８２，８３は高電位側電源と接地電源との間に
並列に接続され、全ての回路が同一の電源により作動す
るように構成されている。このような回路構成のため、
電圧Ｖccが変動すると、図５に示すように、ディレイ回
路８１の遅延時間は電圧Ｖccに反比例して変化するので
その影響でインバータ遅延における遅延量が変化し、所
望のパルスが得られなくなる。
【００１１】このような回路構成で得たパルス信号を例
えばＳＲＡＭ（Static RAM) におけるイコライズパルス
に使用した場合、原パルス信号の遅延時間が不十分でイ
コライズパルスのパルス時間幅が不足し、次のような問
題が発生することとなる。
えばＳＲＡＭ（Static RAM) におけるイコライズパルス
に使用した場合、原パルス信号の遅延時間が不十分でイ
コライズパルスのパルス時間幅が不足し、次のような問
題が発生することとなる。
【００１２】まず、図１０はＳＲＡＭ集積回路の一部分
を示す構成図である。
を示す構成図である。
【００１３】この図において、Ａ1 はパルス発生回路及
びディレイ回路、Ａ2 はＢｉｔ線活性化回路、Ａ3 はセ
ンスアンプ活性化回路、Ａ4 ，Ａ4 ′はメモリセル、Ａ
5 はセンスアンプ、そして、ＢＬ，バーＢＬはビット
線、ＷＬ1 ，ＷＬ2 はワード線、ＣＳＷはカラム選択線
である。一般的に所定時間幅を持つイコライズパルスを
受けている間、セルアレイの１対のビット線を同電位に
保持させ、セルの切替えを高速にすべく動作する。
びディレイ回路、Ａ2 はＢｉｔ線活性化回路、Ａ3 はセ
ンスアンプ活性化回路、Ａ4 ，Ａ4 ′はメモリセル、Ａ
5 はセンスアンプ、そして、ＢＬ，バーＢＬはビット
線、ＷＬ1 ，ＷＬ2 はワード線、ＣＳＷはカラム選択線
である。一般的に所定時間幅を持つイコライズパルスを
受けている間、セルアレイの１対のビット線を同電位に
保持させ、セルの切替えを高速にすべく動作する。
【００１４】共通のビット線ＢＬ，バーＢＬに複数のセ
ルＡ4 ，Ａ4 ′，…が配列され、それらのセルＡ4 ，Ａ
4 ′，…にはビット線ＢＬ，バーＢＬを介してセンスア
ンプＡ5 が接続され、セルＡ4 ，Ａ4 ′，…のうち選択
されたセルのデータが、このセンスアンプＢ2 よりセン
スさせるようになっている。
ルＡ4 ，Ａ4 ′，…が配列され、それらのセルＡ4 ，Ａ
4 ′，…にはビット線ＢＬ，バーＢＬを介してセンスア
ンプＡ5 が接続され、セルＡ4 ，Ａ4 ′，…のうち選択
されたセルのデータが、このセンスアンプＢ2 よりセン
スさせるようになっている。
【００１５】ビット線ＢＬ，バーＢＬ間にはイコライズ
トランジスタＴ1 が接続されており、イコライズパルス
によりオン・オフされるものである。
トランジスタＴ1 が接続されており、イコライズパルス
によりオン・オフされるものである。
【００１６】ここで、セルＡ4 ，Ａ4 ′が相互に逆のデ
ータを保持している場合において、図１２（ｂ）に示す
ようにワード線がＷＬ1 からＷＬ2 に切換るときを考え
る。
ータを保持している場合において、図１２（ｂ）に示す
ようにワード線がＷＬ1 からＷＬ2 に切換るときを考え
る。
【００１７】このとき、ワード線の切替え前、つまりセ
ルＡ4 に対する選択信号を立ち下げる前のタイミングｔ
c1において図９（ａ）に示すようなイコライズパルスを
立ち上げる。すると、イコライズトランジスタＴ1 がオ
ンして、ビット線ＢＬ，バーＢＬが短絡され、やがて同
電位（中間電位）となる。その後、ワード線ＷＬ1 とＷ
Ｌ2 とが切換わりイコライズパルスを所定時間維持した
後にタイミングｔc2において立ち下げる。すると、トラ
ンジスタＴ1 がオフとなり、ビット線ＢＬ，バーＢＬは
セルＡ4 ′のデータにより決定されるようになり、やが
てセルＡ4 ′のデータにより決まる電位状態となる。
ルＡ4 に対する選択信号を立ち下げる前のタイミングｔ
c1において図９（ａ）に示すようなイコライズパルスを
立ち上げる。すると、イコライズトランジスタＴ1 がオ
ンして、ビット線ＢＬ，バーＢＬが短絡され、やがて同
電位（中間電位）となる。その後、ワード線ＷＬ1 とＷ
Ｌ2 とが切換わりイコライズパルスを所定時間維持した
後にタイミングｔc2において立ち下げる。すると、トラ
ンジスタＴ1 がオフとなり、ビット線ＢＬ，バーＢＬは
セルＡ4 ′のデータにより決定されるようになり、やが
てセルＡ4 ′のデータにより決まる電位状態となる。
【００１８】このような制御を行うことで、ビット線Ｂ
Ｌ，バーＢＬの状態は図９（ｃ）に実線で示すように遷
移する。これに対し、イコライズパルスによる制御を行
わなかった場合、ビット線ＢＬ，バーＢＬにとってはワ
ード線の切換りのみがトリガとなるために、これらビッ
ト線ＢＬ，バーＢＬの状態は図９（ｃ）の破線で示すよ
うに、遷移することとなる。明らかなように、イコライ
ズパルスによる制御を行った場合、同制御を行わない場
合よりもΔｔc3だけ早くセルＡ4 ′のデータを読出すこ
とができることとなる。
Ｌ，バーＢＬの状態は図９（ｃ）に実線で示すように遷
移する。これに対し、イコライズパルスによる制御を行
わなかった場合、ビット線ＢＬ，バーＢＬにとってはワ
ード線の切換りのみがトリガとなるために、これらビッ
ト線ＢＬ，バーＢＬの状態は図９（ｃ）の破線で示すよ
うに、遷移することとなる。明らかなように、イコライ
ズパルスによる制御を行った場合、同制御を行わない場
合よりもΔｔc3だけ早くセルＡ4 ′のデータを読出すこ
とができることとなる。
【００１９】ところで、このような装置において、ディ
レイ回路を含む半導体集積回路はパルス発生回路Ａ1 に
使用されるが、電源電圧の上昇により次のような問題を
生ずることとなるのである。
レイ回路を含む半導体集積回路はパルス発生回路Ａ1 に
使用されるが、電源電圧の上昇により次のような問題を
生ずることとなるのである。
【００２０】すなわち、図５に示すように、電源電圧が
上昇すると、充放電が高速になるため、ＳＲＡＭのイコ
ライズパルスの立下がりがタイミングｔc2よりも早くな
る。例えば、図９（ａ）に示すように、その立下がりタ
イミングがｔc2′となり、ワード線ＷＬ1 とＷＬ2 の状
態が遷移し切れない時間でイコライズパルスが立ち下が
ってしまうと、ビット線ＢＬ，バーＢＬが一度セルＡ4
のデータを読出してからセルＡ4 ′のデータを読出す状
態となってしまい、誤動作をする。したがって、高速読
出しのメリットが損なわれることとなるのである。
上昇すると、充放電が高速になるため、ＳＲＡＭのイコ
ライズパルスの立下がりがタイミングｔc2よりも早くな
る。例えば、図９（ａ）に示すように、その立下がりタ
イミングがｔc2′となり、ワード線ＷＬ1 とＷＬ2 の状
態が遷移し切れない時間でイコライズパルスが立ち下が
ってしまうと、ビット線ＢＬ，バーＢＬが一度セルＡ4
のデータを読出してからセルＡ4 ′のデータを読出す状
態となってしまい、誤動作をする。したがって、高速読
出しのメリットが損なわれることとなるのである。
【００２１】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、各電
源需要回路系に最適の電源を供給可能とした半導体集積
回路を提供することにある。
鑑みてなされたもので、その目的とするところは、各電
源需要回路系に最適の電源を供給可能とした半導体集積
回路を提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体集積回
路、第１の電源需要回路系と、第２の電源需要回路系
と、上記第１の電源需要回路系に対する高電位側電源と
なる第１の電源と、上記第１、第２の電源需要回路系に
対する低電位側電源となる第２の電源と、上記第１、第
２の電源出力の中間電位で一定の電圧を出力し、その出
力電圧をプログラム可能とされ、上記第２の電源需要回
路系に対する高電位側電源となる第３の電源とを備え、
第１、第２の電源から電源電圧の供給を受ける回路と、
第２、第３の電源から電源電圧の供給を受けるものとを
分ける構成としている。
路、第１の電源需要回路系と、第２の電源需要回路系
と、上記第１の電源需要回路系に対する高電位側電源と
なる第１の電源と、上記第１、第２の電源需要回路系に
対する低電位側電源となる第２の電源と、上記第１、第
２の電源出力の中間電位で一定の電圧を出力し、その出
力電圧をプログラム可能とされ、上記第２の電源需要回
路系に対する高電位側電源となる第３の電源とを備え、
第１、第２の電源から電源電圧の供給を受ける回路と、
第２、第３の電源から電源電圧の供給を受けるものとを
分ける構成としている。
【００２３】第２の電源需要回路系は定電圧電源を必要
とするものであり、例えばインバータチェインからなる
ディレイ回路がこれに相当する。
とするものであり、例えばインバータチェインからなる
ディレイ回路がこれに相当する。
【００２４】第３の電源は、高電位側能動抵抗素子と低
電位側能動抵抗素子とのレシオを出来上がったｃｈｉｐ
上でプログラム可能な分圧回路を備えている。
電位側能動抵抗素子とのレシオを出来上がったｃｈｉｐ
上でプログラム可能な分圧回路を備えている。
【００２５】この分圧回路は、例えば、そのソース・ド
レインが第１の電源と分圧点との間に並列に接続され、
高電位側能動抵抗素子として機能する高電位側ＭＯＳト
ランジスタ群と、そのソース・ドレインが第２の電源と
分圧点との間に並列に接続され、低電位側能動抵抗素子
として機能する低電位側ＭＯＳトランジスタ群と、上記
分圧点と上記高電位側ＭＯＳトランジスタ群の各トラン
ジスタとの接続点を電気的に切断可能とする高電位側ヒ
ューズ群と、上記分圧点と上記低電位側ＭＯＳトランジ
スタ群の各トランジスタとの接続点を電気的に切断可能
とする低電位側ヒューズ群とから構成される。
レインが第１の電源と分圧点との間に並列に接続され、
高電位側能動抵抗素子として機能する高電位側ＭＯＳト
ランジスタ群と、そのソース・ドレインが第２の電源と
分圧点との間に並列に接続され、低電位側能動抵抗素子
として機能する低電位側ＭＯＳトランジスタ群と、上記
分圧点と上記高電位側ＭＯＳトランジスタ群の各トラン
ジスタとの接続点を電気的に切断可能とする高電位側ヒ
ューズ群と、上記分圧点と上記低電位側ＭＯＳトランジ
スタ群の各トランジスタとの接続点を電気的に切断可能
とする低電位側ヒューズ群とから構成される。
【００２６】さらに、第３の電源には、分圧回路の出力
電圧を基準電圧とし、電流増幅された電圧を出力する差
動増幅器を設け、その出力で電流を調整する構成とする
こともできる。
電圧を基準電圧とし、電流増幅された電圧を出力する差
動増幅器を設け、その出力で電流を調整する構成とする
こともできる。
【００２７】
【作用】本発明によれば、第１、第２の電源出力の中間
電位で一定の電圧を出力する第３の電源を設け、定電圧
を必要とする回路には第２、第３の電源により電源電圧
を供給するようにするとともに、第３の電源の出力電圧
をプログラム可能に構成したので、ディレイ回路のよう
な定電圧需要回路系に最適値の定電圧電源を供給するこ
とが可能となり、第１の電源電圧が変動しても遅延時間
が一定に保持される。
電位で一定の電圧を出力する第３の電源を設け、定電圧
を必要とする回路には第２、第３の電源により電源電圧
を供給するようにするとともに、第３の電源の出力電圧
をプログラム可能に構成したので、ディレイ回路のよう
な定電圧需要回路系に最適値の定電圧電源を供給するこ
とが可能となり、第１の電源電圧が変動しても遅延時間
が一定に保持される。
【００２８】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００２９】図１は本発明の一実施例に係る定電圧電源
回路の構成を示すものである。
回路の構成を示すものである。
【００３０】同図（ａ）において、Ｔr1〜Ｔr3はウィル
ソン型カレントミラー回路を形成するｐＭＯＳトランジ
スタである。Ｔr1は、そのソースが高電位側電源に接続
され、ゲートとドレインとがショートされてダイオード
接続されている。Ｔr2は、そのソースが高電位側電源に
接続され、ゲートがＴr1のゲート、ドレインに接続され
ている。Ｔr3のゲートは、このＴr2のドレインに接続さ
れ、その接続点がウィルソン型カレントミラー回路のＩ
ref 入力端となり、Ｔr3のソースはＴr1のゲート、ドレ
インに接続されており、このＴr3のソースがウィルソン
型カレントミラー回路のＩout 出力端となる。Ｔr2のド
レインとＴr3のゲートとの接続点にはＴr4のドレインが
接続され、このＴr4のソースは接地電源に接続され、同
Ｔr4のゲートは高電位側電源に接続されており、このＴ
r4は電圧Ｖccに応じてオン状態が変わり、そのソース・
ドレイン間抵抗が変化するノーマリーオンの素子とされ
ている。
ソン型カレントミラー回路を形成するｐＭＯＳトランジ
スタである。Ｔr1は、そのソースが高電位側電源に接続
され、ゲートとドレインとがショートされてダイオード
接続されている。Ｔr2は、そのソースが高電位側電源に
接続され、ゲートがＴr1のゲート、ドレインに接続され
ている。Ｔr3のゲートは、このＴr2のドレインに接続さ
れ、その接続点がウィルソン型カレントミラー回路のＩ
ref 入力端となり、Ｔr3のソースはＴr1のゲート、ドレ
インに接続されており、このＴr3のソースがウィルソン
型カレントミラー回路のＩout 出力端となる。Ｔr2のド
レインとＴr3のゲートとの接続点にはＴr4のドレインが
接続され、このＴr4のソースは接地電源に接続され、同
Ｔr4のゲートは高電位側電源に接続されており、このＴ
r4は電圧Ｖccに応じてオン状態が変わり、そのソース・
ドレイン間抵抗が変化するノーマリーオンの素子とされ
ている。
【００３１】ここで、Ｔr1とＴr2とのレシオ（ゲート幅
比）で両者のドレイン、ソースの接続点であるノード１
０の電位が決まり、これに伴ってＴr3のＶGSが一定に保
持され、このＴr3はソース・ドレイン間抵抗が一定のオ
ン状態となる。Ｔr3とＴr4とのドレイン共通接続点であ
るノード１１の電位は両者のレシオで決まり、Ｔr4のオ
ン状態が一定であれば、ノード１１の電位は電圧Ｖcc変
動に応じて変動することとなるが、Ｔr4は電圧Ｖccに応
じてソース・ドレイン間抵抗が変わるためノード１１の
電位は一定に保持される。つまり、Ｔr4のオン状態が一
定の場合、電圧Ｖccが上昇すると、これに伴ってノード
１１の電位が上昇し、電圧Ｖccが低下すると、同様に、
ノード１１の電位も低下する。しかし、電圧Ｖccが上昇
すると、Ｔr4が低抵抗となるため、ノード１１の電位上
昇が防止され、電圧Ｖccが低下すると、Ｔr4が高抵抗と
なるため、ノード１１の電位低下が防止されることとな
るので、ノード１１の電位は一定に保たれる。
比）で両者のドレイン、ソースの接続点であるノード１
０の電位が決まり、これに伴ってＴr3のＶGSが一定に保
持され、このＴr3はソース・ドレイン間抵抗が一定のオ
ン状態となる。Ｔr3とＴr4とのドレイン共通接続点であ
るノード１１の電位は両者のレシオで決まり、Ｔr4のオ
ン状態が一定であれば、ノード１１の電位は電圧Ｖcc変
動に応じて変動することとなるが、Ｔr4は電圧Ｖccに応
じてソース・ドレイン間抵抗が変わるためノード１１の
電位は一定に保持される。つまり、Ｔr4のオン状態が一
定の場合、電圧Ｖccが上昇すると、これに伴ってノード
１１の電位が上昇し、電圧Ｖccが低下すると、同様に、
ノード１１の電位も低下する。しかし、電圧Ｖccが上昇
すると、Ｔr4が低抵抗となるため、ノード１１の電位上
昇が防止され、電圧Ｖccが低下すると、Ｔr4が高抵抗と
なるため、ノード１１の電位低下が防止されることとな
るので、ノード１１の電位は一定に保たれる。
【００３２】Ｔr5，Ｔr6は能動分圧回路を形成している
ｐＭＯＳトランジスタである。Ｔr5のソースは高電位側
電源に接続され、同Ｔr5のゲートはノード１１に接続さ
れ、Ｔr5の駆動力はこれによって確定される。このＴr5
のドレインはＴr6のソースと接続され、このＴr6のゲー
ト、ドレインはショートされて接地電源に接続されてい
る。これらＴr5のドレインとＴr6のソースとの接続点で
あるノード１２の電位はＴr5とＴr6とのレシオで決ま
り、Ｔr5のソース・ドレイン間抵抗はノード１１の電位
により確定されており、これによって、Ｔr5には電圧Ｖ
ccに比例した電流が流れることでその電圧Ｖccに比例し
て電圧降下を生じ、ノード１２の電位が確定される。
ｐＭＯＳトランジスタである。Ｔr5のソースは高電位側
電源に接続され、同Ｔr5のゲートはノード１１に接続さ
れ、Ｔr5の駆動力はこれによって確定される。このＴr5
のドレインはＴr6のソースと接続され、このＴr6のゲー
ト、ドレインはショートされて接地電源に接続されてい
る。これらＴr5のドレインとＴr6のソースとの接続点で
あるノード１２の電位はＴr5とＴr6とのレシオで決ま
り、Ｔr5のソース・ドレイン間抵抗はノード１１の電位
により確定されており、これによって、Ｔr5には電圧Ｖ
ccに比例した電流が流れることでその電圧Ｖccに比例し
て電圧降下を生じ、ノード１２の電位が確定される。
【００３３】Ｔr7，Ｔr8は差動対を形成するｎＭＯＳト
ランジスタであり、Ｔr7のゲートにはノード１２の電圧
がＶref として印加されている。Ｔr9，ＴrAはカレント
ミラー回路を形成するｐＭＯＳトランジスタであり、Ｔ
r9のソースとＴrAのソースは高電位側電源に接続されて
いる。Ｔr9は、そのゲート、ドレインがショートされ、
当該カレントミラー回路のＩref 入力端とされており、
ＴrAは、ゲートがＴr9のゲート、ドレインと共通に接続
され、そのドレインがＩout 出力端とされている。これ
らＴr9，ＴrAのドレインはそれぞれＴr8，Ｔr7のドレイ
ンに接続されており、当該カレントミラー回路は差動対
Ｔr7，Ｔr8のアクティブロードを構成している。
ランジスタであり、Ｔr7のゲートにはノード１２の電圧
がＶref として印加されている。Ｔr9，ＴrAはカレント
ミラー回路を形成するｐＭＯＳトランジスタであり、Ｔ
r9のソースとＴrAのソースは高電位側電源に接続されて
いる。Ｔr9は、そのゲート、ドレインがショートされ、
当該カレントミラー回路のＩref 入力端とされており、
ＴrAは、ゲートがＴr9のゲート、ドレインと共通に接続
され、そのドレインがＩout 出力端とされている。これ
らＴr9，ＴrAのドレインはそれぞれＴr8，Ｔr7のドレイ
ンに接続されており、当該カレントミラー回路は差動対
Ｔr7，Ｔr8のアクティブロードを構成している。
【００３４】Ｔr7，Ｔr8のソース同士の共通接続点には
ｎｃｈＭＯＳＴrBのドレインが接続され、ＴrBのゲート
はノード１２に接続され、Ｖref によって一定電圧で駆
動される。ＴrBのソースはｎＭＯＳＴrCのドレインに接
続され、このＴrCのソースは接地電源に接続され、ＴrC
のゲートは高電位側電源に接続され、電圧Ｖccに応じて
その抵抗値が変動し、高電位側電源からＴrBのソースま
での電位が高電位側電源の変動によらず一定となり、Ｔ
r9，Ｔr8，ＴrBのレシオにより、差動対Ｔr7，Ｔr8のソ
ース共通接続点であるノード１４とＴr9のゲート、ドレ
インの接続点であるノード１５の電位がそれぞれ決ま
り、これに伴って、ＴrAのドレインとＴr7のドレインと
の接続点であるノード１３の電位が一定となる。このノ
ード１３にはｐＭＯＳＴrDのゲートが接続され、このＴ
rDのソース・ドレインは高電位側電源とＴr8のゲートと
の間に接続されている。ここにおいて、ＴrDのソース・
ドレイン間抵抗はノード１３の電位により確定されてお
り、これによって、ＴrDには電圧Ｖccに比例した電流が
流れることでその電圧Ｖccに比例して電圧降下を生じ、
ＴrDのドレインとＴr8のゲートとの接続点であるノード
１６は一定の電位となる。このノード１６の電位が定電
圧源出力電圧ＶCON とされている。
ｎｃｈＭＯＳＴrBのドレインが接続され、ＴrBのゲート
はノード１２に接続され、Ｖref によって一定電圧で駆
動される。ＴrBのソースはｎＭＯＳＴrCのドレインに接
続され、このＴrCのソースは接地電源に接続され、ＴrC
のゲートは高電位側電源に接続され、電圧Ｖccに応じて
その抵抗値が変動し、高電位側電源からＴrBのソースま
での電位が高電位側電源の変動によらず一定となり、Ｔ
r9，Ｔr8，ＴrBのレシオにより、差動対Ｔr7，Ｔr8のソ
ース共通接続点であるノード１４とＴr9のゲート、ドレ
インの接続点であるノード１５の電位がそれぞれ決ま
り、これに伴って、ＴrAのドレインとＴr7のドレインと
の接続点であるノード１３の電位が一定となる。このノ
ード１３にはｐＭＯＳＴrDのゲートが接続され、このＴ
rDのソース・ドレインは高電位側電源とＴr8のゲートと
の間に接続されている。ここにおいて、ＴrDのソース・
ドレイン間抵抗はノード１３の電位により確定されてお
り、これによって、ＴrDには電圧Ｖccに比例した電流が
流れることでその電圧Ｖccに比例して電圧降下を生じ、
ＴrDのドレインとＴr8のゲートとの接続点であるノード
１６は一定の電位となる。このノード１６の電位が定電
圧源出力電圧ＶCON とされている。
【００３５】ここで、出力電圧ＶCON は基準電圧Ｖref
により決まるが、この基準電圧Ｖref はＴr5，Ｔr6から
なる分圧回路のレシオの設定により調節可能である。
により決まるが、この基準電圧Ｖref はＴr5，Ｔr6から
なる分圧回路のレシオの設定により調節可能である。
【００３６】この場合、図３（ｂ）に示すようにプログ
ラマブルに回路構成することができる。
ラマブルに回路構成することができる。
【００３７】この図において、高電位側電源とノード１
２との間にはＴr5と並列に複数のｐＭＯＳＴr51 ，…，
Ｔr5n がそれぞれヒューズＦ1 ，…，Ｆn を介して接続
され、ノード１２と接地電源との間にはＴr6と並列に複
数のｐＭＯＳＴr61 ，…，Ｔr6n がそれぞれヒューズＦ
11，…，Ｆ1nを介して接続されている。これにより、ヒ
ューズＦ1 ，…，Ｆn 及びヒューズＦ11，…，Ｆ1nのカ
ットを行うことで、Ｔr5側の総ゲート幅をＷ5 、Ｔr6側
の総ゲート幅をＷ6 としたときのレシオ（Ｗ5／Ｗ6 ）
を任意に調節することができる。これにより、Ｗ5 ／Ｗ
6 に比例した所望のＶref を得ることができることとな
る。
２との間にはＴr5と並列に複数のｐＭＯＳＴr51 ，…，
Ｔr5n がそれぞれヒューズＦ1 ，…，Ｆn を介して接続
され、ノード１２と接地電源との間にはＴr6と並列に複
数のｐＭＯＳＴr61 ，…，Ｔr6n がそれぞれヒューズＦ
11，…，Ｆ1nを介して接続されている。これにより、ヒ
ューズＦ1 ，…，Ｆn 及びヒューズＦ11，…，Ｆ1nのカ
ットを行うことで、Ｔr5側の総ゲート幅をＷ5 、Ｔr6側
の総ゲート幅をＷ6 としたときのレシオ（Ｗ5／Ｗ6 ）
を任意に調節することができる。これにより、Ｗ5 ／Ｗ
6 に比例した所望のＶref を得ることができることとな
る。
【００３８】以上のような定電圧電源回路は図１に示す
ような構成で半導体集積回路に使用される。
ような構成で半導体集積回路に使用される。
【００３９】図１において、２１はディレイ回路、２
２，２３はその周辺回路、符号２４で示すものが定電圧
電源回路であり、周辺回路２３，２４には従来通り電圧
Ｖccが供給され、ディレイ回路２１は定電圧電源回路２
４からの電圧ＶCON を受けて作動する。
２，２３はその周辺回路、符号２４で示すものが定電圧
電源回路であり、周辺回路２３，２４には従来通り電圧
Ｖccが供給され、ディレイ回路２１は定電圧電源回路２
４からの電圧ＶCON を受けて作動する。
【００４０】よって、ディレイ回路２１は一定の電源電
圧により作動するため、その遅延時間は図３に示すよう
に常に一定となり、このような回路を前述したＳＲＡＭ
におけるイコライズパルス発生回路に応用することで、
高速かつ十分な時間でビット線を短絡することのできる
パルス発生回路を構築することができることとなる。
圧により作動するため、その遅延時間は図３に示すよう
に常に一定となり、このような回路を前述したＳＲＡＭ
におけるイコライズパルス発生回路に応用することで、
高速かつ十分な時間でビット線を短絡することのできる
パルス発生回路を構築することができることとなる。
【００４１】なお、本発明の半導体集積回路はＳＲＡＭ
のイコライズパルス発生回路への応用に限らず、内部同
期式ＳＲＡＭでの活性化信号、ライトリカバリー時のパ
ルス発生等にもお応用することができる。
のイコライズパルス発生回路への応用に限らず、内部同
期式ＳＲＡＭでの活性化信号、ライトリカバリー時のパ
ルス発生等にもお応用することができる。
【００４２】
【発明の効果】以上説明したように本発明によれば、第
１、第２の電源出力の中間電位で一定の電圧を出力する
第３の電源を設け、定電圧を必要とする回路には第２、
第３の電源により電源電圧を供給するようにするととも
に、第３の電源の出力電圧をプログラム可能に構成した
ので、ディレイ回路のような定電圧需要回路系に最適値
の定電圧電源を供給することで電源電圧（第１の電源）
の変動に影響されない一定の最適な遅延時間を保持した
ディレイ回路を構築できる。
１、第２の電源出力の中間電位で一定の電圧を出力する
第３の電源を設け、定電圧を必要とする回路には第２、
第３の電源により電源電圧を供給するようにするととも
に、第３の電源の出力電圧をプログラム可能に構成した
ので、ディレイ回路のような定電圧需要回路系に最適値
の定電圧電源を供給することで電源電圧（第１の電源）
の変動に影響されない一定の最適な遅延時間を保持した
ディレイ回路を構築できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体集積回路の遅
延回路を含む構成を示す回路図。
延回路を含む構成を示す回路図。
【図２】図１に示すディレイ回路のＶcc変動に対する遅
延時間の不変状態を図解するグラフ。
延時間の不変状態を図解するグラフ。
【図３】図１に示す本発明に係る定電圧電源回路の一実
施例の回路図。
施例の回路図。
【図４】従来回路の半導体集積回路の遅延回路を含む構
成を示す回路図。
成を示す回路図。
【図５】図４に示すディレイ回路のＶcc変動に対する遅
延時間の変動状態を図解するグラフ。
延時間の変動状態を図解するグラフ。
【図６】従来の論理ゲートディレイ回路の第１応用例の
構成を示す回路図。
構成を示す回路図。
【図７】図６に示す回路の動作を図解するタイミングチ
ャート。
ャート。
【図８】ＳＲＡＭの主要部の構成を示す回路図。
【図９】図８に示すＳＲＡＭの動作を図解するタイミン
グチャート。
グチャート。
２１ ディレイ回路（第２の電源需要回路系） ２２，２３ 周辺回路系（第１の電源需要回路系） ２４ 定電圧電源回路（第３の電源） Ｔr5，Ｔr51 〜Ｔr5n 高電位側ＭＯＳトランジスタ群
としてのｐＭＯＳトランジスタ Ｔr6，Ｔr61 〜Ｔr6n 低電位側ＭＯＳトランジスタ群
としてのｐＭＯＳトランジスタ Ｆ1 〜Ｆn 高電位側ヒューズ群としてのヒューズ Ｆ11〜Ｆ1n 低電位側ヒューズ群としてのヒューズ Ｔ1 〜Ｔ5 ＳＲＡＭを示すコア部のトランジスタ群と
してのｎＭＯＳトランジスタ
としてのｐＭＯＳトランジスタ Ｔr6，Ｔr61 〜Ｔr6n 低電位側ＭＯＳトランジスタ群
としてのｐＭＯＳトランジスタ Ｆ1 〜Ｆn 高電位側ヒューズ群としてのヒューズ Ｆ11〜Ｆ1n 低電位側ヒューズ群としてのヒューズ Ｔ1 〜Ｔ5 ＳＲＡＭを示すコア部のトランジスタ群と
してのｎＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体集積回路
【特許請求の範囲】
【発明の詳細な説明】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にその遅延回路に関するものである。
特にその遅延回路に関するものである。
【従来の技術】従来の半導体集積回路において、２つの
回路系の間にあって、タイミング等の調整に使用される
遅延回路は、パルス信号の発生および信号間のタイミン
グ調整等を行う論理ゲートにより構成され、単一電源の
電圧Ｖｃｃが供給されるものである。
回路系の間にあって、タイミング等の調整に使用される
遅延回路は、パルス信号の発生および信号間のタイミン
グ調整等を行う論理ゲートにより構成され、単一電源の
電圧Ｖｃｃが供給されるものである。
【発明が解決しようとする課題】しかし、遅延回路の遅
延時間は、図９に示すように、供給される電源電圧Ｖｃ
ｃが変動により論理ゲートの寄生容量における充電時間
が変動し、これに伴って遅延時間が変動してしまうとい
う問題があった。例えば、ＳＲＡＭにおいてワード線の
立ち上がり後にイコライズパルスを与えるために遅延回
路を使用する場合、電源電圧が上昇すると、充放電が高
速になるため、ＳＲＡＭのイコライズパルスの立下がり
が所定のタイミングよりも早くなり、ワード線の状態が
遷移し切れない時間でイコライズパルスが立ち下がって
しまい、誤動作をすることがある。したがって、本発明
の目的は電源電圧の変動の影響を受けることなく安定し
た動作をすることができる半導体集積回路を提供するこ
とである。
延時間は、図９に示すように、供給される電源電圧Ｖｃ
ｃが変動により論理ゲートの寄生容量における充電時間
が変動し、これに伴って遅延時間が変動してしまうとい
う問題があった。例えば、ＳＲＡＭにおいてワード線の
立ち上がり後にイコライズパルスを与えるために遅延回
路を使用する場合、電源電圧が上昇すると、充放電が高
速になるため、ＳＲＡＭのイコライズパルスの立下がり
が所定のタイミングよりも早くなり、ワード線の状態が
遷移し切れない時間でイコライズパルスが立ち下がって
しまい、誤動作をすることがある。したがって、本発明
の目的は電源電圧の変動の影響を受けることなく安定し
た動作をすることができる半導体集積回路を提供するこ
とである。
【課題を解決するための手段】本発明の半導体集積回路
は、第１の電源電圧で駆動され、入力信号が供給される
第１の回路系と、この第１の回路系の出力を遅延させる
遅延回路と、前記第１の電源電圧で駆動され、前記遅延
回路の出力を受けて出力を発生させる第２の回路系と、
前記第１の電源電圧を受け、所定の定電圧を前記遅延回
路に供給する定電圧電源回路とを同一基板上に備えたこ
とを特徴とする。定電圧回路は、出力電圧を選択するプ
ログラマブル手段をさらに備えた構成とすることができ
る。プログラマブル手段は第１の電源信号を選択的に分
圧する分圧回路を含む構成とすることができる。分圧回
路は、そのソース・ドレインが第１の電源信号供給点と
分圧点との間に接続され、高電位側能動抵抗素子として
機能する高電位側ＭＯＳトランジスタ群と、そのソース
・ドレインが前記分圧点と接地間に接続され、低電位側
能動抵抗素子として機能する低電位側ＭＯＳトランジス
タ群と、前記分圧点と前記高電位側ＭＯＳトランジスタ
群の各トランジスタとの接続点を選択的に切断可能とす
る高電位側ヒューズ群と、前記分圧点と前記低電位側Ｍ
ＯＳトランジスタ群の各トランジスタとの接続点を選択
的に切断可能とする低電位側ヒューズ群とを備えた構成
とすることができる。分圧回路の出力電圧を基準電圧と
し、増幅された電圧を出力する差動増幅器をさらに備え
た構成とすることができる。
は、第１の電源電圧で駆動され、入力信号が供給される
第１の回路系と、この第１の回路系の出力を遅延させる
遅延回路と、前記第１の電源電圧で駆動され、前記遅延
回路の出力を受けて出力を発生させる第２の回路系と、
前記第１の電源電圧を受け、所定の定電圧を前記遅延回
路に供給する定電圧電源回路とを同一基板上に備えたこ
とを特徴とする。定電圧回路は、出力電圧を選択するプ
ログラマブル手段をさらに備えた構成とすることができ
る。プログラマブル手段は第１の電源信号を選択的に分
圧する分圧回路を含む構成とすることができる。分圧回
路は、そのソース・ドレインが第１の電源信号供給点と
分圧点との間に接続され、高電位側能動抵抗素子として
機能する高電位側ＭＯＳトランジスタ群と、そのソース
・ドレインが前記分圧点と接地間に接続され、低電位側
能動抵抗素子として機能する低電位側ＭＯＳトランジス
タ群と、前記分圧点と前記高電位側ＭＯＳトランジスタ
群の各トランジスタとの接続点を選択的に切断可能とす
る高電位側ヒューズ群と、前記分圧点と前記低電位側Ｍ
ＯＳトランジスタ群の各トランジスタとの接続点を選択
的に切断可能とする低電位側ヒューズ群とを備えた構成
とすることができる。分圧回路の出力電圧を基準電圧と
し、増幅された電圧を出力する差動増幅器をさらに備え
た構成とすることができる。
【作用】本発明によれば、共に第１の電源信号で駆動さ
れる第１および第２の回路系の間に存在して第１の回路
系からの信号を遅延して第２の回路系に渡す遅延回路に
は、第１の電源から定電圧から発生した定電圧の第２の
電源信号が供給され、電源電圧変動に影響されない一定
の遅延時間が得られる。各構成要素は同一基板上に形成
され、定電圧電源回路は望ましくは出力電圧がプログラ
マブルであるとよい。
れる第１および第２の回路系の間に存在して第１の回路
系からの信号を遅延して第２の回路系に渡す遅延回路に
は、第１の電源から定電圧から発生した定電圧の第２の
電源信号が供給され、電源電圧変動に影響されない一定
の遅延時間が得られる。各構成要素は同一基板上に形成
され、定電圧電源回路は望ましくは出力電圧がプログラ
マブルであるとよい。
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係る半導体集
積回路の構成を示す図である。図１において、入力信号
が供給される第１の回路系２２の出力は遅延回路２１を
経て第２の回路系２３に与えられ、第２の回路系２３か
ら出力信号φが取出される。回路系２２、２３には電源
電圧Ｖｃｃが供給され、遅延回路２１にはＶｃｃをもと
に定電圧電源回路２４で生成された定電圧ＶＣＯＮが供
給されている。よって、遅延回路２１は一定の電源電圧
により作動するため、その遅延時間は図２に示すように
Ｖｃｃが変動しても影響を受けず、常に一定となる。こ
の実施例では、遅延回路２１は３つのインバータＮＯＴ
１，ＮＯＴ２，ＮＯＴ３を直列接続したものである。図
３は遅延回路の他の例を示すものである。ＮＡＮＤゲー
トＮＡＮＤ１の一方側入力端４ａには入力信号Ｉｎがそ
のまま、他方側入力端４ｂには入力信号Ｉｎを５段のイ
ンバータ列ＮＯＴ４〜ＮＯＴ８で遅延させたものが入力
される。この回路の動作を図４を参照して説明する。ノ
ード４ａに時間幅（ｔ５２−ｔ５１）の“Ｌ”（論理
“０”）のパルスを入力すると、このノード４ａのパル
スはＮＡＮＤゲートＮＡＮＤ１の一方の入力端に入力さ
れると共に、５個のインバータＮＯＴ４〜ＮＯＴ８から
なるインバータゲート列で構成される遅延回路の遅延時
間Δｔ５５だけ遅れてＮＡＮＤゲートＮＡＮＤ１の他方
の入力端に反転入力される。よって、タイミングｔ５２
において初めてＮＡＮＤゲートＮＡＮＤ１の両入力端が
“Ｈ”となり、この状態がタイミングｔ５４まで続くこ
とにより、時間幅（ｔ５４−ｔ５２）の“Ｌ”のパルス
φがノード４ｃに出力される。図５は図１における定電
圧電源回路の一例を示す回路図である。図５において、
Ｔｒ１〜Ｔｒ３はカレントミラー回路を形成するｐＭＯ
Ｓトランジスタである。Ｔｒ１は、そのソースが高電位
側電源に接続され、ゲートとドレインとがショートされ
てダイオード接続されている。Ｔｒ２は、そのソースが
高電位側電源に接続され、ゲートがＴｒ１のゲート、ド
レインに接続されている。Ｔｒ３のゲートは、このＴｒ
２のドレインに接続され、その接続点がカレントミラー
回路のＩｒｅｆ入力端となり、Ｔｒ３のソースはＴｒ１
のゲート、ドレインに接続されており、このＴｒ３のソ
ースがカレントミラー回路のＩｏｕｔ出力端となる。Ｔ
ｒ２のドレインとＴｒ３のゲートとの接続点にはＴｒ４
のドレインが接続され、このＴｒ４のソースは接地電源
に接続され、同Ｔｒ４のゲートは高電位側電源に接続さ
れており、このＴｒ４は電圧Ｖｃｃに応じてオン状態が
変わり、そのソース・ドレイン間抵抗が変化するノーマ
リーオンの素子とされている。ここで、Ｔｒ１とＴｒ２
とのゲート幅比で両者のドレイン、ソースの接続点であ
るノード１０の電位が決まり、これに伴ってＴｒ３のＶ
ＧＳが一定に保持され、このＴｒ３はソース・ドレイン
間抵抗が一定のオン状熊となる。Ｔｒ３とＴｒ４とのド
レイン共通接続点であるノード１１の電位は両者のレシ
オで決まり、Ｔｒ４のオン状態が一定であれば、ノード
１１の電位は電圧Ｖｃｃ変動に応じて変動することとな
るが、Ｔｒ４は電圧Ｖｃｃに応じてソース・ドレイン間
抵抗が変わるためノード１１の電位は一定に保持され
る。つまり、Ｔｒ４のオン状態が一定の場合、電圧Ｖｃ
ｃが上昇すると、これに伴ってノード１１の電位が上昇
し、電圧Ｖｃｃが低下すると、同様に、ノード１１の電
位も低下する。しかし、電圧Ｖｃｃが上昇すると、Ｔｒ
４が低抵抗となるため、ノード１１の電位上昇が防止さ
れ、電圧Ｖｃｃが低下すると、Ｔｒ４が高抵抗となるた
め、ノード１１の電位低下が防止されることとなるの
で、ノード１１の電位は一定に保たれる。Ｔｒ５，Ｔｒ
６は能動分圧回路を形成しているｐＭＯＳトランジスタ
である。Ｔｒ５のソースは高電位側電源に接続され、同
Ｔｒ５のゲートはノード１１に接続され、Ｔｒ５の駆動
力はこれによって確定される。このＴｒ５のドレインは
Ｔｒ６のソースと接続され、このＴｒ６のゲート、ドレ
インはショートされて接地電源に接続されている。これ
らＴｒ５のドレインとＴｒ６のソースとの接続点である
ノード１２の電位はＴｒ５とＴｒ６とのレシオで決ま
り、Ｔｒ５のソース・ドレイン間抵抗はノード１１の電
位により確定されており、これによって、Ｔｒ５には電
圧Ｖｃｃに比例した電流が流れることでその電圧Ｖｃｃ
に比例して電圧降下を生じ、ノード１２の電位が確定さ
れる。Ｔｒ７，Ｔｒ８は差動対を形成するｎＭＯＳトラ
ンジスタであり、Ｔｒ７のゲートにはノード１２の電圧
がＶｒｅｆとして印加されている。Ｔｒ９，ＴｒＡはカ
レントミラー回路を形成するｐＭＯＳトランジスタであ
り、Ｔｒ９のソースとＴｒＡのソースは高電位側電源に
接続されている。Ｔｒ９は、そのゲート、ドレインがシ
ョートされ、当該カレントミラー回路のＩｒｅｆ入力端
とされており、ＴｒＡは、ゲートがＴｒ９のゲート、ド
レインと共通に接続され、そのドレインがＩｏｕｔ出力
端とされている。これらＴｒ９，ＴｒＡのドレインはそ
れぞれＴｒ８，Ｔｒ７のドレインに接続されており、当
該カレントミラー回路は差動対Ｔｒ７，Ｔｒ８のアクテ
ィブロードを構成している。Ｔｒ７，Ｔｒ８のソース同
士の共通接続点にはｎｃｈＭＯＳＴｒＢのドレインが接
続され、ＴｒＢのゲートはノード１２に接続され、Ｖｒ
ｅｆによって一定電圧で駆動される。ＴｒＢのソースは
ｎＭＯＳＴｒＣのドレインに接続され、このＴｒＣのソ
ースは接地電源に接続され、ＴｒＣのゲートは高電位側
電源に接続され、電圧Ｖｃｃに応じてその抵抗値が変動
し、高電位側電源からＴｒＢのソースまでの電位が高電
位側電源の変動によらず一定となり、Ｔｒ９，Ｔｒ８，
ＴｒＢのレシオにより、差動対Ｔｒ７，Ｔｒ８のソース
共通接続点であるノード１４とＴｒ９のゲート、ドレイ
ンの接続点であるノード１５の電位がそれぞれ決まり、
これに伴って、ＴｒＡのドレインとＴｒ７のドレインと
の接続点であるノード１３の電位が一定となる。このノ
ード１３にはｐＭＯＳＴｒＤのゲートが接続され、この
ＴｒＤのソース・ドレインは高電位側電源とＴｒ８のゲ
ートとの間に接続されている。ここにおいて、ＴｒＤの
ソース・ドレイン間抵抗はノード１３の電位により確定
されており、これによって、ＴｒＤには電圧Ｖｃｃに比
例した電流が流れることでその電圧Ｖｃｃに比例して電
圧降下を生じ、ＴｒＤのドレインとＴｒ８のゲートとの
接続点であるノード１６は一定の電位となる。このノー
ド１６の電位が定電圧源出力電圧ＶＣＯＮとされてい
る。ここで、出力電圧ＶＣＯＮは基準電圧Ｖｒｅｆによ
り決まるが、この基準電圧ＶｒｅｆはＴｒ５，Ｔｒ６か
らなる分圧回路１０の両トランジスタゲート幅比の設定
により調節可能である。この分圧回路１０は、図６に示
すようにプログラマブルに回路構成することができる。
この図において、高電位側電源とノード１２との間には
Ｔｒ５と並列に複数のｐＭＯＳＴｒ５１，…，Ｔｒ５ｎ
がそれぞれヒューズＦ１，…，Ｆｎを介して接続され、
ノード１２と接地電源との間にはＴｒ６と並列に複数の
ｐＭＯＳＴｒ６１，…，Ｔｒ６ｎがそれぞれヒューズＦ
１１，…，Ｆ１ｎを介して接続されている。これによ
り、ヒューズＦ１，…，Ｆｎ及びヒューズＦ１１，…，
Ｆ１ｎの切断を行うことで、Ｔｒ５側の総ゲート幅をＷ
５、Ｔｒ６側の総ゲート幅をＷ６としたときの比（Ｗ５
／Ｗ６）を任意に調節することができる。これにより、
Ｗ５／Ｗ６に比例した所望のＶｒｅｆを得ることができ
ることとなる。図７は本発明をＳＲＡＭ（Ｓｔａｔｉｃ
ＲＡＭ）に適用した例を示すブロック構成図である。
この図において、Ａ１はパルス発生回路及び遅延回路、
Ａ２はビット線活性化回路、Ａ３はセンスアンプ活性化
回路、Ａ４，Ａ４′はメモリセル、Ａ５はセンスアン
プ、そして、ＢＬ，／ＢＬはビット線、ＷＬ１，ＷＬ２
はワード線、ＣＳＬはカラム選択線である。共通のビッ
ト線ＢＬ，／ＢＬに複数のセルＡ４，Ａ４′，…が配列
され、それらのセルＡ４，Ａ４′，…にはビット線Ｂ
Ｌ，／ＢＬを介してセンスアンプＡ５が接続され、セル
Ａ４，Ａ４′，…のうち選択されたセルのデータが、こ
のセンスアンプＡ５よりセンスさせるようになってい
る。ビット線ＢＬ，／ＢＬ間にはイコライズトランジス
タＴ１が接続されており、イコライズパルスによりオン
・オフされるものである。一般的に所定時間幅を持つイ
コライズパルスを受けている間、セルアレイの１対のビ
ット線を同電位に保持させ、セルの切替えを高速にすべ
く動作する。ここで、セルＡ４，Ａ４′が相互に相補的
データを保持している場合において、図７に示すように
ワード線の選択をＷＬ１からＷＬ２に切換るときを考え
る。このとき、ワード線の切替え前、つまりセルＡ４に
対する選択信号ＷＬ１を立ち下げる前のタイミングｔｃ
１において図８（ａ）に示すようなイコライズパルスを
立ち上げる。すると、イコライズトランジスタＴ１がオ
ンして、ビット線ＢＬ，／ＢＬが矩絡され、やがて同電
位（中間電位）となる。その後、ワード線ＷＬ１とＷＬ
２とが切換わりイコライズパルスを所定時間維持した後
にタイミングｔｃ２において立ち下げる。すると、トラ
ンジスタＴ１がオフとなり、ビット線ＢＬ，／ＢＬはセ
ルＡ４′のデータにより決定されるようになり、やがて
セルＡ４′のデータにより決まる電位状態となる。この
ような制御を行うことで、ビット線ＢＬ，／ＢＬの状態
は図８（ｃ）に実線で示すように遷移する。これに対
し、イコライズパレスによる制御を行わなかった場合、
ビット線ＢＬ，／ＢＬにとってはワード線の切換りのみ
がトリガとなるために、これらビット線ＢＬ，／ＢＬの
状態は図８（ｃ）の破線で示すように、遷移することと
なる。明らかなように、イコライズパルスによる制御を
行った場合、この制御を行わない場合よりもΔｔｃ３だ
け早くセルＡ４′のデータを読出すことができることと
なる。すなわち、電源電圧が上昇すると、充放電が高速
になるため、ＳＲＡＭのイコライズパルスの立下がりが
タイミングｔｃ２よりも早くなる。例えば、図８（ａ）
に示すように、その立下がりタイミングがｔｃ２′とな
り、図８（ａ）及び（ｂ）に破線で示すようにワード線
ＷＬ１とＷＬ２の状態が遷移し切れない時間でイコライ
ズパルスが立ち下がってしまうと、ビット線ＢＬ，／Ｂ
Ｌが一度セルＡ４のデータを読出してからセルＡ４′の
データを読出す状態となってしまい、図８（ｄ）に示す
ような異常状態となって誤動作をする。したがって、高
速読出しのメリットが損なわれることとなる。このよう
に、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）におけるイコラ
イズパルスにおいては、電源電圧の変動により原パルス
信号の遅延時間が不十分でイコライズパルスのパルス時
間幅が不足して誤動作を引き起こすことがあるが、本発
明を適用することにより、電源電圧が上昇してもパルス
発生回路における動作に影響を与えず、安定した書き込
み、読み出し動作を行うことができる。なお、本発明の
半導体集積回路はＳＲＡＭのイコライズパルス発生回路
への応用に限らず、内部同期式ＳＲＡＭでの活性化信
号、ライトリカバリー時のパルス発生等にも応用するこ
とができる。
つつ説明する。図１は本発明の一実施例に係る半導体集
積回路の構成を示す図である。図１において、入力信号
が供給される第１の回路系２２の出力は遅延回路２１を
経て第２の回路系２３に与えられ、第２の回路系２３か
ら出力信号φが取出される。回路系２２、２３には電源
電圧Ｖｃｃが供給され、遅延回路２１にはＶｃｃをもと
に定電圧電源回路２４で生成された定電圧ＶＣＯＮが供
給されている。よって、遅延回路２１は一定の電源電圧
により作動するため、その遅延時間は図２に示すように
Ｖｃｃが変動しても影響を受けず、常に一定となる。こ
の実施例では、遅延回路２１は３つのインバータＮＯＴ
１，ＮＯＴ２，ＮＯＴ３を直列接続したものである。図
３は遅延回路の他の例を示すものである。ＮＡＮＤゲー
トＮＡＮＤ１の一方側入力端４ａには入力信号Ｉｎがそ
のまま、他方側入力端４ｂには入力信号Ｉｎを５段のイ
ンバータ列ＮＯＴ４〜ＮＯＴ８で遅延させたものが入力
される。この回路の動作を図４を参照して説明する。ノ
ード４ａに時間幅（ｔ５２−ｔ５１）の“Ｌ”（論理
“０”）のパルスを入力すると、このノード４ａのパル
スはＮＡＮＤゲートＮＡＮＤ１の一方の入力端に入力さ
れると共に、５個のインバータＮＯＴ４〜ＮＯＴ８から
なるインバータゲート列で構成される遅延回路の遅延時
間Δｔ５５だけ遅れてＮＡＮＤゲートＮＡＮＤ１の他方
の入力端に反転入力される。よって、タイミングｔ５２
において初めてＮＡＮＤゲートＮＡＮＤ１の両入力端が
“Ｈ”となり、この状態がタイミングｔ５４まで続くこ
とにより、時間幅（ｔ５４−ｔ５２）の“Ｌ”のパルス
φがノード４ｃに出力される。図５は図１における定電
圧電源回路の一例を示す回路図である。図５において、
Ｔｒ１〜Ｔｒ３はカレントミラー回路を形成するｐＭＯ
Ｓトランジスタである。Ｔｒ１は、そのソースが高電位
側電源に接続され、ゲートとドレインとがショートされ
てダイオード接続されている。Ｔｒ２は、そのソースが
高電位側電源に接続され、ゲートがＴｒ１のゲート、ド
レインに接続されている。Ｔｒ３のゲートは、このＴｒ
２のドレインに接続され、その接続点がカレントミラー
回路のＩｒｅｆ入力端となり、Ｔｒ３のソースはＴｒ１
のゲート、ドレインに接続されており、このＴｒ３のソ
ースがカレントミラー回路のＩｏｕｔ出力端となる。Ｔ
ｒ２のドレインとＴｒ３のゲートとの接続点にはＴｒ４
のドレインが接続され、このＴｒ４のソースは接地電源
に接続され、同Ｔｒ４のゲートは高電位側電源に接続さ
れており、このＴｒ４は電圧Ｖｃｃに応じてオン状態が
変わり、そのソース・ドレイン間抵抗が変化するノーマ
リーオンの素子とされている。ここで、Ｔｒ１とＴｒ２
とのゲート幅比で両者のドレイン、ソースの接続点であ
るノード１０の電位が決まり、これに伴ってＴｒ３のＶ
ＧＳが一定に保持され、このＴｒ３はソース・ドレイン
間抵抗が一定のオン状熊となる。Ｔｒ３とＴｒ４とのド
レイン共通接続点であるノード１１の電位は両者のレシ
オで決まり、Ｔｒ４のオン状態が一定であれば、ノード
１１の電位は電圧Ｖｃｃ変動に応じて変動することとな
るが、Ｔｒ４は電圧Ｖｃｃに応じてソース・ドレイン間
抵抗が変わるためノード１１の電位は一定に保持され
る。つまり、Ｔｒ４のオン状態が一定の場合、電圧Ｖｃ
ｃが上昇すると、これに伴ってノード１１の電位が上昇
し、電圧Ｖｃｃが低下すると、同様に、ノード１１の電
位も低下する。しかし、電圧Ｖｃｃが上昇すると、Ｔｒ
４が低抵抗となるため、ノード１１の電位上昇が防止さ
れ、電圧Ｖｃｃが低下すると、Ｔｒ４が高抵抗となるた
め、ノード１１の電位低下が防止されることとなるの
で、ノード１１の電位は一定に保たれる。Ｔｒ５，Ｔｒ
６は能動分圧回路を形成しているｐＭＯＳトランジスタ
である。Ｔｒ５のソースは高電位側電源に接続され、同
Ｔｒ５のゲートはノード１１に接続され、Ｔｒ５の駆動
力はこれによって確定される。このＴｒ５のドレインは
Ｔｒ６のソースと接続され、このＴｒ６のゲート、ドレ
インはショートされて接地電源に接続されている。これ
らＴｒ５のドレインとＴｒ６のソースとの接続点である
ノード１２の電位はＴｒ５とＴｒ６とのレシオで決ま
り、Ｔｒ５のソース・ドレイン間抵抗はノード１１の電
位により確定されており、これによって、Ｔｒ５には電
圧Ｖｃｃに比例した電流が流れることでその電圧Ｖｃｃ
に比例して電圧降下を生じ、ノード１２の電位が確定さ
れる。Ｔｒ７，Ｔｒ８は差動対を形成するｎＭＯＳトラ
ンジスタであり、Ｔｒ７のゲートにはノード１２の電圧
がＶｒｅｆとして印加されている。Ｔｒ９，ＴｒＡはカ
レントミラー回路を形成するｐＭＯＳトランジスタであ
り、Ｔｒ９のソースとＴｒＡのソースは高電位側電源に
接続されている。Ｔｒ９は、そのゲート、ドレインがシ
ョートされ、当該カレントミラー回路のＩｒｅｆ入力端
とされており、ＴｒＡは、ゲートがＴｒ９のゲート、ド
レインと共通に接続され、そのドレインがＩｏｕｔ出力
端とされている。これらＴｒ９，ＴｒＡのドレインはそ
れぞれＴｒ８，Ｔｒ７のドレインに接続されており、当
該カレントミラー回路は差動対Ｔｒ７，Ｔｒ８のアクテ
ィブロードを構成している。Ｔｒ７，Ｔｒ８のソース同
士の共通接続点にはｎｃｈＭＯＳＴｒＢのドレインが接
続され、ＴｒＢのゲートはノード１２に接続され、Ｖｒ
ｅｆによって一定電圧で駆動される。ＴｒＢのソースは
ｎＭＯＳＴｒＣのドレインに接続され、このＴｒＣのソ
ースは接地電源に接続され、ＴｒＣのゲートは高電位側
電源に接続され、電圧Ｖｃｃに応じてその抵抗値が変動
し、高電位側電源からＴｒＢのソースまでの電位が高電
位側電源の変動によらず一定となり、Ｔｒ９，Ｔｒ８，
ＴｒＢのレシオにより、差動対Ｔｒ７，Ｔｒ８のソース
共通接続点であるノード１４とＴｒ９のゲート、ドレイ
ンの接続点であるノード１５の電位がそれぞれ決まり、
これに伴って、ＴｒＡのドレインとＴｒ７のドレインと
の接続点であるノード１３の電位が一定となる。このノ
ード１３にはｐＭＯＳＴｒＤのゲートが接続され、この
ＴｒＤのソース・ドレインは高電位側電源とＴｒ８のゲ
ートとの間に接続されている。ここにおいて、ＴｒＤの
ソース・ドレイン間抵抗はノード１３の電位により確定
されており、これによって、ＴｒＤには電圧Ｖｃｃに比
例した電流が流れることでその電圧Ｖｃｃに比例して電
圧降下を生じ、ＴｒＤのドレインとＴｒ８のゲートとの
接続点であるノード１６は一定の電位となる。このノー
ド１６の電位が定電圧源出力電圧ＶＣＯＮとされてい
る。ここで、出力電圧ＶＣＯＮは基準電圧Ｖｒｅｆによ
り決まるが、この基準電圧ＶｒｅｆはＴｒ５，Ｔｒ６か
らなる分圧回路１０の両トランジスタゲート幅比の設定
により調節可能である。この分圧回路１０は、図６に示
すようにプログラマブルに回路構成することができる。
この図において、高電位側電源とノード１２との間には
Ｔｒ５と並列に複数のｐＭＯＳＴｒ５１，…，Ｔｒ５ｎ
がそれぞれヒューズＦ１，…，Ｆｎを介して接続され、
ノード１２と接地電源との間にはＴｒ６と並列に複数の
ｐＭＯＳＴｒ６１，…，Ｔｒ６ｎがそれぞれヒューズＦ
１１，…，Ｆ１ｎを介して接続されている。これによ
り、ヒューズＦ１，…，Ｆｎ及びヒューズＦ１１，…，
Ｆ１ｎの切断を行うことで、Ｔｒ５側の総ゲート幅をＷ
５、Ｔｒ６側の総ゲート幅をＷ６としたときの比（Ｗ５
／Ｗ６）を任意に調節することができる。これにより、
Ｗ５／Ｗ６に比例した所望のＶｒｅｆを得ることができ
ることとなる。図７は本発明をＳＲＡＭ（Ｓｔａｔｉｃ
ＲＡＭ）に適用した例を示すブロック構成図である。
この図において、Ａ１はパルス発生回路及び遅延回路、
Ａ２はビット線活性化回路、Ａ３はセンスアンプ活性化
回路、Ａ４，Ａ４′はメモリセル、Ａ５はセンスアン
プ、そして、ＢＬ，／ＢＬはビット線、ＷＬ１，ＷＬ２
はワード線、ＣＳＬはカラム選択線である。共通のビッ
ト線ＢＬ，／ＢＬに複数のセルＡ４，Ａ４′，…が配列
され、それらのセルＡ４，Ａ４′，…にはビット線Ｂ
Ｌ，／ＢＬを介してセンスアンプＡ５が接続され、セル
Ａ４，Ａ４′，…のうち選択されたセルのデータが、こ
のセンスアンプＡ５よりセンスさせるようになってい
る。ビット線ＢＬ，／ＢＬ間にはイコライズトランジス
タＴ１が接続されており、イコライズパルスによりオン
・オフされるものである。一般的に所定時間幅を持つイ
コライズパルスを受けている間、セルアレイの１対のビ
ット線を同電位に保持させ、セルの切替えを高速にすべ
く動作する。ここで、セルＡ４，Ａ４′が相互に相補的
データを保持している場合において、図７に示すように
ワード線の選択をＷＬ１からＷＬ２に切換るときを考え
る。このとき、ワード線の切替え前、つまりセルＡ４に
対する選択信号ＷＬ１を立ち下げる前のタイミングｔｃ
１において図８（ａ）に示すようなイコライズパルスを
立ち上げる。すると、イコライズトランジスタＴ１がオ
ンして、ビット線ＢＬ，／ＢＬが矩絡され、やがて同電
位（中間電位）となる。その後、ワード線ＷＬ１とＷＬ
２とが切換わりイコライズパルスを所定時間維持した後
にタイミングｔｃ２において立ち下げる。すると、トラ
ンジスタＴ１がオフとなり、ビット線ＢＬ，／ＢＬはセ
ルＡ４′のデータにより決定されるようになり、やがて
セルＡ４′のデータにより決まる電位状態となる。この
ような制御を行うことで、ビット線ＢＬ，／ＢＬの状態
は図８（ｃ）に実線で示すように遷移する。これに対
し、イコライズパレスによる制御を行わなかった場合、
ビット線ＢＬ，／ＢＬにとってはワード線の切換りのみ
がトリガとなるために、これらビット線ＢＬ，／ＢＬの
状態は図８（ｃ）の破線で示すように、遷移することと
なる。明らかなように、イコライズパルスによる制御を
行った場合、この制御を行わない場合よりもΔｔｃ３だ
け早くセルＡ４′のデータを読出すことができることと
なる。すなわち、電源電圧が上昇すると、充放電が高速
になるため、ＳＲＡＭのイコライズパルスの立下がりが
タイミングｔｃ２よりも早くなる。例えば、図８（ａ）
に示すように、その立下がりタイミングがｔｃ２′とな
り、図８（ａ）及び（ｂ）に破線で示すようにワード線
ＷＬ１とＷＬ２の状態が遷移し切れない時間でイコライ
ズパルスが立ち下がってしまうと、ビット線ＢＬ，／Ｂ
Ｌが一度セルＡ４のデータを読出してからセルＡ４′の
データを読出す状態となってしまい、図８（ｄ）に示す
ような異常状態となって誤動作をする。したがって、高
速読出しのメリットが損なわれることとなる。このよう
に、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）におけるイコラ
イズパルスにおいては、電源電圧の変動により原パルス
信号の遅延時間が不十分でイコライズパルスのパルス時
間幅が不足して誤動作を引き起こすことがあるが、本発
明を適用することにより、電源電圧が上昇してもパルス
発生回路における動作に影響を与えず、安定した書き込
み、読み出し動作を行うことができる。なお、本発明の
半導体集積回路はＳＲＡＭのイコライズパルス発生回路
への応用に限らず、内部同期式ＳＲＡＭでの活性化信
号、ライトリカバリー時のパルス発生等にも応用するこ
とができる。
【発明の効果】以上説明したように本発明によれば、共
に第１の電源信号で駆動される第１および第２の回路系
の間に存在して第１の回路系からの信号を遅延して第２
の回路系に渡す遅延回路には、第１の電源から定電圧か
ら発生した定電圧の第２の電源信号が供給され、電源電
圧変動に影響されない一定の遅延時間が得られる。
に第１の電源信号で駆動される第１および第２の回路系
の間に存在して第１の回路系からの信号を遅延して第２
の回路系に渡す遅延回路には、第１の電源から定電圧か
ら発生した定電圧の第２の電源信号が供給され、電源電
圧変動に影響されない一定の遅延時間が得られる。
【図面の簡単な説明】
【図１】遅延回路のＶｃｃ変動に対する遅延時間の変動
状態を図解するグラフ。
状態を図解するグラフ。
【図２】本発明の第１実施例に係る半導体集積回路の遅
延回路を含む構成を示す回路図。
延回路を含む構成を示す回路図。
【図３】図１に示す遅延回路のＶｃｃ変動に対する遅延
時間の不変状態を図解するグラフ。
時間の不変状態を図解するグラフ。
【図４】本発明が適用される遅延回路の他の例を示す回
路図。
路図。
【図５】図３に示した遅延回路の動作を示すタイミング
チャート
チャート
【図６】図１に定電圧電源回路の一実施例の回路図。
【図７】図５の定電圧電源回路の一部に適用されるプロ
グラマブル部分の詳細を示す回路図。
グラマブル部分の詳細を示す回路図。
【図８】本発明が適用されたＳＲＡＭの主要部の構成を
示す回路図。
示す回路図。
【図９】図７に示すＳＲＡＭの動作を図解するタイミン
グチャート。
グチャート。
【符号の説明】 ２１ 遅延回路 ２２ 第１の回路系 ２３ 第２の回路系 ２４ 定電圧電源回路
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図５】
【図８】
【図９】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３３５ Ａ (72)発明者 野 沢 安 満 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (5)
- 【請求項１】第１の電源需要回路系と、 第２の電源需要回路系と、 前記第１の電源需要回路系に対する高電位側電源となる
第１の電源と、 前記第１、第２の電源需要回路系に対する低電位側電源
となる第２の電源と、 前記第１、第２の電源の中間電位で一定の電圧を出力
し、その出力電圧をプログラム可能とされ、前記第２の
電源需要回路系に対する高電位側電源となる第３の電源
とを備えている半導体集積回路。 - 【請求項２】第２の電源需要回路系はディレイ回路であ
る請求項１記載の半導体集積回路。 - 【請求項３】第３の電源は、 高電位側能動抵抗素子と低電位側能動抵抗素子とのレシ
オをプログラム可能な分圧回路を備え、出力電圧が該分
圧回路の分圧点の電位により決定されるようになってい
る請求項１、２のうちいずれか１項記載の半導体集積回
路。 - 【請求項４】分圧回路は、 そのソース・ドレインが第１の電源と分圧点との間に並
列に接続され、高電位側能動抵抗素子として機能する高
電位側ＭＯＳトランジスタ群と、 そのソース・ドレインが第２の電源と分圧点との間に並
列に接続され、低電位側能動抵抗素子として機能する低
電位側ＭＯＳトランジスタ群と、 前記分圧点と前記高電位側ＭＯＳトランジスタ群の各ト
ランジスタとの接続点を電気的に切断可能とする高電位
側ヒューズ群と、 前記分圧点と前記低電位側ＭＯＳトランジスタ群の各ト
ランジスタとの接続点を電気的に切断可能とする低電位
側ヒューズ群とから構成されている請求項３記載の半導
体集積回路。 - 【請求項５】分圧回路の出力電圧を基準電圧とし、電流
増幅された電圧を出力する差動増幅器を備えている請求
項３、４のうちいずれか１項記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159587A JPH0612877A (ja) | 1992-06-18 | 1992-06-18 | 半導体集積回路 |
| KR1019930011315A KR0149183B1 (ko) | 1992-06-18 | 1993-06-18 | 안정된 일정 지연시간용 반도체 집적회로 |
| US08/077,737 US5459423A (en) | 1992-06-18 | 1993-06-18 | Semiconductor integrated circuit for a stable constant delay time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159587A JPH0612877A (ja) | 1992-06-18 | 1992-06-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612877A true JPH0612877A (ja) | 1994-01-21 |
Family
ID=15696970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159587A Pending JPH0612877A (ja) | 1992-06-18 | 1992-06-18 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5459423A (ja) |
| JP (1) | JPH0612877A (ja) |
| KR (1) | KR0149183B1 (ja) |
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| JP2008262705A (ja) * | 2008-08-04 | 2008-10-30 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
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| US4788462A (en) * | 1987-02-12 | 1988-11-29 | United Technologies Corporation | Power-On-Reset (POR) circuit |
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1992
- 1992-06-18 JP JP4159587A patent/JPH0612877A/ja active Pending
-
1993
- 1993-06-18 US US08/077,737 patent/US5459423A/en not_active Expired - Lifetime
- 1993-06-18 KR KR1019930011315A patent/KR0149183B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0149183B1 (ko) | 1998-12-15 |
| US5459423A (en) | 1995-10-17 |
| KR940001556A (ko) | 1994-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |