JP3061126B2 - 入力レシーバ回路 - Google Patents

入力レシーバ回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置等
において外部から入力される信号を内部に伝達するため
の入力レシーバ回路に関する。
【０００２】
【従来の技術】図８に入力レシーバ回路を有する半導体
記憶装置１のブロック図を示す。
【０００３】この半導体記憶装置１は、ＳＤＲＡＭ（シ
ンクロナスＤＲＡＭ）等の記憶装置であり、入力レシー
バ回路７1、７2、７3と、フリップフロップ回路３、４
と、行デコーダ２３と、列デコーダ２２と、センスアン
プ２４と、メモリセル９を有している。
【０００４】そして、この半導体記憶装置１には、外部
からクロック信号１０１、アドレス信号１０２、データ
信号１０３が入力されていて、これらの信号はそれぞれ
入力レシーバ回路７1、７2、７3によって一旦受けられ
てから、内部クロック信号１０４、内部アドレス信号１
０５、内部データ信号１０６として内部に伝達されてい
る。フリップフロップ回路３、４は、それぞれ内部クロ
ック信号１０４が立ち上がるタイミングで内部アドレス
信号１０５、内部データ信号１０６をラッチしている。
そして、フリップフロップ回路３でラッチされた内部ア
ドレス信号１０５は行デコーダ２３および列デコーダ２
２に入力され、フリップフロップ回路４でラッチされた
内部データ信号１０６はセンスアンプ２４に入力される
ことによりメモリセル９に対するデータの読み出し／書
込み動作が行われる。
【０００５】次に、入力レシーバ回路７1、７2、７3の
回路図を図９に示す。
【０００６】この従来の入力レシーバ回路は、Ｎチャネ
ルＭＯＳトランジスタ１１〜１４と、ＰチャネルＭＯＳ
トランジスタ１５、１６と、インバータ２１とから構成
されている。
【０００７】ＮチャネルＭＯＳトランジスタ１１、１２
は、それぞれゲートに活性化信号１０が入力され、ソー
スがグランドに接続されている。このＮチャネルＭＯＳ
トランジスタ１１、１２は、パワーダウンモード等の入
力レシーバ回路を動作させない場合に、回路に流れる電
流を遮断して消費電力の低減を図るためのパワーカット
用トランジスタである。活性化信号１０は、入力レシー
バ回路を非活性化する際にグランド電位となる信号であ
る。
【０００８】ＮチャネルＭＯＳトランジスタ１３は、ゲ
ートに電源電圧の約１／２の電圧である基準電圧（ＶＲ
ＥＦ）が入力され、ソースがＮチャネルＭＯＳトランジ
スタ１１のドレインに接続されている。
【０００９】ＰチャネルＭＯＳトランジスタ１５は、ソ
ースが電源電圧（ＶＣＣ）に接続され、ドレインがＮチ
ャネルＭＯＳトランジスタ１３のドレインに接続され、
ゲートとドレインが接続されている。
【００１０】ＰチャネルＭＯＳトランジスタ１６は、ソ
ースが電源電圧に接続され、ゲートがＰチャネルＭＯＳ
トランジスタ１５のゲートに接続されている。そして、
ＰチャネルＭＯＳトランジスタ１５、１６のゲートは節
点３３により接続されている。
【００１１】ＮチャネルＭＯＳトランジスタ１４は、ド
レインがＰチャネルＭＯＳトランジスタのドレインに接
続され、ゲートに入力信号（ＶＩＮ）が印加され、ソー
スがＮチャネルＭＯＳトランジスタ１２のドレインに接
続されている。
【００１２】インバータ２１は、ＰチャネルＭＯＳトラ
ンジスタ１６のドレイン電圧を入力とし、論理を反転し
てから出力信号（ＶＯＵＴ）として出力する。このイン
バータ２１は、電源電圧からグランド電位までの信号振
幅を確保し、入力信号と出力信号の論理が同じとなるよ
うにするために設けられているものである。
【００１３】次に、この従来の入力レシーバ回路の動作
について図９を参照して説明する。入力信号（ＶＩＮ）
の電圧が高くなると、ＮチャネルＭＯＳトランジスタ１
４のオン抵抗は小さくなり、ＰチャネルＭＯＳトランジ
スタ１６のドレイン電圧は低くなる。逆に、ＶＩＮの電
圧が低くなると、ＮチャネルＭＯＳトランジスタ１４の
オン抵抗は大きくなり、ＰチャネルＭＯＳトランジスタ
１６のドレイン電圧は高くなる。
【００１４】また、ＶＲＥＦの電圧が低くなるとＮチャ
ネルＭＯＳトランジスタ１３のオン抵抗が大きくなるた
め節点３３の電位は高くなる。そのためＰチャネルＭＯ
Ｓトランジスタ１５、１６のゲート電圧は高くなり、Ｐ
チャネルＭＯＳトランジスタ１６のオン抵抗は高くなる
ことによりＰチャネルＭＯＳトランジスタ１６のドレイ
ン電圧は低くなる。
【００１５】このようにして入力レシーバ回路は、ＶＲ
ＥＦを基準として入力信号（ＶＩＮ）の論理の判定を行
う差動コンパレータとして動作している。つまり、ＶＩ
ＮがＶＲＥＦより高くなればＶＯＵＴはハイレベルとな
り、ＶＩＮがＶＲＥＦより低くなればＶＯＵＴはロウレ
ベルとなる。
【００１６】ＪＥＤＥＣ委員会（Ｊｏｉｎｔ Ｅｌｅｃ
ｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｕｎｃｉｌ−Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓ
ｔｒｉａｌ Ａｓｓｏｃｉａｔｉｏｎ）によって規定さ
れたＳＳＴＬ ２インタフェースでは、その規格は、Ｖ
ＲＥＦ＝１．２５±０．１Ｖ、ＶＩＮ（ｍａｘ）／ＶＩ
Ｎ（ｍｉｎ）＝ＶＲＥＦ±０．３５Ｖと低い電圧となっ
ている。ここで、ＶＩＮが最も低い電圧になるのは、Ｖ
ＲＥＦ＝１．１５ＶでＶＩＮ（ｍｉｎ）＝ＶＲＥＦ−
０．３５Ｖの時であり、この場合のＶＩＮ（ｍｉｎ）は
下記の式（１）より０．８Ｖとなる。
【００１７】 ＶＩＮ（ｍｉｎ）＝ＶＲＥＦ−０．３５ ＝１．１５−０．３５＝０．８Ｖ ・・（１） そして、ここでＮチャネルＭＯＳトランジスタ１４のし
きい値をＶTN、ゲート・ソース間の電圧をＶGSとする
と、ＮチャネルＭＯＳトランジスタ１４のドレインから
ソースに流れる電流Ｉは下記の式（２）により求めるこ
とができる。
【００１８】 Ｉ＝β／２×（ＶGS−ＶTN）2・・・（２） ここで、βは、β＝Ｗ・μ・Ｃ0／Ｌで示される係数で
あり、Ｗはゲート幅、μはチャネルを通過する伝導電子
の表面移動度、Ｃ0は酸化膜の容量、Ｌはゲート長であ
る。
【００１９】ここで、ＮチャネルＭＯＳトランジスタ１
２のソース・ドレイン間電圧を無視したとしてもＶGS≒
ＶINであるため、式（１）よりＶGS ＝０．８Ｖとな
る。そして、ＶTN＝０．６Ｖとして設計したとすると、
製造工程におけるイオン注入量等のばらつきによりＶTN
は±０．１５Ｖ程度ばらつくため、最悪の場合にはＶTN
＝０．７５Ｖとなる。これらの値を式（２）にあてはめ
た場合の電流Ｉは下記の式（３）のようになる。
【００２０】 Ｉ＝β／２×（０．８−０．７５）2・・・（３） 式（３）を参照すると、（ＶGS−ＶTN）は０．０５と小
さい値となっているため、電流Ｉも小さな値となってな
ってしまう。実際にはＮチャネルＭＯＳトランジスタ１
２のソース・ドレイン間電圧が０でないため、ＶGS＜
０．８Ｖとなり、電流Ｉはさらに小さな値となる。その
ため、ＮチャネルＭＯＳトランジスタ１４の入力信号
（ＶＩＮ）に対するゲインはほとんど得ることができな
くなってしまっている。
【００２１】次に、図９の従来の入力レシーバ回路にお
いて、最悪のＶTNの場合について、上記のようにＶＩＮ
が最小値の場合における、ＶＲＥＦに対する伝搬時間の
変化をシミュレーションにより求めたグラフを図１０に
示す。このグラフにおいて、実線は入力信号（ＶＩＮ）
の立ち上がり時の伝搬時間を示していて、破線は立ち下
がり時の伝搬時間を示している。
【００２２】ここで、伝搬時間とは、入力信号（ＶＩ
Ｎ）がハイレベルからロウレベルになってから出力信号
（ＶＯＵＴ）がハイレベルからロウレベルになるまでの
時間、または入力信号（ＶＩＮ）がロウレベルからハイ
レベルになってから出力信号（ＶＯＵＴ）がロウレベル
からハイレベルになるまでの時間をいうものとする。
【００２３】また、入力信号がハイレベルからロウレベ
ルに変化する際の伝搬時間と、入力信号がロウレベルか
らハイレベルに変化する際の伝搬時間の差を伝搬時間差
というものとする。
【００２４】この図１０のグラフより、ＶＲＥＦが１．
１５Ｖの場合における立ち下がり時の伝搬時間は１．２
６ｎｓ、立ち上がり時の伝搬時間が０．８７ｎｓである
ため、この場合の伝搬時間差は１．２６−０．８７＝
０．３９ｎｓ（≒０．４ｎｓ）となる。
【００２５】このようにＶＲＥＦが１．１５Ｖの場合の
伝搬時間差は約０．４ｎｓであり、入力信号がハイレベ
ルからロウレベルになる際の伝搬時間より、入力信号が
ロウレベルからハイレベルになる際の伝搬時間の方が
０．４ｎｓ短くなってしまうことになる。
【００２６】ここで、図９においてＮチャネルＭＯＳト
ランジスタ１４のしきい値の標準値を０．６Ｖからより
低い値とすれば、この伝搬時間差を短くすることができ
る。しかし、ＮチャネルＭＯＳトランジスタのしきい値
ＶTNを下げると、同一工程で形成されている他のＮチャ
ネルＭＯＳトランジスタのしきい値も同様に下がってし
まい、スタンバイ状態において電圧が印加されている場
所にこれらのＮチャネルＭＯＳトランジスタが使用され
ているとサブスレッショルド電流が無視できなくなりリ
ーク電流が増加してしまう。そして、そのため半導体記
憶装置全体のスタンバイ電流の規格を満たすことができ
なくなる。
【００２７】また、ＮチャネルＭＯＳトランジスタ１４
を生成するための工程を専用に設け、他のＮチャネルＭ
ＯＳトランジスタのしきい値はそのままでＮチャネルＭ
ＯＳトランジスタ１４のしきい値のみを下げるようにす
れば上記の問題を解決することができる。しかし、その
ためにはプロセス設計において設定しなければならない
しきい値の種類が増えるとともに、製造時の工程が増え
てしまい半導体記憶装置のコストが増加してしまう。
【００２８】次に、図８のようなクロック信号の立ち上
がりによりデータ信号およびアドレス信号をラッチする
従来のＳＤＲＡＭ（ここでは、ＳＤＲ（Ｓｉｎｇｌｅ
Ｄａｔａ Ｒａｔｅ：片方向データストローブ）−ＳＤ
ＲＡＭと称することにする。）におけるクロック信号１
０１とデータ信号１０３の関係を図１１（ａ）のタイミ
ングチャートに示す。
【００２９】図１１（ａ）はクロック信号１０１の周波
数が１００ＭＨｚの場合であり、クロック信号１０１、
内部クロック信号１０４の周期は１０ｎｓとなってい
る。
【００３０】ＳＤＲ−ＳＤＲＡＭでは、フリップフロッ
プ回路４において、内部クロック信号１０４の立ち上が
りにより内部データ信号１０３はラッチされる。ここ
で、内部データ信号１０４が立ち上がりフリップフロッ
プ回路４が内部データ信号１０６を確実にラッチするた
めには、内部クロック信号１０４が立ち上がる前後のそ
れぞれ一定時間は内部データ信号１０６が変化しないよ
うに保持しておかなければならない。
【００３１】このようにフリップフロップ回路４には、
内部クロック信号１０４が立ち上がる前に内部データ信
号１０６を保持しておかなければならない時間であるセ
ットアップ時間と、内部クロック信号１０４が立ち上が
った後に内部データ信号１０６を保持しておかなければ
ならない時間であるホールド時間３１が必要となる。そ
して、セットアップ時間とホールド時間を合わせた時間
をフリップフロップ回路４のウィンドウ時間という。
【００３２】同様にして、クロック信号１０１が立ち上
がる前にデータ信号１０３を保持しておかなければなら
ない時間をセットアップ時間３０といい、クロック信号
１０１が立ち上がった後にデータ信号１０３を保持して
おかなければならない時間をホールド時間３１という。
そして、セットアップ時間３０とホールド時間３１を合
わせた時間をデータ信号１０３のウィンドウ時間３２と
いう。
【００３３】そして、データ信号１０３のウィンドウ時
間３２は、フリップフロップ回路４のウィンドウ時間に
入力レシーバ回路７1〜７3の伝搬時間差を加えた時間と
なる。
【００３４】次に、入力レシーバ回路の伝搬時間差によ
りウィンドウ時間が変化する様子を図１２（ａ）、１２
（ｂ）を用いて説明する。
【００３５】図１２（ａ）は、ハイレベルのデータをク
ロック信号の立ち上がりによりラッチする場合、図１２
（ｂ）はロウレベルのデータをクロック信号の立ち上が
りによりラッチする場合のタイミングチャートである。
【００３６】ここで、ｔRは立ち上がり時の伝搬時間、
ｔFは立ち下がり時の伝搬時間、ｔSはデータ信号１０３
のセットアップ時間、ｔHはデータ信号１０３のホール
ド時間、ｔSIはフリップフロップ回路４のセットアップ
時間、ｔHIはフリップフロップ回路４のホールド時間で
ある。
【００３７】ここでは、具体的に説明するために、上記
で説明したように規格値の範囲での最悪の場合における
入力レシーバ回路の伝搬時間差（ｔF−ｔR）は、図１０
に示されるように０．４ｎｓとなっているものとする。
【００３８】ハイレベルのデータ信号１０３をクロック
信号１０１の立ち上がりによりラッチする場合のセット
アップ時間ｔSおよびホールド時間ｔFは、図１２（ａ）
に示されるように、それぞれ下記の式（４）、（５）に
より求められる。
【００３９】 ｔS＝ｔSI＋ｔR−ｔR＝ｔSI ・・・（４） ｔH＝ｔHI＋ｔR−ｔF＝ｔHI−０．４ ・・・（５） 式（４）より、データ信号１０３のセットアップ時間ｔ
Sは、フリップフロップ回路４のセットアップ時間ｔSI
と等しくなっていて、入力レシーバ回路による悪化は無
い。また、式（５）より、データ信号１０３のホールド
時間ｔHは、フリップフロップ回路４のホールド時間ｔ
HIより０．４ｎｓ短くなっていて入力レシーバ回路によ
る悪化は無い。
【００４０】また、ロウレベルのデータ信号１０３をク
ロック信号１０１の立ち上がりによりラッチする場合の
セットアップ時間ｔSおよびホールド時間ｔHは、図１２
（ｂ）に示されるように、それぞれ下記の式（６）、
（７）により求められる。
【００４１】 ｔS＝ｔSI＋ｔF−ｔR＝ｔSI＋０．４ ・・・（６） ｔH＝ｔHI＋ｔR−ｔR＝ｔHI ・・・（７） 式（６）より、データ信号１０３のセットアップ時間ｔ
Sは、フリップフロップ回路４のセットアップ時間ｔSI
に対して０．４ｎｓ長くなっていて、入力レシーバ回路
により悪化している。また、式（７）より、データ信号
１０３のホールド時間ｔHは、フリップフロップ回路４
のホールド時間ｔHIと等しくなっていて入力レシーバ回
路による悪化も無い。
【００４２】このように、入力レシーバ回路の伝搬時間
差（ｔF−ｔR）が０．４ｎｓとなっている場合には、ロ
ウレベルのデータ信号１０３をクロック信号１０１の立
ち上がりによりラッチする場合のみ、データ信号１０３
のセットアップ時間ｔSがフリップフロップ回路４のセ
ットアップ時間ｔSIより長くなり悪化している。
【００４３】つまり、データ信号１０３のウィンドウ時
間は、フリップフロップ回路４のウィンドウ時間より伝
搬時間差である０．４ｎｓだけ長くなり悪化しているこ
とになる。
【００４４】上記では、入力レシーバ回路の立ち下がり
時の伝搬時間ｔFが、立ち上がり時の伝搬時間ｔRより長
い場合を用いて説明したが、逆の場合にはハイレベルの
データ信号１０３をクロック信号１０１の立ち上がりに
よりラッチする場合にホールド時間が悪化する。
【００４５】このように、ＳＤＲ−ＳＤＲＡＭのように
クロック信号１０１の立ち上がりのみでデータ信号１０
３をラッチする場合には、データ信号１０３のウィンド
ウ時間は、フリップフロップ回路４のウィンドウ時間に
対して伝搬時間差だけ長くなり悪化する。
【００４６】さらに、クロック信号とは別にデータ信号
をラッチするためのデータラッチ信号を用いて、その立
ち上がりと立ち下がりの両方でデータ信号をラッチする
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：双方向デ
ータストローブ）−ＳＤＲＡＭにおいてこのような入力
レシーバ回路を用いた場合には状況がより悪化する。図
１３にＤＤＲ−ＳＤＲＡＭの構造を示したブロック図を
示す。
【００４７】この図１３の半導体記憶装置４１は、図８
の半導体記憶装置１に対して、入力レシーバ回路７4、
バッファ６、インバータ８、フリップフロップ回路５、
マルチプレクサ２５が新たに追加され、データラッチ信
号１０７が外部から入力されるようにしたものである。
【００４８】データラッチ信号１０７は入力レシーバ回
路７4に一旦入力され、内部データラッチ信号１０８と
して出力される。そして、バッファ６、インバータ８を
介してそれぞれフリップフロップ回路４、５に入力され
ている。バッファ６は、インバータ８において発生する
遅延時間と同一の遅延時間を発生するものであり、イン
バータ８による遅延時間を補正し、フリップフロップ回
路４、５に入力される内部データラッチ信号１０８のタ
イミングを合わせるために設けられているものである。
フリップフロップ回路４は、内部データラッチ信号１０
８が立ち上がるタイミングで内部データ信号１０６をラ
ッチし、フリップフロップ回路５は内部データラッチ信
号１０８が立ち下がるタイミングで内部データ信号１０
６をラッチする。
【００４９】そして、マルチプレクサ２５は、フリップ
フロップ４においてラッチされた信号とフリップフロッ
プ５においてラッチされた信号との間で掛け算を行な
い、その演算結果をセンスアンプ２４に出力している。
【００５０】このＤＤＲ−ＳＤＲＡＭにおける動作を図
１４のタイミングチャートを用いて説明する。ここで、
クロック信号１０１の周波数は図１１で説明したのと同
様に１００ＭＨｚであり、データラッチ信号１０７の立
ち下がりと立ち上がりの時間間隔は５ｎｓとなってい
る。
【００５１】内部データ信号１０６は、内部データラッ
チ信号１０８の立ち上がりと立ち下がりによりそれぞれ
フリップフロップ回路４、５において５ｎｓ間隔でラッ
チされる。ＤＤＲ−ＳＤＲＡＭでは、内部データ信号１
０６がラッチされる間隔が短いため、例えばクロック信
号１０１の周波数が１００ＭＨｚの場合のウィンドウ時
間は１．５ｎｓ程度となっている。
【００５２】次に、伝搬時間差が上記で説明したように
０．４ｎｓの入力レシーバ回路をＤＤＲ−ＳＤＲＡＭに
用いた場合に入力レシーバ回路の伝搬時間差によりウィ
ンドウ時間が変化する様子について説明する。
【００５３】ここでは、具体的に説明するために、上記
で説明したように規格値の範囲における最悪の場合にお
ける入力レシーバ回路の伝搬時間差（ｔF−ｔR）は、図
１０に示されるように０．４ｎｓとなっているものとす
る。
【００５４】ここで、ハイレベルまたはロウレベルのデ
ータ信号１０３をクロック信号１０１の立ち上がりによ
りラッチする場合の動作は図１２に示した動作と全く同
様なためその説明は省略する。
【００５５】よって、クロック信号１０１とデータ信号
１０３のウィンドウ時間は、入力レシーバ回路により
０．４ｎｓだけ長くなり悪化する。
【００５６】次に、データ信号１０３をクロック信号１
０１の立ち下がりによりラッチする場合の動作について
図１５（ａ）、１５（ｂ）を用いて説明する。
【００５７】図１５（ａ）は、ハイレベルのデータをク
ロック信号の立ち下がりによりラッチする場合、図１５
（ｂ）はロウレベルのデータをクロック信号の立ち下が
りによりラッチする場合のタイミングチャートである。
ここで、図１２中と同じ符号は同じものを示している。
【００５８】ハイレベルのデータ信号１０３をクロック
信号１０１の立ち下がりによりラッチする場合のセット
アップ時間ｔSおよびホールド時間ｔHは、図１５（ａ）
に示されるように、それぞれ下記の式（８）、（９）に
より求められる。
【００５９】 ｔS＝ｔSI＋ｔR−ｔF＝ｔSI−０．４ ・・・（８） ｔH＝ｔHI＋ｔR−ｔR＝ｔHI ・・・（９） 式（８）より、データ信号１０３のセットアップ時間ｔ
Sは、フリップフロップ回路４のセットアップ時間ｔSI
より短くなりり、入力レシーバ回路による悪化は無い。
また、式（９）より、データ信号１０３のホールド時間
ｔHは、フリップフロップ回路４のホールド時間ｔHIと
等しくなっていて入力レシーバ回路による悪化は無い。
【００６０】また、ロウレベルのデータ信号１０３をク
ロック信号１０１の立ち下がりによりラッチする場合の
セットアップ時間ｔSおよびホールド時間ｔHは、図１５
（ｂ）に示されるように、それぞれ下記の式（１０）、
（１１）により求められる。
【００６１】 ｔS＝ｔSI＋ｔF−ｔR＝ｔSI ・・・（１０） ｔH＝ｔHI＋ｔR−ｔR＝ｔHI＋０．４ ・・・（１１） 式（１０）より、データ信号１０３のセットアップ時間
ｔSは、フリップフロップ回路４のセットアップ時間ｔ
SIと等しくなっていて、入力レシーバ回路による悪化は
無い。また、式（１１）より、データ信号１０３のホー
ルド時間ｔHは、フリップフロップ回路４のホールド時
間ｔHIより０．４ｎｓ長くなっていて入力レシーバ回路
により悪化している。
【００６２】このように、入力レシーバ回路の伝搬時間
差（ｔF−ｔR）が０．４ｎｓとなっている場合には、ロ
ウレベルのデータ信号１０３をクロック信号１０１の立
ち上がりによりラッチする場合に、データ信号１０３の
セットアップ時間がフリップフロップ回路４のセットア
ップ時間より長くなり悪化し、ロウレベルのデータ信号
１０３をクロック信号１０１の立ち下がりによりラッチ
する場合に、データ信号１０３のホールド時間がフリッ
プフロップ回路４のホールド時間より長くなり悪化して
いる。
【００６３】つまり、データ信号１０３のウィンドウ時
間は、フリップフロップ回路４のウィンドウ時間より伝
搬時間差である０．４ｎｓの２倍の０．８ｎｓだけ長く
なり悪化していることになる。
【００６４】上記では、入力レシーバ回路の立ち下がり
時の伝搬時間ｔFが、立ち上がり時の伝搬時間ｔRより長
い場合を用いて説明したが、逆の場合にはハイレベルの
データ信号１０３をクロック信号１０１の立ち下がりに
よりラッチする場合のセットアップ時間が長くなり悪化
し、ハイレベルのデータ信号１０３をクロック信号１０
１の立ち上がりによりラッチする場合のホールド時間が
悪化する。
【００６５】このように、ＳＤＲ−ＳＤＲＡＭのように
クロック信号１０１の立ち上がりのみでデータ信号１０
３をラッチする場合には、データ信号１０３のウィンド
ウ時間は、フリップフロップ回路４のウィンドウ時間に
対して伝搬時間差だけ長くなり悪化する。
【００６６】このように、伝播時間差が０．４ｎｓの入
力レシーバ回路をＤＤＲ−ＳＤＲＡＭに用いるとデータ
信号１０１とクロック信号１０１のウィンドウ時間は２
倍の０．８ｎｓだけフリップフロップ回路４のウィンド
ウ時間に対して長くなってしまう。そのため、データピ
ン差や温度依存等の他の要因を考慮にいれると、ウィン
ドウ時間の規格１．５ｎｓに対するマージンが少なくな
り、製造時のばらつきにより規格をオーバしてしまう可
能性が高くなる。
【００６７】
【発明が解決しようとする課題】上述した従来の入力レ
シーバ回路では、入力の立ち上がりと立ち下がりの伝搬
時間差が大きくなりウィンドウ時間の規格に対するマー
ジンを確保することができないという問題点があった。
【００６８】本発明の目的は、伝搬時間差を小さくしウ
ィンドウ時間の規格に対するマージンを確保することが
できる入力レシーバ回路を提供することである。
【００６９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の入力レシーバ回路は、ゲートに、活性化さ
れる場合にはハイレベルの電位となり非活性化される際
にはグランド電位となる信号である活性化信号が入力さ
れ、ソースがグランド電位に接続されている第１のＮチ
ャネルＭＯＳトランジスタと、ゲートに前記活性化信号
が入力され、ソースがグランド電位に接続されている第
２のＮチャネルＭＯＳトランジスタと、ゲートに基準電
圧信号または入力信号の相補信号が入力され、ソースが
前記第１のＮチャネルＭＯＳトランジスタのドレインに
接続されている第３のＮチャネルＭＯＳトランジスタ
と、ゲートに前記入力信号が入力され、ソースが前記第
２のＮチャネルＭＯＳトランジスタのドレインに接続さ
れている第４のＮチャネルＭＯＳトランジスタと、ソー
スが前記第３のＮチャネルＭＯＳトランジスタのソース
に接続され、ドレインが前記第３のＮチャネルＭＯＳト
ランジスタのドレインに接続された第５のＮチャネルＭ
ＯＳトランジスタと、ソースが前記第４のＮチャネルＭ
ＯＳトランジスタのソースに接続され、ドレインが前記
第４のＮチャネルＭＯＳトランジスタのドレインに接続
され、ゲートが前記第５のＮチャネルＭＯＳトランジス
タのゲートに接続された第６のＮチャネルＭＯＳトラン
ジスタと、ソースが電源電圧に接続され、ドレインが前
記第３のＮチャネルＭＯＳトランジスタのドレインに接
続され、ゲートがドレインと前記第５のＮチャネルＭＯ
Ｓトランジスタのゲートに共通して接続された第１のＰ
チャネルＭＯＳトランジスタと、ソースが前記電源電圧
に接続され、ゲートが前記第１のＰチャネルＭＯＳトラ
ンジスタのゲートに接続され、ドレインが前記第４のＮ
チャネルＭＯＳトランジスタのドレインに接続され、ド
レイン電圧を出力信号として出力する第２のＰチャネル
ＭＯＳトランジスタとから構成されている。
【００７０】また、本発明の他の入力レシーバ回路は、
ゲートに活性化される場合にはハイレベルの電位となり
非活性化される際にはグランド電位となる信号である活
性化信号が入力され、ソースがグランド電位に接続され
ている第１のＮチャネルＭＯＳトランジスタと、ゲート
に基準電圧信号または入力信号の相補信号が入力され、
ソースが前記第１のＮチャネルＭＯＳトランジスタのド
レインに接続されている第３のＮチャネルＭＯＳトラン
ジスタと、ゲートに前記入力信号が入力され、ソースが
前記第１のＮチャネルＭＯＳトランジスタのドレインに
接続されている第４のＮチャネルＭＯＳトランジスタ
と、ソースが前記第３のＮチャネルＭＯＳトランジスタ
のソースに接続され、ドレインが前記第３のＮチャネル
ＭＯＳトランジスタのドレインに接続された第５のＮチ
ャネルＭＯＳトランジスタと、ソースが前記第４のＮチ
ャネルＭＯＳトランジスタのソースに接続され、ドレイ
ンが前記第４のＮチャネルＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記第５のＮチャネルＭＯＳト
ランジスタのゲートに接続された第６のＮチャネルＭＯ
Ｓトランジスタと、ソースが電源電圧に接続され、ドレ
インが前記第３のＮチャネルＭＯＳトランジスタのドレ
インに接続され、ゲートがドレインと前記第５のＮチャ
ネルＭＯＳトランジスタのゲートに共通して接続された
第１のＰチャネルＭＯＳトランジスタと、ソースが前記
電源電圧に接続され、ゲートが前記第１のＰチャネルＭ
ＯＳトランジスタのゲートに接続され、ドレインが前記
第４のＮチャネルＭＯＳトランジスタのドレインに接続
され、ドレイン電圧を出力信号として出力する第２のＰ
チャネルＭＯＳトランジスタとから構成されている。
【００７１】また、本発明の他の入力レシーバ回路は、
ゲートに前記基準電圧信号が印加され、ソースが前記第
１のＰチャネルＭＯＳトランジスタのソースに接続さ
れ、ドレインが前記第１のＰチャネルＭＯＳトランジス
タのドレインに接続された第３のＰチャネルＭＯＳトラ
ンジスタと、ゲートに前記入力信号が印加され、ソース
が前記第２のＰチャネルＭＯＳトランジスタのソースに
接続され、ドレインが前記第２のＰチャネルＭＯＳトラ
ンジスタのドレインに接続された第４のＰチャネルＭＯ
Ｓトランジスタとをさらに有している。
【００７２】本発明は、第３および第４のＮチャネルＭ
ＯＳトランジスタに並列に第５および第６のＮチャネル
ＭＯＳトランジスタを設け、第１および第２のＰチャネ
ルＭＯＳトランジスタに並列に第３および第４のＰチャ
ネルＭＯＳトランジスタを設け、入力信号を第４のＮチ
ャネルＭＯＳトランジスタのみでなく、第６のＰチャネ
ルＭＯＳトランジスタでも補助的に増幅することにより
基準電圧が最小の場合におけるゲインを確保するととも
に基準電圧自体の増幅効果を抑えるようにしたものであ
る。
【００７３】したがって、伝搬時間差を小さくしウィン
ドウ時間の規格に対するマージンを確保することができ
る。
【００７４】また、本発明の実施態様によれば、前記第
３のＮチャネルＭＯＳトランジスタと前記第５のＮチャ
ネルＭＯＳトランジスタのトランジスタサイズ比がほぼ
２：１となるように形成されている。
【００７５】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
【００７６】（第１の実施形態）図１は本発明の第１の
実施形態の入力レシーバ回路の構成を示したブロック図
である。図９中と同番号は同じ構成要素を示す。
【００７７】本実施形態の入力レシーバ回路は、図９の
従来の入力レシーバ回路に対して、ＮチャネルＭＯＳト
ランジスタ１７、１８およびＰチャネルＭＯＳトランジ
スタ１９、２０を設けたものである。
【００７８】ＮチャネルＭＯＳトランジスタ１７は、ソ
ースとドレインがそれぞれＮチャネルＭＯＳトランジス
タ１３のソースとドレインに接続され、ゲートが節点３
３に接続されている。
【００７９】ＮチャネルＭＯＳトランジスタ１８は、ソ
ースとドレインがそれぞれＮチャネルＭＯＳトランジス
タ１４のソースとドレインに接続され、ゲートが節点３
３に接続されている。
【００８０】ＰチャネルＭＯＳトランジスタ１９は、ゲ
ートに基準電圧が印加され、ソースとドレインがそれぞ
れＰチャネルＭＯＳトランジスタ１５のソースとドレイ
ンに接続されている。
【００８１】ＰチャネルＭＯＳトランジスタ２０は、ゲ
ートに入力信号（ＶＩＮ）が印加され、ソースとドレイ
ンがそれぞれＰチャネルＭＯＳトランジスタ１６のソー
スとドレインに接続されている。
【００８２】次に、本実施形態の動作について図１およ
び図２を参照して説明する。図２において矢印は各場所
における電位の上昇または下降を意味している。
【００８３】入力信号（ＶＩＮ）が増加した場合には、
図２（ａ）に示すように、ＮチャネルＭＯＳトランジス
タ１４のオン抵抗（Ｒ）が小さくなるとともにＰチャネ
ルＭＯＳトランジスタ２０のオン抵抗が大きくなるため
ＰチャネルＭＯＳトランジスタ２０のドレイン電圧が立
ち下がりが速くなる。すなわちＶＲＥＦが低く入力信号
（ＶＩＮ）の入力レベルが低い場合でもＰチャネルＭＯ
Ｓトランジスタ２０でゲインを確保することができる。
【００８４】一方、ＶＲＥＦが低くなる場合には、図２
（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ１
３のオン抵抗が大きくなりＰチャネルＭＯＳトランジス
タ１９のオン抵抗が小さくなるため、節点３３の電圧は
高くなる。これによりＮチャネルＭＯＳトランジスタ１
７のオン抵抗が小さくなりＰチャネルＭＯＳトランジス
タ１５のオン抵抗が大きくなるため、ＮチャネルＭＯＳ
トランジスタ１３とＰチャネルＭＯＳトランジスタ１９
とは逆の効果を示し、節点３３の電位はこれらの合成抵
抗により決定される。そして、ＮチャネルＭＯＳトラン
ジスタ１８のオン抵抗が小さくなりＰチャネルＭＯＳト
ランジスタ１６のオン抵抗が大きくなるため、Ｐチャネ
ルＭＯＳトランジスタ１６のドレイン電圧は減少する
が、従来の入力レシーバ回路と比較するとＶＲＥＦ入力
の増幅の効果は抑えられているため、広範囲のＶＲＥＦ
でフラットで安定した動作となる。
【００８５】本実施形態の入力レシーバ回路では、入力
信号をＰチャネルＭＯＳトランジスタ２０でも補助的に
増幅することにより基準電圧が最小の場合におけるゲイ
ンを確保するとともに基準電圧自体の増幅効果を抑える
ことができる。
【００８６】次に、図１の本実施形態の入力レシーバ回
路のＶＲＥＦに対する伝搬時間の変化をシミュレーショ
ンにより求めたグラフを図３に示す。このグラフにおい
て、実線は立ち上がり時の伝搬時間を示し、破線は立ち
下がり時の伝搬時間を示している。このシミュレーショ
ンでは、ＮチャネルＭＯＳトランジスタ１３とＮチャネ
ルＭＯＳトランジスタ１７のトランジスタサイズ比は
２：１の場合について行う。
【００８７】この図３のグラフより、ＶＲＥＦが１．１
５Ｖの場合における立ち下がり時の伝搬時間は１．０８
ｎｓ、立ち上がり時の伝搬時間が０．９６ｎｓであるた
め、この場合の伝搬時間差は１．０８−０．９６＝０．
１２ｎｓとなり、図９の従来の入力レシーバ回路の場合
の伝搬時間差である０．３９ｎｓと比較して小さくなっ
ていることがわかる。
【００８８】本実施形態では、ＮチャネルＭＯＳトラン
ジスタ１３とＮチャネルＭＯＳトランジスタ１７のトラ
ンジスタサイズ比は２：１となるように構成されていた
が、他のトランジスタサイズ比の場合のＶＲＥＦの変化
に対する伝搬時間のグラフを図４および図５に示す。図
４はＮチャネルＭＯＳトランジスタ１３とＮチャネルＭ
ＯＳトランジスタ１７のトランジスタサイズに比が３：
１の場合のグラフ、図５はＮチャネルＭＯＳトランジス
タ１３とＮチャネルＭＯＳトランジスタ１７のトランジ
スタサイズに比が１：１の場合のグラフである。
【００８９】図４および図５を参照すると、トランジス
タサイズ比が３：１の場合にはＶＲＥＦ＝１．２５±
０．１Ｖにおける伝搬時間が短くなるが、ＶＲＥＦの変
化に対する伝搬時間の変化が大きくなる。また、トラン
ジスタサイズ比が１：１の場合には伝搬時間は長くなる
が、ＶＲＥＦの変化に対する伝搬時間の変化と伝搬時間
差が小さくなりグラフがフラットになっている。
【００９０】そのため、伝搬時間自体と、ＶＲＥＦの変
化に対する伝搬時間の差を考慮し、トランジスタサイズ
比を選択することで、所望の特性を実現することができ
る。
【００９１】（第２の実施形態）図６は本発明の第２の
実施形態の入力レシーバ回路の構成を示した回路図であ
る。図１中と同番号は同じ構成要素を示す。
【００９２】本実施形態の入力レシーバ回路は、図１の
第１の実施形態の入力レシーバ回路に対して、Ｎチャネ
ルＭＯＳトランジスタ１９、２０を削除したものであ
る。
【００９３】本実施形態は、上記第１の実施形態に対し
て、ＮチャネルＭＯＳトランジスタ１９、２０が削除さ
れているため、基準電圧が低い場合におけるゲインを確
保することができないが、基準電圧自体の増幅効果を抑
えることができるため伝搬時間差を小さくすることがで
きる。
【００９４】本実施形態では、第１の実施形態に比べて
伝搬時間差を小さくする効果は少なくなるが、回路構成
を簡素化することができるという効果を有する。
【００９５】（第３の実施形態）本実施形態は、上記で
説明した図１の第１の実施形態においてパワーカット用
のトランジスタであるＮチャネルＭＯＳトランジスタ１
１、１２を共通にし、ＮチャネルＭＯＳトランジスタ１
１のみとしたものである。
【００９６】本実施形態は、 上記第１の実施形態と比
較してＮチャネルＭＯＳトランジスタの数を、１つ減ら
すことができ回路構成を簡素化するものである。
【００９７】また、図には示していないが、上記第２の
実施形態に対しても同様に、パワーカット用トランジス
タを共通にして１つにすることができる。
【００９８】上記第１から第３の実施形態におけるＶＲ
ＥＦは、入力レシーバ回路の外部から印加されるもので
も内部において生成するものでもよい。
【００９９】上記第１から第３の実施形態では、ＶＲＥ
Ｆに基準電圧が印加され、ＶＩＮにクロック信号、デー
タ信号等の外部からの信号が入力されていたが、本発明
はこのような使用方法に限定されるものではない。例え
ば、ＶＩＮの端子にクロック信号を入力して、ＶＲＥＦ
の端子にそのクロック信号の相補信号であるクロック信
号と逆相のクロック信号を入力することにより、差動ク
ロック入力として使用することができる。
【０１００】また、本発明は上記第１から第３の回路構
成に限定されるものではなく、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタを逆にし、電源
電圧とグランド電位を逆にすれば同様にして用いること
ができるものである。
【０１０１】
【発明の効果】以上説明したように、本発明は、入力の
立ち上がりと立ち下がりの伝搬時間差を小さくすること
によりウィンドウ時間に対するマージンを確保すること
ができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の入力レシーバ回路の
回路図である。
【図２】図１の入力レシーバ回路の動作を示すための図
である。
【図３】図１の入力レシーバ回路のＶＲＥＦに対する伝
搬時間の変化を示したグラフである。
【図４】図１の入力レシーバ回路において、トランジス
タサイズ比を３：１にした場合のＶＲＥＦに対する伝搬
時間の変化を示したグラフである。
【図５】図１の入力レシーバ回路において、トランジス
タサイズ比を１：１にした場合のＶＲＥＦに対する伝搬
時間の変化を示したグラフである。
【図６】本発明の第２の実施形態の入力レシーバ回路の
回路図である。
【図７】本発明の第３の実施形態の入力レシーバ回路の
回路図である。
【図８】入力レシーバ回路を有するＳＤＲ−ＳＤＲＡＭ
の半導体記憶装置の構成を示したブロック図である。
【図９】従来の入力レシーバ回路の回路図である。
【図１０】図９の入力レシーバ回路のＶＲＥＦに対する
伝搬時間の変化を示したグラフである。
【図１１】セットアップ時間、ホールド時間、ウィンド
ウ時間を説明するための図である。
【図１２】ＳＤＲ−ＳＤＲＡＭの動作を説明するための
タイミングチャートである。
【図１３】入力レシーバ回路を有するＤＤＲ−ＳＤＲＡ
Ｍの半導体記憶装置の構成を示したブロック図である。
【図１４】ＤＤＲ−ＳＤＲＡＭの動作を説明するための
タイミングチャートである。
【図１５】ＤＤＲ−ＳＤＲＡＭの動作を説明するための
タイミングチャートである。
【符号の説明】
１ 半導体記憶装置 ３〜５ フリップフロップ回路 ６ バッファ ７1〜７4 入力レシーバ回路 ８ インバータ ９ メモリセル １０ 活性化信号 １１〜１４ ＮチャネルＭＯＳトランジスタ １５、１６ ＰチャネルＭＯＳトランジスタ １７、１８ ＮチャネルＭＯＳトランジスタ １９、２０ ＰチャネルＭＯＳトランジスタ ２１ インバータ ２２ 行デコーダ ２３ 列デコーダ ２４ センスアンプ ２５ マルチプレクサ ３０ セットアップ時間 ３１ ホールド時間 ３２ ウィンドウ時間 ３３ 節点 ４１ 半導体記憶装置 １０１ クロック信号 １０２ アドレス信号 １０３ データ信号 １０４ 内部クロック信号 １０５ 内部アドレス信号 １０６ 内部データ信号 １０７ データラッチ信号 １０８ 内部データラッチ信号

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 ゲートに、活性化される場合にはハイレ
    ベルの電位となり非活性化される際にはグランド電位と
    なる信号である活性化信号が入力され、ソースがグラン
    ド電位に接続されている第１のＮチャネルＭＯＳトラン
    ジスタと、 ゲートに前記活性化信号が入力され、ソースがグランド
    電位に接続されている第２のＮチャネルＭＯＳトランジ
    スタと、 ゲートに基準電圧信号または入力信号の相補信号が入力
    され、ソースが前記第１のＮチャネルＭＯＳトランジス
    タのドレインに接続されている第３のＮチャネルＭＯＳ
    トランジスタと、 ゲートに前記入力信号が入力され、ソースが前記第２の
    ＮチャネルＭＯＳトランジスタのドレインに接続されて
    いる第４のＮチャネルＭＯＳトランジスタと、 ソースが前記第３のＮチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第３のＮチャネルＭＯ
    Ｓトランジスタのドレインに接続された第５のＮチャネ
    ルＭＯＳトランジスタと、 ソースが前記第４のＮチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第４のＮチャネルＭＯ
    Ｓトランジスタのドレインに接続され、ゲートが前記第
    ５のＮチャネルＭＯＳトランジスタのゲートに接続され
    た第６のＮチャネルＭＯＳトランジスタと、 ソースが電源電圧に接続され、ドレインが前記第３のＮ
    チャネルＭＯＳトランジスタのドレインに接続され、ゲ
    ートがドレインと前記第５のＮチャネルＭＯＳトランジ
    スタのゲートに共通して接続された第１のＰチャネルＭ
    ＯＳトランジスタと、 ソースが前記電源電圧に接続され、ゲートが前記第１の
    ＰチャネルＭＯＳトランジスタのゲートに接続され、ド
    レインが前記第４のＮチャネルＭＯＳトランジスタのド
    レインに接続され、ドレイン電圧を出力信号として出力
    する第２のＰチャネルＭＯＳトランジスタとから構成さ
    れている入力レシーバ回路。
  2. 【請求項２】 ゲートに活性化される場合にはハイレベ
    ルの電位となり非活性化される際にはグランド電位とな
    る信号である活性化信号が入力され、ソースがグランド
    電位に接続されている第１のＮチャネルＭＯＳトランジ
    スタと、 ゲートに基準電圧信号または入力信号の相補信号が入力
    され、ソースが前記第１のＮチャネルＭＯＳトランジス
    タのドレインに接続されている第３のＮチャネルＭＯＳ
    トランジスタと、 ゲートに前記入力信号が入力され、ソースが前記第１の
    ＮチャネルＭＯＳトランジスタのドレインに接続されて
    いる第４のＮチャネルＭＯＳトランジスタと、 ソースが前記第３のＮチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第３のＮチャネルＭＯ
    Ｓトランジスタのドレインに接続された第５のＮチャネ
    ルＭＯＳトランジスタと、 ソースが前記第４のＮチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第４のＮチャネルＭＯ
    Ｓトランジスタのドレインに接続され、ゲートが前記第
    ５のＮチャネルＭＯＳトランジスタのゲートに接続され
    た第６のＮチャネルＭＯＳトランジスタと、 ソースが電源電圧に接続され、ドレインが前記第３のＮ
    チャネルＭＯＳトランジスタのドレインに接続され、ゲ
    ートがドレインと前記第５のＮチャネルＭＯＳトランジ
    スタのゲートに共通して接続された第１のＰチャネルＭ
    ＯＳトランジスタと、 ソースが前記電源電圧に接続され、ゲートが前記第１の
    ＰチャネルＭＯＳトランジスタのゲートに接続され、ド
    レインが前記第４のＮチャネルＭＯＳトランジスタのド
    レインに接続され、ドレイン電圧を出力信号として出力
    する第２のＰチャネルＭＯＳトランジスタとから構成さ
    れている入力レシーバ回路。
  3. 【請求項３】 ゲートに前記基準電圧信号が印加され、
    ソースが前記第１のＰチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第１のＰチャネルＭＯ
    Ｓトランジスタのドレインに接続された第３のＰチャネ
    ルＭＯＳトランジスタと、 ゲートに前記入力信号が印加され、ソースが前記第２の
    ＰチャネルＭＯＳトランジスタのソースに接続され、ド
    レインが前記第２のＰチャネルＭＯＳトランジスタのド
    レインに接続された第４のＰチャネルＭＯＳトランジス
    タとをさらに有する請求項１または２記載の入力レシー
    バ回路。
  4. 【請求項４】 前記第３のＮチャネルＭＯＳトランジス
    タと前記第５のＮチャネルＭＯＳトランジスタのトラン
    ジスタサイズ比がほぼ２：１である請求項１から３のい
    ずれか１項記載の入力レシーバ回路。
  5. 【請求項５】 ゲートに、活性化される場合にはグラン
    ド電位となり非活性化される際にはハイレベルの電位と
    なる信号である活性化信号が入力され、ソースが電源電
    圧に接続されている第１のＰチャネルＭＯＳトランジス
    タと、 ゲートに前記活性化信号が入力され、ソースが電源電圧
    に接続されている第２のＰチャネルＭＯＳトランジスタ
    と、 ゲートに基準電圧信号または入力信号の相補信号が入力
    され、ソースが前記第１のＰチャネルＭＯＳトランジス
    タのドレインに接続されている第３のＰチャネルＭＯＳ
    トランジスタと、 ゲートに前記入力信号が入力され、ソースが前記第２の
    ＰチャネルＭＯＳトランジスタのドレインに接続されて
    いる第４のＰチャネルＭＯＳトランジスタと、 ソースが前記第３のＰチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第３のＰチャネルＭＯ
    Ｓトランジスタのドレインに接続された第５のＰチャネ
    ルＭＯＳトランジスタと、 ソースが前記第４のＰチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第４のＰチャネルＭＯ
    Ｓトランジスタのドレインに接続され、ゲートが前記第
    ５のＰチャネルＭＯＳトランジスタのゲートに接続され
    た第６のＰチャネルＭＯＳトランジスタと、 ソースがグランド電位に接続され、ドレインが前記第３
    のＰチャネルＭＯＳトランジスタのドレインに接続さ
    れ、ゲートがドレインと前記第５のＰチャネルＭＯＳト
    ランジスタのゲートに共通して接続された第１のＮチャ
    ネルＭＯＳトランジスタと、 ソースがグランド電位に接続され、ゲートが前記第１の
    ＮチャネルＭＯＳトランジスタのゲートに接続され、ド
    レインが前記第４のＰチャネルＭＯＳトランジスタのド
    レインに接続され、ドレイン電圧を出力信号として出力
    する第２のＮチャネルＭＯＳトランジスタとから構成さ
    れている入力レシーバ回路。
  6. 【請求項６】 ゲートに、活性化される場合にはグラン
    ド電位となり非活性化される際にはハイレベルの電位と
    なる信号である活性化信号が入力され、ソースが電源電
    圧に接続されている第１のＰチャネルＭＯＳトランジス
    タと、 ゲートに基準電圧信号または入力信号の相補信号が入力
    され、ソースが前記第１のＰチャネルＭＯＳトランジス
    タのドレインに接続されている第３のＰチャネルＭＯＳ
    トランジスタと、 ゲートに前記入力信号が入力され、ソースが前記第１の
    ＰチャネルＭＯＳトランジスタのドレインに接続されて
    いる第４のＰチャネルＭＯＳトランジスタと、 ソースが前記第３のＰチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第３のＰチャネルＭＯ
    Ｓトランジスタのドレインに接続された第５のＰチャネ
    ルＭＯＳトランジスタと、 ソースが前記第４のＰチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第４のＰチャネルＭＯ
    Ｓトランジスタのドレインに接続され、ゲートが前記第
    ５のＰチャネルＭＯＳトランジスタのゲートに接続され
    た第６のＰチャネルＭＯＳトランジスタと、 ソースがグランド電位に接続され、ドレインが前記第３
    のＰチャネルＭＯＳトランジスタのドレインに接続さ
    れ、ゲートがドレインと前記第５のＰチャネルＭＯＳト
    ランジスタのゲートに共通して接続された第１のＮチャ
    ネルＭＯＳトランジスタと、 ソースがグランド電位に接続され、ゲートが前記第１の
    ＮチャネルＭＯＳトランジスタのゲートに接続され、ド
    レインが前記第４のＰチャネルＭＯＳトランジスタのド
    レインに接続され、ドレイン電圧を出力信号として出力
    する第２のＮチャネルＭＯＳトランジスタとから構成さ
    れている入力レシーバ回路。
  7. 【請求項７】 ゲートに前記基準電圧信号が印加され、
    ソースが前記第１のＮチャネルＭＯＳトランジスタのソ
    ースに接続され、ドレインが前記第１のＮチャネルＭＯ
    Ｓトランジスタのドレインに接続された第３のＮチャネ
    ルＭＯＳトランジスタと、 ゲートに前記入力信号が印加され、ソースが前記第２の
    ＮチャネルＭＯＳトランジスタのソースに接続され、ド
    レインが前記第２のＮチャネルＭＯＳトランジスタのド
    レインに接続された第４のＮチャネルＭＯＳトランジス
    タとをさらに有する請求項５または６記載の入力レシー
    バ回路。
  8. 【請求項８】 前記第３のＰチャネルＭＯＳトランジス
    タと前記第５のＰチャネルＭＯＳトランジスタのトラン
    ジスタサイズ比がほぼ２：１である請求項５から７のい
    ずれか１項記載の入力レシーバ回路。
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