JP2004265504A

JP2004265504A - 半導体集積回路

Info

Publication number: JP2004265504A
Application number: JP2003053997A
Authority: JP
Inventors: Satoru Uematsu; 悟植松
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-24

Abstract

【課題】同期型ＳＲＡＭのメモリセルを含む半導体集積回路において、難しいタイミング設計をすることなしに、データの書込み又は読出しにおけるサイクルタイムを短縮する。
【解決手段】この半導体集積回路は、メモリセルアレイ１と、ラッチ制御信号の立上がりに同期してアドレス信号をラッチするアドレスラッチ回路６と、プリチャージ制御信号が第１のレベルにあるときにビットラインをプリチャージするプリチャージ回路と、センスアンプ制御信号が第１又は第２のレベルにあるときに指定されたメモリセルからデータを読み出すセンスアンプ２と、印加されるクロック信号のデューティを変更することによりローカルクロック信号を生成し、ローカルクロック信号に基づいて、ラッチ制御信号、プリチャージ制御信号、センスアンプ制御信号を生成する制御回路８とを具備する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む半導体集積回路に関し、特に、同期型のスタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルアレイを含む半導体集積回路に関する。
【０００２】
【従来の技術】
同期型ＳＲＡＭにおいては、クロック信号に同期して、複数のメモリセルにおけるデータの書込み及び読出しが行われる。一般的には、システム全体において使用されるシステムクロック信号の立上がりに同期してアドレス信号等の入力信号がラッチされ、システムクロック信号の立ち下がりに同期して内部信号がリセットされる。また、例えば、システムクロック信号がローレベルである期間に対応して、複数のメモリセルに接続されているビットラインのプリチャージが行われ、システムクロック信号がハイレベルである期間に対応して、ラッチされているアドレス信号によって指定されたメモリセルに記憶されているデータがセンスアンプによって読み出される。ここで、メモリセルに記憶されているデータを読み出すためには、ビットラインをプリチャージするよりも長い時間が必要であり、同期型ＳＲＡＭにおいては、システムクロック信号のハイレベル期間がローレベル期間よりも長いシステムクロック信号（例えば、デユーティが７０％のシステムクロック信号）を用いることが望ましい。
【０００３】
しかしながら、デユーティが５０％でないシステムクロック信号を使用するためには、システム全体の設計を見直さなければならず、負担があまりにも大きい。一方、システムクロック信号のローレベル期間をハイレベル期間と同等にとれば、デユーティが５０％になるものの、システムクロック信号の１サイクルの長さが長く（例えば、１．４倍に）なってしまう。
【０００４】
ところで、下記の特許文献１には、外部端子から入力される外部同期信号で制御されるスタチックメモリ回路に用いられる外部同期信号制御型入出力回路において、特に電源ノイズが加わった場合の誤動作を防止することが開示されている。しかしながら、データの書込み又は読出しにおけるサイクルタイムを短縮することに関しては記載されていない。
【０００５】
【特許文献１】
特開平６−６０６７０号公報（第１頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、同期型ＳＲＡＭのメモリセルを含む半導体集積回路において、難しいタイミング設計をすることなしに、データの書込み又は読出しにおけるサイクルタイムを短縮することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、データを記憶する複数のメモリセルを含むメモリセルアレイと、ラッチ制御信号の立上がり又は立下りに同期してアドレス信号をラッチするアドレスラッチ回路と、プリチャージ制御信号が第１のレベルにあるときに、複数のメモリセルに接続されている複数のビットラインをプリチャージするプリチャージ回路と、センスアンプ制御信号が第１又は第２のレベルにあるときに、アドレスラッチ回路によってラッチされているアドレス信号によって指定されたメモリセルからデータを読み出すセンスアンプと、印加されるクロック信号のデューティを変更することによりローカルクロック信号を生成し、ローカルクロック信号に基づいて、ラッチ制御信号、プリチャージ制御信号、センスアンプ制御信号を生成する制御回路とを具備する。
【０００８】
ここで、制御回路は、印加されるデューティ５０％のクロック信号のデューティを変更することにより、デューティが５０％でないローカルクロック信号を生成するようにしても良い。
また、メモリセルアレイとして、同期型ＳＲＡＭのメモリセルアレイ用いても良い。
【０００９】
以上のように構成した本発明によれば、同期型ＳＲＡＭのメモリセルを含む半導体集積回路において、制御回路によってデューティを変更したローカルクロック信号を用いてデータの書込み又は読出しを行うことにより、難しいタイミング設計をすることなしに、データの書込み又は読出しにおけるサイクルタイムを短縮することができる。
【００１０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示すように、この半導体集積回路は、複数のメモリセルを含むメモリセルアレイ１と、これらのメモリセルに記憶されているデータを読み出すセンスアンプ２と、センスアンプ２の出力をラッチする出力ラッチ回路３と、出力ラッチ回路３に接続されたバッファ回路４とを有している。なお、ここでは、説明を簡単にするために、各ワード内の１ビット分の構成を示している。
【００１１】
さらに、この半導体集積回路は、他の回路から供給されるアドレス信号を遅延させるアドレス遅延回路５と、遅延されたアドレス信号をラッチするアドレスラッチ回路６と、アドレスラッチ回路６にラッチされているアドレス信号に基づいてワードラインを活性化するアドレスデコーダ７と、他の回路から供給されるシステムクロック信号及びチップ選択信号に基づいて各種の制御信号を生成する制御回路８とを有している。
【００１２】
アドレス信号は、図１に示すインバータ又はその他のゲートや遅延素子によって構成されるアドレス遅延回路５によって遅延された後、アドレスラッチ回路６においてラッチされる。アドレスラッチ回路６は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによって構成されるアナログスイッチ部と、リング状に接続された２つのインバータによって構成され、アナログスイッチを通過したアドレス信号をラッチするラッチ部とを含んでいる。アドレスデコーダ７は、アドレスラッチ回路６にラッチされているアドレス信号に基づいて、ワードラインＷＬ０〜ＷＬ７の内のいずれかを活性化する。
【００１３】
メモリセルアレイ１において、メモリセル１０〜１７には、ワードラインＷＬ０〜ＷＬ７と、ビットラインＢＬ０及びＢＬ０バーとが接続されている。さらに、ビットラインＢＬ０及びＢＬ０バーには、これらのビットラインをプリチャージするＰチャネルＭＯＳトランジスタＱ１及びＱ２が接続されている。ビットラインＢＬ０及びＢＬ０バーがプリチャージされた後に、センスアンプ２が動作して、ワードラインＷＬ０〜ＷＬ７によって指定されたメモリセルからデータが読み出される。
【００１４】
図２に、本実施形態において用いられる制御回路の構成例を示す。図２に示す制御回路８は、インバータ２１、遅延回路２２、ＮＡＮＤ回路２３を含んでおり、他の回路から供給されるデューティ５０％のシステムクロック信号のデューティを変更することにより、デューティが５０％でないローカルクロック信号を生成する。本実施形態においては、デューティが７０％のローカルクロック信号が生成される。
【００１５】
また、制御回路８は、遅延回路３１とチップ選択ラッチ回路３２とを含んでおり、他の回路から供給されるチップ選択信号（負論理）を遅延及びラッチすることにより、チップ選択ラッチ信号（正論理）を生成する。
【００１６】
さらに、制御回路８は、ＮＡＮＤ回路４１、遅延回路４２及び４３、インバータ４４〜４６を含んでおり、ローカルクロック信号及びチップ選択ラッチ信号に基づいて、アドレスラッチ回路６のラッチタイミングを制御するラッチ制御信号と、メモリセルアレイ１におけるビットラインのプリチャージ動作を制御するプリチャージ制御信号と、センスアンプ２の動作を制御するセンスアンプ制御信号とを生成する。
【００１７】
即ち、ＮＡＮＤ回路４１において、ローカルクロック信号とチップ選択ラッチ信号との論理積（負論理）が求められる。この論理積は、インバータ４４を介してラッチ制御信号として出力され、遅延回路４２及びインバータ４５を介してプリチャージ制御信号として出力され、遅延回路４３及びインバータ４６を介してセンスアンプ制御信号として出力される。
【００１８】
次に、図２に示す制御回路における動作タイミングについて、図３を参照しながら説明する。
図３に示すように、他の回路から供給されるデューティ５０％のシステムクロック信号のデューティを変更することにより、デューティが７０％のローカルクロック信号が生成される。また、チップ選択信号（負論理）が遅延及びラッチされて、チップ選択ラッチ信号（正論理）が生成される。ローカルクロック信号とチップ選択ラッチ信号との論理積を求めることによりラッチ制御信号が生成され、さらに遅延されたプリチャージ制御信号及びセンスアンプ制御信号が生成される。
【００１９】
再び図１を参照すると、アドレスラッチ回路６は、ラッチ制御信号の立上がりに同期してアドレス信号をラッチする。プリチャージ制御信号がローレベルにあるときに、プリチャージ回路を構成するＰチャネルＭＯＳトランジスタＱ１及びＱ２は、メモリセル１０〜１７に接続されている複数のビットラインをプリチャージする。プリチャージが終了すると、センスアンプ制御信号がハイレベルにあるときに、センスアンプ２は、アドレスラッチ回路６にラッチされているアドレス信号に基づいて指定されたメモリセルからデータを読み出す。なお、以上の各回路において、ハイレベルとローレベルが逆になるように設計しても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路を示すブロック図。
【図２】図１の制御回路の構成例を示す回路図。
【図３】図２の制御回路における動作タイミングを示す図。
【符号の説明】
１メモリセルアレイ、２センスアンプ、３出力ラッチ回路、４バッファ回路、５アドレス遅延回路、６アドレスラッチ回路、７アドレスデコーダ、８制御回路、１０〜１７メモリセル、ＷＬ０〜ＷＬ７ワードライン、ＢＬ０、ＢＬ０バービットライン、Ｑ１、Ｑ２ＰチャネルＭＯＳトランジスタ、２１、４４〜４６インバータ、２２、３１、４２、４３遅延回路、２３、４１ＮＡＮＤ回路

Claims

データを記憶する複数のメモリセルを含むメモリセルアレイと、
ラッチ制御信号の立上がり又は立下りに同期してアドレス信号をラッチするアドレスラッチ回路と、
プリチャージ制御信号が第１のレベルにあるときに、前記複数のメモリセルに接続されている複数のビットラインをプリチャージするプリチャージ回路と、
センスアンプ制御信号が第１又は第２のレベルにあるときに、前記アドレスラッチ回路によってラッチされているアドレス信号によって指定されたメモリセルからデータを読み出すセンスアンプと、
印加されるクロック信号のデューティを変更することによりローカルクロック信号を生成し、前記ローカルクロック信号に基づいて、前記ラッチ制御信号、前記プリチャージ制御信号、前記センスアンプ制御信号を生成する制御回路と、
を具備する半導体集積回路。
前記制御回路が、印加されるデューティ５０％のクロック信号のデューティを変更することにより、デューティが５０％でないローカルクロック信号を生成する、請求項１記載の半導体集積回路。
前記メモリセルアレイが、同期型ＳＲＡＭのメモリセルアレイである、請求項１又は２記載の半導体集積回路。