JPH0620176B2 - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH0620176B2 JPH0620176B2 JP57176180A JP17618082A JPH0620176B2 JP H0620176 B2 JPH0620176 B2 JP H0620176B2 JP 57176180 A JP57176180 A JP 57176180A JP 17618082 A JP17618082 A JP 17618082A JP H0620176 B2 JPH0620176 B2 JP H0620176B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- electrode
- circuit
- delay
- connection point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Description
【発明の詳細な説明】 この発明は、遅延回路に関する。
(a) 従来技術 ＭＯＳ集積回路においては、遅延回路として、従来トラ
ンスファーＭＯＳあるいはインバータの遅延を利用した
回路が広く用いられている。第１図および第２図に従来
技術における遅延回路の一例を示す。
ンスファーＭＯＳあるいはインバータの遅延を利用した
回路が広く用いられている。第１図および第２図に従来
技術における遅延回路の一例を示す。
第１図には、トランスファーＭＯＳによる遅延回路、第
２図には、インバータによる遅延回路を示す。
２図には、インバータによる遅延回路を示す。
第３図および第４図に、上記遅延回路に、ＮＯＲ回路あ
るいはＮＡＮＤ回路を追加することにより、立上り遅延
と立下り遅延を大きく異ならせた回路を示す。
るいはＮＡＮＤ回路を追加することにより、立上り遅延
と立下り遅延を大きく異ならせた回路を示す。
トランスファＭＯＳのみの遅延回路は素子数が少なくて
すみ、かつ、小さいレイアウト面積内に収まる点で優れ
ている。インバータによる遅延回路では、入力信号の立
上りや立下りのスピードに関係なく確実な遅延が得られ
る点と、立上りと立下りで異なる遅延時間が得られる点
で秀れている。立上りと立下りとで遅延時間を大きく異
ならせる場合には、ＮＯＲあるいはＮＡＮＤを組み合わ
せた回路となる。
すみ、かつ、小さいレイアウト面積内に収まる点で優れ
ている。インバータによる遅延回路では、入力信号の立
上りや立下りのスピードに関係なく確実な遅延が得られ
る点と、立上りと立下りで異なる遅延時間が得られる点
で秀れている。立上りと立下りとで遅延時間を大きく異
ならせる場合には、ＮＯＲあるいはＮＡＮＤを組み合わ
せた回路となる。
(b) 従来技術の問題点 ＭＯＳメモリーや高速ロジックＬＳＩにおいては、回路
の基本動作が内部信号のタイミングやクロック幅により
大きな影響を受ける。このため製品の開発段階において
は、しばしば設計変更を行ない内部タイミングやクロッ
ク幅の調整を行なうことがある。
の基本動作が内部信号のタイミングやクロック幅により
大きな影響を受ける。このため製品の開発段階において
は、しばしば設計変更を行ない内部タイミングやクロッ
ク幅の調整を行なうことがある。
以上のことから確実な遅延動作が得られ、かつ、設計変
更が容易な遅延回路が必要とされる。
更が容易な遅延回路が必要とされる。
第１図に示したトランスファーＭＯＳを用いた遅延回路
の場合、入力信号の立下りと立下りの各々の場合に対し
て異なる遅延時間を設定することは非常に困難である。
また、遅延時間を変更する場合には、ゲート形成層の変
更となるため、製品開発におけるターン・アラウンド・
タイム（以下、ＴＡＴと略記する。）が大となる。
の場合、入力信号の立下りと立下りの各々の場合に対し
て異なる遅延時間を設定することは非常に困難である。
また、遅延時間を変更する場合には、ゲート形成層の変
更となるため、製品開発におけるターン・アラウンド・
タイム（以下、ＴＡＴと略記する。）が大となる。
第２図に示したインバータによる遅延回路の場合は、最
初の設計において立上りと立下りの各々の遅延を異なら
せて設計することは可能であるが、設計変更において各
々の遅延時間を調整するためには、ゲート形成層の変更
を必要とする。またインバータの段数を調整できるよう
にしておくためには予め、信号線が迂回できるスペース
をあけておく必要がある。
初の設計において立上りと立下りの各々の遅延を異なら
せて設計することは可能であるが、設計変更において各
々の遅延時間を調整するためには、ゲート形成層の変更
を必要とする。またインバータの段数を調整できるよう
にしておくためには予め、信号線が迂回できるスペース
をあけておく必要がある。
第３図及び第４図の回路については、立上りと立下りの
各々についての遅延時間の設計および設計変更が可能で
あるが、レイアウト面積が大という点で不利である。
各々についての遅延時間の設計および設計変更が可能で
あるが、レイアウト面積が大という点で不利である。
以上の様に従来技術では、上記の要求を充分満足するこ
とはできなかった。
とはできなかった。
(c) この発明の目的は、入力の立上りと立下りの各々
について容易に遅延時間の設計変更が可能で、かつ、レ
イアウト面積が小さくて済む遅延回路を得ることによ
り、高速，高集積のＭＯＳＬＳＩの製品化を容易にする
ことにある。
について容易に遅延時間の設計変更が可能で、かつ、レ
イアウト面積が小さくて済む遅延回路を得ることによ
り、高速，高集積のＭＯＳＬＳＩの製品化を容易にする
ことにある。
(d) 発明の実施例 第５図には、ＣＭＯＳ回路を用いた場合の本発明の実施
例の回路図を示す。先ず回路構成を説明する。ＰＭＯＳ
すなわちＰチャンネルＭＯＳＤトランジスタＴP1および
ＮＯＭＳすなわちＮチャンネルＭＯＳトランジスタＴN1
のゲートに入力信号線ｌINがつながり、ドレイン側に出
力信号線loutがつながる。ＴP1のソース側とＶCC 電極
との間に、ゲートにＧＮＤ電位が印加されたＰＯＭＳ
ＴP2 ………ＴPn がシリーズに接続される。ＴN1のソー
ス側とＧＮＤ電極との間にゲートにＶCC電位が印加され
たＮＭＯＳ ＴN2………ＴNn′がシリーズに接続され
る。
例の回路図を示す。先ず回路構成を説明する。ＰＭＯＳ
すなわちＰチャンネルＭＯＳＤトランジスタＴP1および
ＮＯＭＳすなわちＮチャンネルＭＯＳトランジスタＴN1
のゲートに入力信号線ｌINがつながり、ドレイン側に出
力信号線loutがつながる。ＴP1のソース側とＶCC 電極
との間に、ゲートにＧＮＤ電位が印加されたＰＯＭＳ
ＴP2 ………ＴPn がシリーズに接続される。ＴN1のソー
ス側とＧＮＤ電極との間にゲートにＶCC電位が印加され
たＮＭＯＳ ＴN2………ＴNn′がシリーズに接続され
る。
次に本回路の動作を説明する。負荷として容量ＣL を想
定する。入力端子linに立上りの信号が入力した場合、
ＰＯＭＳがオフして、ＮＭＯＳがオンする。容量ＣL に
蓄積されていた電荷は、ＮＭＯＳ TN1,TN2………TNn′
を通して放電する。ＴN1はスイッチング素子として働
き、ＴN2〜ＴNn′放電スピードを遅くするため抵抗素子
として動作する。上記linに立下りの信号が入力した場
合には、ＮＭＯＳがオフしてＰＭＯＳがオンする。ＴPn
〜ＴP2，ＴP1を通して容量ＣL は充電される。ＴP1はス
イッチング素子として働きＴP2〜ＴPnは抵抗素子として
動作する (e) 発明の効果 本発明に係る上記実施例回路を用いた場合の利点を次に
説明する。
定する。入力端子linに立上りの信号が入力した場合、
ＰＯＭＳがオフして、ＮＭＯＳがオンする。容量ＣL に
蓄積されていた電荷は、ＮＭＯＳ TN1,TN2………TNn′
を通して放電する。ＴN1はスイッチング素子として働
き、ＴN2〜ＴNn′放電スピードを遅くするため抵抗素子
として動作する。上記linに立下りの信号が入力した場
合には、ＮＭＯＳがオフしてＰＭＯＳがオンする。ＴPn
〜ＴP2，ＴP1を通して容量ＣL は充電される。ＴP1はス
イッチング素子として働きＴP2〜ＴPnは抵抗素子として
動作する (e) 発明の効果 本発明に係る上記実施例回路を用いた場合の利点を次に
説明する。
第５図に示した回路におけるＰＭＯＳ ＴP1〜ＴPnの全
体のコンダクタンス（gm）をgm（ＴP1〜ＴPn）、NMOSＴ
N1〜ＴNn′のtotalのgmをgm（ＴN1〜ＴNn′）とする。
出力信号における立上り遅延ｔＰ及び立下り遅延ｔ
Ｎは、時定数τＰ，τＮに比例した値となり、 τＰ＝(ＣＬ＋ＣJP＋ＣJN)／gm(ＴP1〜ＴPn)…(1) τＮ＝(ＣＬ＋ＣJP＋ＣJN)／gm(ＴN1〜ＴNn′)…(2) ここで、ＣJPおよびＣJNはＴP1およびＴN1の出力信号線
側の接合容量である。
体のコンダクタンス（gm）をgm（ＴP1〜ＴPn）、NMOSＴ
N1〜ＴNn′のtotalのgmをgm（ＴN1〜ＴNn′）とする。
出力信号における立上り遅延ｔＰ及び立下り遅延ｔ
Ｎは、時定数τＰ，τＮに比例した値となり、 τＰ＝(ＣＬ＋ＣJP＋ＣJN)／gm(ＴP1〜ＴPn)…(1) τＮ＝(ＣＬ＋ＣJP＋ＣJN)／gm(ＴN1〜ＴNn′)…(2) ここで、ＣJPおよびＣJNはＴP1およびＴN1の出力信号線
側の接合容量である。
まず、第１の利点は、遅延時間の変更が遅延素子ＴP1〜
ＴPn，ＴN1〜ＴNn′の個数の変更〔gm(ＴP1〜ＴPn)，gm
(ＴN1〜ＴNn′)〕により容易に可能な点である。遅延素
子の変更は、ＴPmとＴPm+1，ＴNm′とＴNm′+1の間にＶ
CC 電極あるいはＧＮＤ電極をつなげることで可能であ
り電極形成層の変更で達成できる。
ＴPn，ＴN1〜ＴNn′の個数の変更〔gm(ＴP1〜ＴPn)，gm
(ＴN1〜ＴNn′)〕により容易に可能な点である。遅延素
子の変更は、ＴPmとＴPm+1，ＴNm′とＴNm′+1の間にＶ
CC 電極あるいはＧＮＤ電極をつなげることで可能であ
り電極形成層の変更で達成できる。
トランスファーＭＯＳ遅延回路の様な、ＭＯＳ間の拡散
層の分離や、インバータ遅延回路の様なゲート形成層か
らの変更がこの実施例では必要にならない。
層の分離や、インバータ遅延回路の様なゲート形成層か
らの変更がこの実施例では必要にならない。
第２の利点は、上にも述べたように比較的小さい面積内
にレイアウト可能な点である。
にレイアウト可能な点である。
第３の利点としては、遅延素子の個数の変更が、他の遅
延時間を決定する要因に影響を与えない点にある。
延時間を決定する要因に影響を与えない点にある。
例えば、ＰＭＯＳ側の遅延素子を１段減らした場合 τＰ′＝(ＣＬ＋ＣJP＋ＣJN)／gm(ＴP1〜ＴPn-1)…(3) τＮ＝(ＣＬ＋ＣJP＋ＣJN)／gm(ＴN1〜ＴNn′)…(4) の様になる。
ＣJP，ＣJNには、スイッチング素子と遅延素子間および
遅延素子どうしの間の拡散層の容量が含まれないためＣ
Ｌ＋ＣJP＋ＣJNは一定である。よってgm(ＴP1〜ＴPn)が
gm(ＴP1−ＴPn-1)に変わった分だけ考慮すればよく、設
計変更を行なう上での大きな利点となる。
遅延素子どうしの間の拡散層の容量が含まれないためＣ
Ｌ＋ＣJP＋ＣJNは一定である。よってgm(ＴP1〜ＴPn)が
gm(ＴP1−ＴPn-1)に変わった分だけ考慮すればよく、設
計変更を行なう上での大きな利点となる。
第４の利点としては、大きな遅延時間を得るためには全
体のgm,gm(ＴP1−ＴPn)，gm(ＴN1〜ＴNn′)の値を小さ
くすれば良い点にある。すなわち、ＴP2−ＴPn，ＴN2−
ＴNn′のgmを小さくすればよく、ＴP1，ＴN1のgmを小さ
くする必要はない。一般に、gmを小さくするためには、
チャネル長の長いＭＯＳを用いるが、ＴP1，ＴN1につい
ては、一般的なチャネル長のＭＯＳを用いればよく、こ
れは、入力回路の負荷容量が、不必要に大きくならない
ことを意味している。
体のgm,gm(ＴP1−ＴPn)，gm(ＴN1〜ＴNn′)の値を小さ
くすれば良い点にある。すなわち、ＴP2−ＴPn，ＴN2−
ＴNn′のgmを小さくすればよく、ＴP1，ＴN1のgmを小さ
くする必要はない。一般に、gmを小さくするためには、
チャネル長の長いＭＯＳを用いるが、ＴP1，ＴN1につい
ては、一般的なチャネル長のＭＯＳを用いればよく、こ
れは、入力回路の負荷容量が、不必要に大きくならない
ことを意味している。
第１図ないし第４図は、それぞれ従来技術の一例を示す
回路図、 第５図は、この発明の一実施例を示す回路図である。
回路図、 第５図は、この発明の一実施例を示す回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 宏 東京都小平市上水本町1479番地 日立マイ クロコンピユ−タエンジニアリング株式会 社内 (72)発明者 大久保 京夫 東京都小平市上水本町1479番地 日立マイ クロコンピユ−タエンジニアリング株式会 社内 (72)発明者 高橋 収 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭55−124326（ＪＰ，Ａ) 特開 昭54−144853（ＪＰ，Ａ) 特開 昭53−106532（ＪＰ，Ａ) 特開 昭51−122364（ＪＰ，Ａ) 実開 昭57−115729（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】ＭＯＳ集積回路においてインバータ回路と
して構成され、入力信号に対して遅延された出力信号を
出力信号線における負荷容量に与えるようにされてなる
遅延回路であって、 上記入力信号が供給される入力信号線と、 上記出力信号線と、 ドレインが上記出力信号線に接続されソースが第１接続
点に接続されかつゲートが上記入力線に接続されてなる
第１ＭＯＳスイッチング素子としての第１導電型の第１
ＭＯＳトランジスタと、 ドレインが上記出力信号線に接続されソースが第２接続
点に接続されゲートが上記入力線に接続されてなるとと
もにその導電型が上記第１ＭＯＳスイッチング素子と異
なる第２導電型にされてなる第２ＭＯＳスイツチング素
子としての第２ＭＯＳトランジスタと、 上記第１接続点と電源の一方の電極との間に接続される
べき抵抗素子を成す直列接続の第１導電型の複数の第３
ＭＯＳトランジスタであってそれぞれのゲートが上記電
源の他方の電極に共通接続されてなる複数の第３ＭＯＳ
トランジスタと、 上記第２接続点と電源の他方の電極との間に接続される
べき抵抗素子を成す直列接続の第２導電型の複数の第４
ＭＯＳトランジスタであってそれぞれのゲートが上記電
源の一方の電極に共通接続されてなる複数の第４ＭＯＳ
トランジスタと、 を備えてなり、 上記直列接続の複数の第３ＭＯＳトランジスタの相互の
接続個所の内の所望の接続個所に上記電源の一方の電極
を接続することによって上記電源の一方の電極との間に
直列接続される第３ＭＯＳトランジスタの個数が設定さ
れてなり、 上記直列接続の複数の第４ＭＯＳトランジスタの相互の
接続個所の内の所望の接続個所に上記電源の他方の電極
を接続することによって上記電源の他方の電極との間に
直列接続される第４ＭＯＳトランジスタの個数が設定さ
れてなる、 ことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176180A JPH0620176B2 (ja) | 1982-10-08 | 1982-10-08 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176180A JPH0620176B2 (ja) | 1982-10-08 | 1982-10-08 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966218A JPS5966218A (ja) | 1984-04-14 |
| JPH0620176B2 true JPH0620176B2 (ja) | 1994-03-16 |
Family
ID=16009050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176180A Expired - Lifetime JPH0620176B2 (ja) | 1982-10-08 | 1982-10-08 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620176B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0171022A3 (en) * | 1984-07-31 | 1988-02-03 | Yamaha Corporation | Signal delay device |
| JPS6153818A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
| US4700089A (en) * | 1984-08-23 | 1987-10-13 | Fujitsu Limited | Delay circuit for gate-array LSI |
| KR900001817B1 (ko) * | 1987-08-01 | 1990-03-24 | 삼성전자 주식회사 | 저항 수단을 이용한 씨 모스 티티엘 인푸트 버퍼 |
| JP2685203B2 (ja) * | 1988-02-22 | 1997-12-03 | 富士通株式会社 | 遅延回路 |
| JP4518234B2 (ja) * | 2002-08-05 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2008262705A (ja) * | 2008-08-04 | 2008-10-30 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124326A (en) * | 1979-03-19 | 1980-09-25 | Matsushita Electric Ind Co Ltd | Phase control circuit |
-
1982
- 1982-10-08 JP JP57176180A patent/JPH0620176B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5966218A (ja) | 1984-04-14 |
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