JPH0620176B2 - 遅延回路 - Google Patents

遅延回路

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JPH0620176B2
JPH0620176B2 JP57176180A JP17618082A JPH0620176B2 JP H0620176 B2 JPH0620176 B2 JP H0620176B2 JP 57176180 A JP57176180 A JP 57176180A JP 17618082 A JP17618082 A JP 17618082A JP H0620176 B2 JPH0620176 B2 JP H0620176B2
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mos
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connection point
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JP57176180A
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JPS5966218A (en
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央 日月
宏 福田
京夫 大久保
収 高橋
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株式会社日立製作所
日立マイクロコンピュ−タエンジニアリング株式会社
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    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00346Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015Layout of the delay element
    • H03K2005/00195Layout of the delay element using FET's

Description

【発明の詳細な説明】 この発明は、遅延回路に関する。
(a) 従来技術 MOS集積回路においては、遅延回路として、従来トラ
ンスファーMOSあるいはインバータの遅延を利用した
回路が広く用いられている。第1図および第2図に従来
技術における遅延回路の一例を示す。
第1図には、トランスファーMOSによる遅延回路、第
2図には、インバータによる遅延回路を示す。
第3図および第4図に、上記遅延回路に、NOR回路あ
るいはNAND回路を追加することにより、立上り遅延
と立下り遅延を大きく異ならせた回路を示す。
トランスファMOSのみの遅延回路は素子数が少なくて
すみ、かつ、小さいレイアウト面積内に収まる点で優れ
ている。インバータによる遅延回路では、入力信号の立
上りや立下りのスピードに関係なく確実な遅延が得られ
る点と、立上りと立下りで異なる遅延時間が得られる点
で秀れている。立上りと立下りとで遅延時間を大きく異
ならせる場合には、NORあるいはNANDを組み合わ
せた回路となる。
(b) 従来技術の問題点 MOSメモリーや高速ロジックLSIにおいては、回路
の基本動作が内部信号のタイミングやクロック幅により
大きな影響を受ける。このため製品の開発段階において
は、しばしば設計変更を行ない内部タイミングやクロッ
ク幅の調整を行なうことがある。
以上のことから確実な遅延動作が得られ、かつ、設計変
更が容易な遅延回路が必要とされる。
第1図に示したトランスファーMOSを用いた遅延回路
の場合、入力信号の立下りと立下りの各々の場合に対し
て異なる遅延時間を設定することは非常に困難である。
また、遅延時間を変更する場合には、ゲート形成層の変
更となるため、製品開発におけるターン・アラウンド・
タイム(以下、TATと略記する。)が大となる。
第2図に示したインバータによる遅延回路の場合は、最
初の設計において立上りと立下りの各々の遅延を異なら
せて設計することは可能であるが、設計変更において各
々の遅延時間を調整するためには、ゲート形成層の変更
を必要とする。またインバータの段数を調整できるよう
にしておくためには予め、信号線が迂回できるスペース
をあけておく必要がある。
第3図及び第4図の回路については、立上りと立下りの
各々についての遅延時間の設計および設計変更が可能で
あるが、レイアウト面積が大という点で不利である。
以上の様に従来技術では、上記の要求を充分満足するこ
とはできなかった。
(c) この発明の目的は、入力の立上りと立下りの各々
について容易に遅延時間の設計変更が可能で、かつ、レ
イアウト面積が小さくて済む遅延回路を得ることによ
り、高速,高集積のMOSLSIの製品化を容易にする
ことにある。
(d) 発明の実施例 第5図には、CMOS回路を用いた場合の本発明の実施
例の回路図を示す。先ず回路構成を説明する。PMOS
すなわちPチャンネルMOSDトランジスタTP1および
NOMSすなわちNチャンネルMOSトランジスタTN1
のゲートに入力信号線lINがつながり、ドレイン側に出
力信号線loutがつながる。TP1のソース側とVCC 電極
との間に、ゲートにGND電位が印加されたPOMS
P2 ………TPn がシリーズに接続される。TN1のソー
ス側とGND電極との間にゲートにVCC電位が印加され
たNMOS TN2………TNn′がシリーズに接続され
る。
次に本回路の動作を説明する。負荷として容量CL を想
定する。入力端子linに立上りの信号が入力した場合、
POMSがオフして、NMOSがオンする。容量CL
蓄積されていた電荷は、NMOS TN1,TN2………TNn
を通して放電する。TN1はスイッチング素子として働
き、TN2〜TNn′放電スピードを遅くするため抵抗素子
として動作する。上記linに立下りの信号が入力した場
合には、NMOSがオフしてPMOSがオンする。TPn
〜TP2,TP1を通して容量CL は充電される。TP1はス
イッチング素子として働きTP2〜TPnは抵抗素子として
動作する (e) 発明の効果 本発明に係る上記実施例回路を用いた場合の利点を次に
説明する。
第5図に示した回路におけるPMOS TP1〜TPnの全
体のコンダクタンス(gm)をgm(TP1〜TPn)、NMOST
N1〜TNn′のtotalのgmをgm(TN1〜TNn′)とする。
出力信号における立上り遅延t及び立下り遅延t
は、時定数τ,τに比例した値となり、 τ=(C+CJP+CJN)/gm(TP1〜TPn)…(1) τ=(C+CJP+CJN)/gm(TN1〜TNn′)…(2) ここで、CJPおよびCJNはTP1およびTN1の出力信号線
側の接合容量である。
まず、第1の利点は、遅延時間の変更が遅延素子TP1
Pn,TN1〜TNn′の個数の変更〔gm(TP1〜TPn),gm
(TN1〜TNn′)〕により容易に可能な点である。遅延素
子の変更は、TPmとTPm+1,TNm′とTNm+1の間にV
CC 電極あるいはGND電極をつなげることで可能であ
り電極形成層の変更で達成できる。
トランスファーMOS遅延回路の様な、MOS間の拡散
層の分離や、インバータ遅延回路の様なゲート形成層か
らの変更がこの実施例では必要にならない。
第2の利点は、上にも述べたように比較的小さい面積内
にレイアウト可能な点である。
第3の利点としては、遅延素子の個数の変更が、他の遅
延時間を決定する要因に影響を与えない点にある。
例えば、PMOS側の遅延素子を1段減らした場合 τ′=(C+CJP+CJN)/gm(TP1〜TPn-1)…(3) τ=(C+CJP+CJN)/gm(TN1〜TNn′)…(4) の様になる。
JP,CJNには、スイッチング素子と遅延素子間および
遅延素子どうしの間の拡散層の容量が含まれないためC
+CJP+CJNは一定である。よってgm(TP1〜TPn)が
gm(TP1−TPn-1)に変わった分だけ考慮すればよく、設
計変更を行なう上での大きな利点となる。
第4の利点としては、大きな遅延時間を得るためには全
体のgm,gm(TP1−TPn),gm(TN1〜TNn′)の値を小さ
くすれば良い点にある。すなわち、TP2−TPn,TN2
Nn′のgmを小さくすればよく、TP1,TN1のgmを小さ
くする必要はない。一般に、gmを小さくするためには、
チャネル長の長いMOSを用いるが、TP1,TN1につい
ては、一般的なチャネル長のMOSを用いればよく、こ
れは、入力回路の負荷容量が、不必要に大きくならない
ことを意味している。
【図面の簡単な説明】
第1図ないし第4図は、それぞれ従来技術の一例を示す
回路図、 第5図は、この発明の一実施例を示す回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 宏 東京都小平市上水本町1479番地 日立マイ クロコンピユ−タエンジニアリング株式会 社内 (72)発明者 大久保 京夫 東京都小平市上水本町1479番地 日立マイ クロコンピユ−タエンジニアリング株式会 社内 (72)発明者 高橋 収 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭55−124326(JP,A) 特開 昭54−144853(JP,A) 特開 昭53−106532(JP,A) 特開 昭51−122364(JP,A) 実開 昭57−115729(JP,U)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】MOS集積回路においてインバータ回路と
    して構成され、入力信号に対して遅延された出力信号を
    出力信号線における負荷容量に与えるようにされてなる
    遅延回路であって、 上記入力信号が供給される入力信号線と、 上記出力信号線と、 ドレインが上記出力信号線に接続されソースが第1接続
    点に接続されかつゲートが上記入力線に接続されてなる
    第1MOSスイッチング素子としての第1導電型の第1
    MOSトランジスタと、 ドレインが上記出力信号線に接続されソースが第2接続
    点に接続されゲートが上記入力線に接続されてなるとと
    もにその導電型が上記第1MOSスイッチング素子と異
    なる第2導電型にされてなる第2MOSスイツチング素
    子としての第2MOSトランジスタと、 上記第1接続点と電源の一方の電極との間に接続される
    べき抵抗素子を成す直列接続の第1導電型の複数の第3
    MOSトランジスタであってそれぞれのゲートが上記電
    源の他方の電極に共通接続されてなる複数の第3MOS
    トランジスタと、 上記第2接続点と電源の他方の電極との間に接続される
    べき抵抗素子を成す直列接続の第2導電型の複数の第4
    MOSトランジスタであってそれぞれのゲートが上記電
    源の一方の電極に共通接続されてなる複数の第4MOS
    トランジスタと、 を備えてなり、 上記直列接続の複数の第3MOSトランジスタの相互の
    接続個所の内の所望の接続個所に上記電源の一方の電極
    を接続することによって上記電源の一方の電極との間に
    直列接続される第3MOSトランジスタの個数が設定さ
    れてなり、 上記直列接続の複数の第4MOSトランジスタの相互の
    接続個所の内の所望の接続個所に上記電源の他方の電極
    を接続することによって上記電源の他方の電極との間に
    直列接続される第4MOSトランジスタの個数が設定さ
    れてなる、 ことを特徴とする遅延回路。
JP57176180A 1982-10-08 1982-10-08 遅延回路 Expired - Lifetime JPH0620176B2 (ja)

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JPS5966218A JPS5966218A (en) 1984-04-14
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