JP3167915B2 - プロセス変動に耐える遅延回路 - Google Patents
プロセス変動に耐える遅延回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H11/26—Time-delay networks
-
- H—ELECTRICITY
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、遅延回路に関す
る。具体的に言うと、本発明は、遅延回路を製造するプ
ロセスの変動に耐える遅延回路に関する。
る。具体的に言うと、本発明は、遅延回路を製造するプ
ロセスの変動に耐える遅延回路に関する。
【０００２】
【従来の技術】論理回路設計での順次データ経路は、競
合状態および他のタイミング問題を克服するために、タ
イミング調節を必要とすることがしばしばである。従来
は、このようなタイミング調節に、所与の信号の伝播時
間を増やすために特定の経路内にバッファまたは遅延回
路を挿入することが含まれた。しかし、既知のバッファ
の性能特性は、そのバッファの製造プロセスのパラメー
タに依存する。既存の論理デバイスの動作速度が高まる
につれて、加工パラメータに関して変化しない既知の遅
延を有するバッファ回路を提供することが必要になっ
た。
合状態および他のタイミング問題を克服するために、タ
イミング調節を必要とすることがしばしばである。従来
は、このようなタイミング調節に、所与の信号の伝播時
間を増やすために特定の経路内にバッファまたは遅延回
路を挿入することが含まれた。しかし、既知のバッファ
の性能特性は、そのバッファの製造プロセスのパラメー
タに依存する。既存の論理デバイスの動作速度が高まる
につれて、加工パラメータに関して変化しない既知の遅
延を有するバッファ回路を提供することが必要になっ
た。
【０００３】電界効果トランジスタ（ＦＥＴ）デバイス
製造において、その結果のチャネル長は、ＦＥＴデバイ
スの製造プロセスの特性に従って変化する。ＦＥＴデバ
イスのチャネル長は、加工結果に従ってΔＬだけ公称長
さから変化し、その直列オン抵抗は、同様に、ΔＬ／
（公称ゲート長）に比例して公称抵抗から変化する。Δ
Ｌが固定値の場合、変動の比率すなわち（ΔＬ）／（公
称チャネル長）は、長チャネル長デバイスと対比して短
チャネル長デバイスではるかに大きくなる。短チャネル
長デバイスは、所与のプロセスから使用可能な最小チャ
ネル長（たとえば０．５μｍ）に対応するチャネル長を
有するＦＥＴデバイスを特徴とする。長チャネル長デバ
イスは、所与のプロセスから使用可能な最小チャネル長
より少なくとも１．５倍大きい（たとえば０．７５μｍ
超）チャネル長を有するＦＥＴデバイスを特徴とする。
製造において、その結果のチャネル長は、ＦＥＴデバイ
スの製造プロセスの特性に従って変化する。ＦＥＴデバ
イスのチャネル長は、加工結果に従ってΔＬだけ公称長
さから変化し、その直列オン抵抗は、同様に、ΔＬ／
（公称ゲート長）に比例して公称抵抗から変化する。Δ
Ｌが固定値の場合、変動の比率すなわち（ΔＬ）／（公
称チャネル長）は、長チャネル長デバイスと対比して短
チャネル長デバイスではるかに大きくなる。短チャネル
長デバイスは、所与のプロセスから使用可能な最小チャ
ネル長（たとえば０．５μｍ）に対応するチャネル長を
有するＦＥＴデバイスを特徴とする。長チャネル長デバ
イスは、所与のプロセスから使用可能な最小チャネル長
より少なくとも１．５倍大きい（たとえば０．７５μｍ
超）チャネル長を有するＦＥＴデバイスを特徴とする。
【０００４】バッファ回路で、固定容量性負荷を駆動す
るためにあるチャネル長のＦＥＴを使用する場合、その
バッファは、出力ＦＥＴの直列オン抵抗Ｒおよび容量性
負荷のキャパシタンスＣに関連する時定数ＲＣに比例し
た伝播遅延を示す。バッファの伝播遅延がＦＥＴの直列
オン抵抗に依存し、加工パラメータに関する直列オン抵
抗の変動の比率が長チャネル長デバイスと対比して短チ
ャネル長デバイスで大きいので、短チャネル長ＦＥＴを
用いるバッファは、長チャネル長ＦＥＴを用いるバッフ
ァより、加工パラメータに関してそれに比例して大きい
伝播遅延の変動を示すことになる。したがって、短チャ
ネル長ＦＥＴを用いるバッファは、その製造プロセスに
大いに依存する伝播遅延を有し、長チャネル長ＦＥＴを
用いるバッファは、その製造プロセスにごくわずかに依
存する伝播遅延を有する。
るためにあるチャネル長のＦＥＴを使用する場合、その
バッファは、出力ＦＥＴの直列オン抵抗Ｒおよび容量性
負荷のキャパシタンスＣに関連する時定数ＲＣに比例し
た伝播遅延を示す。バッファの伝播遅延がＦＥＴの直列
オン抵抗に依存し、加工パラメータに関する直列オン抵
抗の変動の比率が長チャネル長デバイスと対比して短チ
ャネル長デバイスで大きいので、短チャネル長ＦＥＴを
用いるバッファは、長チャネル長ＦＥＴを用いるバッフ
ァより、加工パラメータに関してそれに比例して大きい
伝播遅延の変動を示すことになる。したがって、短チャ
ネル長ＦＥＴを用いるバッファは、その製造プロセスに
大いに依存する伝播遅延を有し、長チャネル長ＦＥＴを
用いるバッファは、その製造プロセスにごくわずかに依
存する伝播遅延を有する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、製造
プロセスのパラメータ変動に耐え、且つこれから独立の
既知の遅延をもたらす改良された遅延回路を提供するこ
とである。
プロセスのパラメータ変動に耐え、且つこれから独立の
既知の遅延をもたらす改良された遅延回路を提供するこ
とである。
【０００６】本発明のもう１つの目的は、デバイス数の
少ない遅延回路を提供することである。
少ない遅延回路を提供することである。
【０００７】本発明のもう１つの目的は、電力消費が最
小の遅延回路を提供することである。
小の遅延回路を提供することである。
【０００８】
【課題を解決するための手段】これらの目的を推進する
ため、本発明は、遷移型０スタンバイ電流プロセス感知
スタック回路を提供する。この感知スタック回路には、
その製造プロセスの影響に従って、入力信号の遷移中に
限って固定電圧を分割する機能抵抗網が含まれる。この
機能抵抗網の特定の抵抗値は、その製造プロセスのパラ
メータの関数として変化する。
ため、本発明は、遷移型０スタンバイ電流プロセス感知
スタック回路を提供する。この感知スタック回路には、
その製造プロセスの影響に従って、入力信号の遷移中に
限って固定電圧を分割する機能抵抗網が含まれる。この
機能抵抗網の特定の抵抗値は、その製造プロセスのパラ
メータの関数として変化する。
【０００９】本発明のもう１つの実施例によれば、遅延
回路に、複数のインバータ、遅延補償デバイスおよびプ
ロセス感知スタックが含まれる。複数のインバータは、
その製造プロセスに依存する最小チャネル長のＦＥＴデ
バイスを含む少なくとも１つのインバータを有する。複
数のインバータは、直列シーケンス（直列回路）をな
し、したがって、最小チャネル長ＦＥＴデバイスのチャ
ネル長に依存する全体伝播遅延を関連付けられている。
複数のインバータは、入力信号を受け取り、インバータ
の伝播遅延を含む、入力信号に関連する出力信号を供給
する。遅延補償デバイスは、複数のインバータから出力
信号を受け取り、受け取った信号に関連するが、プロセ
ス感知スタックの制御信号に従って確立される可変遅延
を含む補償された出力信号を出力端子に供給する。プロ
セス感知スタックは、入力の信号遷移を受け取る時に限
って、プロセス感知スタックのＦＥＴデバイスのチャネ
ル長に依存する値の制御信号を供給する。
回路に、複数のインバータ、遅延補償デバイスおよびプ
ロセス感知スタックが含まれる。複数のインバータは、
その製造プロセスに依存する最小チャネル長のＦＥＴデ
バイスを含む少なくとも１つのインバータを有する。複
数のインバータは、直列シーケンス（直列回路）をな
し、したがって、最小チャネル長ＦＥＴデバイスのチャ
ネル長に依存する全体伝播遅延を関連付けられている。
複数のインバータは、入力信号を受け取り、インバータ
の伝播遅延を含む、入力信号に関連する出力信号を供給
する。遅延補償デバイスは、複数のインバータから出力
信号を受け取り、受け取った信号に関連するが、プロセ
ス感知スタックの制御信号に従って確立される可変遅延
を含む補償された出力信号を出力端子に供給する。プロ
セス感知スタックは、入力の信号遷移を受け取る時に限
って、プロセス感知スタックのＦＥＴデバイスのチャネ
ル長に依存する値の制御信号を供給する。
【００１０】本発明のもう１つの実施例によれば、遅延
回路に、インバータのシーケンスが含まれる。このシー
ケンスのうちの１つのインバータは、インバータのシー
ケンスを製造したプロセスの所与のパラメータに直接関
連する伝播遅延を有する。このシーケンスのもう１つの
インバータは、所与のプロセス・パラメータに逆に関連
する伝播遅延を有する。
回路に、インバータのシーケンスが含まれる。このシー
ケンスのうちの１つのインバータは、インバータのシー
ケンスを製造したプロセスの所与のパラメータに直接関
連する伝播遅延を有する。このシーケンスのもう１つの
インバータは、所与のプロセス・パラメータに逆に関連
する伝播遅延を有する。
【００１１】
【発明の実施の形態】本発明の遅延回路は、図１のブロ
ックに従って機能する。入力ノード１１は、インバータ
１０に接続され、インバータ１０には、最小チャネル長
のＦＥＴが含まれる。最小チャネル長ＦＥＴのチャネル
長は、そのＦＥＴの製造プロセスのパラメータに依存す
る。したがって、加工パラメータの変動につれて、最小
チャネルＦＥＴのチャネル長と、それに関連する直列オ
ン抵抗も変化する。最小チャネル長ＦＥＴの直列オン抵
抗は、インバータ１０の出力抵抗をもたらし、これが、
インバータ１２の入力の固定容量性負荷を駆動する。イ
ンバータ１０の出力抵抗Ｒとインバータ１２の入力キャ
パシタンスＣによって、インバータ１０の伝播遅延を設
定する時定数ＲＣが定義される。インバータ１０を構成
する最小チャネル長ＦＥＴのチャネル長は、その製造プ
ロセスのプロセス・パラメータに依存するので、インバ
ータ１０に関連する伝播遅延も、プロセス・パラメータ
に依存する。
ックに従って機能する。入力ノード１１は、インバータ
１０に接続され、インバータ１０には、最小チャネル長
のＦＥＴが含まれる。最小チャネル長ＦＥＴのチャネル
長は、そのＦＥＴの製造プロセスのパラメータに依存す
る。したがって、加工パラメータの変動につれて、最小
チャネルＦＥＴのチャネル長と、それに関連する直列オ
ン抵抗も変化する。最小チャネル長ＦＥＴの直列オン抵
抗は、インバータ１０の出力抵抗をもたらし、これが、
インバータ１２の入力の固定容量性負荷を駆動する。イ
ンバータ１０の出力抵抗Ｒとインバータ１２の入力キャ
パシタンスＣによって、インバータ１０の伝播遅延を設
定する時定数ＲＣが定義される。インバータ１０を構成
する最小チャネル長ＦＥＴのチャネル長は、その製造プ
ロセスのプロセス・パラメータに依存するので、インバ
ータ１０に関連する伝播遅延も、プロセス・パラメータ
に依存する。
【００１２】長チャネルＦＥＴだけを含むインバータ１
２は、インバータ１０から受け取った信号を反転する。
インバータ１２の長チャネルＦＥＴに関連する直列オン
抵抗は、インバータ１０の最小チャネル長ＦＥＴほどに
比例して変化するわけではない。したがって、インバー
タ１２の出力抵抗は、インバータ１０に関連する出力抵
抗とは違って本来一定とみなすことができ、インバータ
１２は、インバータ１０と比較して、その製造プロセス
・パラメータに関して実質的に固定された伝播遅延をも
たらすとみなすことができる。
２は、インバータ１０から受け取った信号を反転する。
インバータ１２の長チャネルＦＥＴに関連する直列オン
抵抗は、インバータ１０の最小チャネル長ＦＥＴほどに
比例して変化するわけではない。したがって、インバー
タ１２の出力抵抗は、インバータ１０に関連する出力抵
抗とは違って本来一定とみなすことができ、インバータ
１２は、インバータ１０と比較して、その製造プロセス
・パラメータに関して実質的に固定された伝播遅延をも
たらすとみなすことができる。
【００１３】インバータ１２の出力は、可変遅延インバ
ータ１４に結合され、可変遅延インバータ１４は、制御
ノード３９で受け取る制御電圧Ｖcに従って変化する伝
播遅延Ｔを有する。可変遅延インバータ１４の出力は、
ＦＥＴインバータであるインバータ２０およびインバー
タ１８の入力に結合された出力ノード４１を駆動する。
インバータ１８は、最小チャネル長ＦＥＴデバイスを用
いて製造される。インバータ２０のＦＥＴのチャネル長
は、所望の遅延をもたらすように選択される。
ータ１４に結合され、可変遅延インバータ１４は、制御
ノード３９で受け取る制御電圧Ｖcに従って変化する伝
播遅延Ｔを有する。可変遅延インバータ１４の出力は、
ＦＥＴインバータであるインバータ２０およびインバー
タ１８の入力に結合された出力ノード４１を駆動する。
インバータ１８は、最小チャネル長ＦＥＴデバイスを用
いて製造される。インバータ２０のＦＥＴのチャネル長
は、所望の遅延をもたらすように選択される。
【００１４】プロセス感知スタック１６は、２つの入力
信号すなわち、入力ノード１１から受け取る主入力信号
と、可変遅延インバータ１４からインバータ１８経由で
フィードバックされるノード１９の副入力信号を受け取
る。インバータ１８は、出力ノード４１の信号を反転
し、この反転した信号をプロセス感知スタック１６の副
入力に送る。副入力に提示される信号は、インバータ１
０、インバータ１２、可変遅延インバータ１４およびイ
ンバータ１８の伝播遅延の組合せだけ遅延した、入力ノ
ード１１の入力信号に対応する。
信号すなわち、入力ノード１１から受け取る主入力信号
と、可変遅延インバータ１４からインバータ１８経由で
フィードバックされるノード１９の副入力信号を受け取
る。インバータ１８は、出力ノード４１の信号を反転
し、この反転した信号をプロセス感知スタック１６の副
入力に送る。副入力に提示される信号は、インバータ１
０、インバータ１２、可変遅延インバータ１４およびイ
ンバータ１８の伝播遅延の組合せだけ遅延した、入力ノ
ード１１の入力信号に対応する。
【００１５】プロセス感知スタック１６は、可変遅延イ
ンバータ１４を制御するため制御ノード３９に制御電圧
Ｖcを供給する分圧器網である。プロセス感知スタック
１６の主入力信号と副入力信号は、分圧器網が機能する
時を決定するのに使用される。分圧器網は、主入力の入
力ノード１１と副入力のノード１９で受け取る電圧が同
一である時には機能しない。しかし、これらの入力が異
なる電圧を有する時には、分圧器網は、制御電圧Ｖcを
供給するために固定電圧を分割する。したがって、プロ
セス感知スタック１６の分圧器網は、主入力の入力ノー
ド１１と副入力のノード１９が異なる電圧を受け取る時
すなわち、入力ノード１１で信号遷移を受け取る時だけ
制御電圧Ｖcを供給する。
ンバータ１４を制御するため制御ノード３９に制御電圧
Ｖcを供給する分圧器網である。プロセス感知スタック
１６の主入力信号と副入力信号は、分圧器網が機能する
時を決定するのに使用される。分圧器網は、主入力の入
力ノード１１と副入力のノード１９で受け取る電圧が同
一である時には機能しない。しかし、これらの入力が異
なる電圧を有する時には、分圧器網は、制御電圧Ｖcを
供給するために固定電圧を分割する。したがって、プロ
セス感知スタック１６の分圧器網は、主入力の入力ノー
ド１１と副入力のノード１９が異なる電圧を受け取る時
すなわち、入力ノード１１で信号遷移を受け取る時だけ
制御電圧Ｖcを供給する。
【００１６】信号遷移を入力ノード１１で受け取り、主
入力と副入力の電圧が異なると仮定すると、プロセス感
知スタック１６の分圧器網は、固定電圧を分割するよう
適切に機能し、制御電圧Ｖcを出力する。抵抗１５およ
び抵抗１７は、プロセス感知スタック１６内の分圧器網
の構成を機能的に表す。抵抗１７には、その製造プロセ
スのプロセス・パラメータに関して実質的に一定の抵抗
を示す長チャネル長ＦＥＴが含まれる。その一方で、抵
抗１５には、その製造プロセスの加工パラメータに依存
する抵抗値を示す最小長チャネルＦＥＴが含まれる。プ
ロセスがワースト・ケース（ＷＣ）条件に傾く際には、
最小チャネル長ＦＥＴのチャネル長が増大し、関連する
抵抗値すなわち、抵抗１５の抵抗も増大する。その一方
で、プロセスがベスト・ケース（ＢＣ）条件に傾く時に
は、最小チャネル長ＦＥＴのチャネル長は、それに関連
する抵抗値と共に減少する、すなわち、抵抗１５の抵抗
が小さくなる。したがって、制御電圧Ｖcが最小電圧レ
ベルを有するのは、加工パラメータがワースト・ケース
条件にあり、抵抗１５の抵抗値が最大の極値になる時で
ある。その一方で、加工条件がベスト・ケース加工条件
にある時には、抵抗１５の抵抗が最小の極値になり、制
御電圧Ｖcは、可変遅延インバータ１４の制御ノード３
９を駆動するための最大電圧レベルになる。
入力と副入力の電圧が異なると仮定すると、プロセス感
知スタック１６の分圧器網は、固定電圧を分割するよう
適切に機能し、制御電圧Ｖcを出力する。抵抗１５およ
び抵抗１７は、プロセス感知スタック１６内の分圧器網
の構成を機能的に表す。抵抗１７には、その製造プロセ
スのプロセス・パラメータに関して実質的に一定の抵抗
を示す長チャネル長ＦＥＴが含まれる。その一方で、抵
抗１５には、その製造プロセスの加工パラメータに依存
する抵抗値を示す最小長チャネルＦＥＴが含まれる。プ
ロセスがワースト・ケース（ＷＣ）条件に傾く際には、
最小チャネル長ＦＥＴのチャネル長が増大し、関連する
抵抗値すなわち、抵抗１５の抵抗も増大する。その一方
で、プロセスがベスト・ケース（ＢＣ）条件に傾く時に
は、最小チャネル長ＦＥＴのチャネル長は、それに関連
する抵抗値と共に減少する、すなわち、抵抗１５の抵抗
が小さくなる。したがって、制御電圧Ｖcが最小電圧レ
ベルを有するのは、加工パラメータがワースト・ケース
条件にあり、抵抗１５の抵抗値が最大の極値になる時で
ある。その一方で、加工条件がベスト・ケース加工条件
にある時には、抵抗１５の抵抗が最小の極値になり、制
御電圧Ｖcは、可変遅延インバータ１４の制御ノード３
９を駆動するための最大電圧レベルになる。
【００１７】制御ノード３９の制御電圧Ｖcが最大レベ
ルの時に、可変遅延インバータ１４は、その最大遅延を
もたらす。これは、プロセス感知スタック１６がベスト
・ケース加工条件を感知した時に発生する。したがっ
て、同一のプロセスによって製造されたインバータ１０
のＦＥＴは、最短のチャネル長を有し、インバータ１０
にその最小伝播遅延をもたらす。もう一方の極端では、
制御電圧Ｖcが最小電圧レベルの時に、可変遅延インバ
ータ１４によってもたらされる遅延が最小になる。これ
は、プロセス感知スタック１６が、ワースト・ケース加
工条件を感知した時に発生する。ワースト・ケース加工
条件の下では、インバータ１０のＦＥＴが、最長のチャ
ネル長を有し、インバータ１０は、最大伝播遅延を有す
る。
ルの時に、可変遅延インバータ１４は、その最大遅延を
もたらす。これは、プロセス感知スタック１６がベスト
・ケース加工条件を感知した時に発生する。したがっ
て、同一のプロセスによって製造されたインバータ１０
のＦＥＴは、最短のチャネル長を有し、インバータ１０
にその最小伝播遅延をもたらす。もう一方の極端では、
制御電圧Ｖcが最小電圧レベルの時に、可変遅延インバ
ータ１４によってもたらされる遅延が最小になる。これ
は、プロセス感知スタック１６が、ワースト・ケース加
工条件を感知した時に発生する。ワースト・ケース加工
条件の下では、インバータ１０のＦＥＴが、最長のチャ
ネル長を有し、インバータ１０は、最大伝播遅延を有す
る。
【００１８】ベスト・ケース加工条件の下では、インバ
ータ１０は、最小の伝播遅延をもたらし、可変遅延イン
バータ１４は、プロセス感知スタック１６によって供給
される制御ノード３９の最大の制御電圧Ｖcによって、
最大の伝播遅延をもたらす。逆に、ワースト・ケース加
工条件の下では、インバータ１０は、最大の伝播遅延を
有し、可変遅延インバータ１４は、プロセス感知スタッ
ク１６によって供給される最小の制御電圧Ｖcによっ
て、最小の伝播遅延をもたらす。したがって、可変遅延
インバータ１４の効果は、インバータ１０の伝播遅延に
反比例する可変伝播遅延をもたらし、その結果、インバ
ータ１０と可変遅延インバータ１４の組合せ伝播遅延
が、製造プロセスに無関係に一定になるようにすること
である。この形で、この遅延回路は、製造プロセスの変
動に耐える既知の遅延をもたらすため、プロセス偏差を
補償する。この遅延回路は、プロセスのΔＬ条件に従っ
て、減少する遅延、固定された遅延、またはわずかに増
加する遅延をもたらすことができる。
ータ１０は、最小の伝播遅延をもたらし、可変遅延イン
バータ１４は、プロセス感知スタック１６によって供給
される制御ノード３９の最大の制御電圧Ｖcによって、
最大の伝播遅延をもたらす。逆に、ワースト・ケース加
工条件の下では、インバータ１０は、最大の伝播遅延を
有し、可変遅延インバータ１４は、プロセス感知スタッ
ク１６によって供給される最小の制御電圧Ｖcによっ
て、最小の伝播遅延をもたらす。したがって、可変遅延
インバータ１４の効果は、インバータ１０の伝播遅延に
反比例する可変伝播遅延をもたらし、その結果、インバ
ータ１０と可変遅延インバータ１４の組合せ伝播遅延
が、製造プロセスに無関係に一定になるようにすること
である。この形で、この遅延回路は、製造プロセスの変
動に耐える既知の遅延をもたらすため、プロセス偏差を
補償する。この遅延回路は、プロセスのΔＬ条件に従っ
て、減少する遅延、固定された遅延、またはわずかに増
加する遅延をもたらすことができる。
【００１９】図１の遅延回路の現実化を、図２の概略図
に関連して説明する。まず、インバータ１０は、チャネ
ル長０．８μｍのＰ−ＦＥＴ２２と、チャネル長０．８
μｍＮ−ＦＥＴ２４からなる。これらのＦＥＴは、イン
バータ１０の出力の立ち上がり時間と立ち下がり時間が
等しくなるようにチャネル幅を調節することによって平
衡化される。Ｐ−ＦＥＴ２２のゲートとＮ−ＦＥＴ２４
のゲートは、どちらも入力ノード１１に結合される。Ｐ
−ＦＥＴ２２のソースは、正の電圧供給Ｖddに結合され
る。Ｐ−ＦＥＴ２２のドレインは、Ｎ−ＦＥＴ２４のド
レインに結合され、これは、インバータ１０の出力とし
て働くノードである。Ｎ−ＦＥＴ２４は、ソースを接地
されている。Ｐ−ＦＥＴ２２とＮ−ＦＥＴ２４は、製造
プロセスのパラメータに大きく依存するチャネル特性を
もたらすために、最小チャネル長で設計されている。加
工パラメータがワースト・ケース条件にある場合、結果
のチャネル長は、生じうる最大の偏差ΔＬにあり、した
がって、ＦＥＴが完全にオンになった時にそれぞれのＦ
ＥＴの最大の抵抗値をもたらす。その一方で、加工パラ
メータがベスト・ケース条件にある場合、結果のチャネ
ル長は、負の最大のΔＬ偏差にあり、したがって、それ
ぞれのＦＥＴの最小チャネル抵抗をもたらす。
に関連して説明する。まず、インバータ１０は、チャネ
ル長０．８μｍのＰ−ＦＥＴ２２と、チャネル長０．８
μｍＮ−ＦＥＴ２４からなる。これらのＦＥＴは、イン
バータ１０の出力の立ち上がり時間と立ち下がり時間が
等しくなるようにチャネル幅を調節することによって平
衡化される。Ｐ−ＦＥＴ２２のゲートとＮ−ＦＥＴ２４
のゲートは、どちらも入力ノード１１に結合される。Ｐ
−ＦＥＴ２２のソースは、正の電圧供給Ｖddに結合され
る。Ｐ−ＦＥＴ２２のドレインは、Ｎ−ＦＥＴ２４のド
レインに結合され、これは、インバータ１０の出力とし
て働くノードである。Ｎ−ＦＥＴ２４は、ソースを接地
されている。Ｐ−ＦＥＴ２２とＮ−ＦＥＴ２４は、製造
プロセスのパラメータに大きく依存するチャネル特性を
もたらすために、最小チャネル長で設計されている。加
工パラメータがワースト・ケース条件にある場合、結果
のチャネル長は、生じうる最大の偏差ΔＬにあり、した
がって、ＦＥＴが完全にオンになった時にそれぞれのＦ
ＥＴの最大の抵抗値をもたらす。その一方で、加工パラ
メータがベスト・ケース条件にある場合、結果のチャネ
ル長は、負の最大のΔＬ偏差にあり、したがって、それ
ぞれのＦＥＴの最小チャネル抵抗をもたらす。
【００２０】インバータ１０の伝播遅延は、インバータ
１２の入力キャパシタンスＣと組み合わさって働くイン
バータ１０の出力抵抗Ｒ（Ｐ−ＦＥＴ２２またはＮ−Ｆ
ＥＴ２４のいずれかのチャネル抵抗特性によってもたら
される）に関連する時定数ＲＣによって制限される。イ
ンバータ１２の入力キャパシタンスは、Ｐ−ＦＥＴ２６
およびＮ−ＦＥＴ２８の組合せゲート・キャパシタンス
と等しい。前に述べたように、チャネル抵抗値は、製造
時の加工パラメータに依存するので、インバータ１０の
伝播遅延をもたらすＲＣ時定数も、同様に加工パラメー
タに依存する。
１２の入力キャパシタンスＣと組み合わさって働くイン
バータ１０の出力抵抗Ｒ（Ｐ−ＦＥＴ２２またはＮ−Ｆ
ＥＴ２４のいずれかのチャネル抵抗特性によってもたら
される）に関連する時定数ＲＣによって制限される。イ
ンバータ１２の入力キャパシタンスは、Ｐ−ＦＥＴ２６
およびＮ−ＦＥＴ２８の組合せゲート・キャパシタンス
と等しい。前に述べたように、チャネル抵抗値は、製造
時の加工パラメータに依存するので、インバータ１０の
伝播遅延をもたらすＲＣ時定数も、同様に加工パラメー
タに依存する。
【００２１】インバータ１２は、インバータ１０の出力
信号を受け取り、Ｐ−ＦＥＴ２６およびＮ−ＦＥＴ２８
から構成される。Ｐ−ＦＥＴ２６のゲートとＮ−ＦＥＴ
２８のゲートは、どちらもインバータ１０の出力に結合
される。Ｐ−ＦＥＴ２６は、ソースを正の電圧供給Ｖdd
に結合され、ドレインをＮ−ＦＥＴ２８のドレインに結
合され、これがインバータ１２の出力として働く。Ｎ−
ＦＥＴ２８のソースは、グラウンドに結合される。受け
取る電圧がハイ（Ｖdd）の時には、Ｎ−ＦＥＴ２８はタ
ーン・オンするがＰ−ＦＥＴ２６はオフになる。したが
って、インバータ１２の出力は、Ｎ−ＦＥＴ２８のチャ
ネルを介してグラウンドに結合される。その一方で、受
け取る電圧がロウの時には、Ｐ−ＦＥＴ２６はオンにな
るがＮ−ＦＥＴ２８はオフになる。この状態の間、イン
バータ１２の出力は、Ｐ−ＦＥＴ２６のチャネルを介し
て正の電圧供給Ｖddに結合される。
信号を受け取り、Ｐ−ＦＥＴ２６およびＮ−ＦＥＴ２８
から構成される。Ｐ−ＦＥＴ２６のゲートとＮ−ＦＥＴ
２８のゲートは、どちらもインバータ１０の出力に結合
される。Ｐ−ＦＥＴ２６は、ソースを正の電圧供給Ｖdd
に結合され、ドレインをＮ−ＦＥＴ２８のドレインに結
合され、これがインバータ１２の出力として働く。Ｎ−
ＦＥＴ２８のソースは、グラウンドに結合される。受け
取る電圧がハイ（Ｖdd）の時には、Ｎ−ＦＥＴ２８はタ
ーン・オンするがＰ−ＦＥＴ２６はオフになる。したが
って、インバータ１２の出力は、Ｎ−ＦＥＴ２８のチャ
ネルを介してグラウンドに結合される。その一方で、受
け取る電圧がロウの時には、Ｐ−ＦＥＴ２６はオンにな
るがＮ−ＦＥＴ２８はオフになる。この状態の間、イン
バータ１２の出力は、Ｐ−ＦＥＴ２６のチャネルを介し
て正の電圧供給Ｖddに結合される。
【００２２】Ｐ−ＦＥＴ２６は、２．６μｍの長チャネ
ル長のＦＥＴであり、Ｎ−ＦＥＴ２８は、５．０μｍの
長チャネル長のＦＥＴである。したがって、これらに関
連するチャネル抵抗は、製造時の製造プロセスの変動に
関して実質的に一定である。長チャネル長ＦＥＴは、短
チャネル長のＦＥＴと比較して実質的に一定のチャネル
抵抗を有することに留意されたい。所与の信号遷移に関
して、インバータ１２の入力信号がハイからロウへまた
はロウからハイへ遷移する時に、インバータ１２を介す
る伝播遅延は、実質的にその特性ＲＣ時定数に起因す
る。このＲＣ時定数に関連するキャパシタンスＣは、可
変遅延インバータ１４の入力キャパシタンスに等しく、
インバータ１２の出力抵抗Ｒは、長チャネル長ＦＥＴで
あるＰ−ＦＥＴ２６およびＮ−ＦＥＴ２８の抵抗値に帰
する。長チャネル長ＦＥＴであるＰ−ＦＥＴ２６および
Ｎ−ＦＥＴ２８は、短チャネル長ＦＥＴに関してプロセ
ス変動に対して比例的に一定のチャネル抵抗をもたらす
ので、インバータ１２の伝播遅延をもたらすＲＣ時定数
も、短チャネルＦＥＴのインバータ１０と比較して、プ
ロセス変動に対して一定とみなすことができる。
ル長のＦＥＴであり、Ｎ−ＦＥＴ２８は、５．０μｍの
長チャネル長のＦＥＴである。したがって、これらに関
連するチャネル抵抗は、製造時の製造プロセスの変動に
関して実質的に一定である。長チャネル長ＦＥＴは、短
チャネル長のＦＥＴと比較して実質的に一定のチャネル
抵抗を有することに留意されたい。所与の信号遷移に関
して、インバータ１２の入力信号がハイからロウへまた
はロウからハイへ遷移する時に、インバータ１２を介す
る伝播遅延は、実質的にその特性ＲＣ時定数に起因す
る。このＲＣ時定数に関連するキャパシタンスＣは、可
変遅延インバータ１４の入力キャパシタンスに等しく、
インバータ１２の出力抵抗Ｒは、長チャネル長ＦＥＴで
あるＰ−ＦＥＴ２６およびＮ−ＦＥＴ２８の抵抗値に帰
する。長チャネル長ＦＥＴであるＰ−ＦＥＴ２６および
Ｎ−ＦＥＴ２８は、短チャネル長ＦＥＴに関してプロセ
ス変動に対して比例的に一定のチャネル抵抗をもたらす
ので、インバータ１２の伝播遅延をもたらすＲＣ時定数
も、短チャネルＦＥＴのインバータ１０と比較して、プ
ロセス変動に対して一定とみなすことができる。
【００２３】インバータ１２の伝播遅延は、遷移時間中
の回路の動作を検査することによってよりよく理解でき
る。正の出力遷移を仮定すると、Ｎ−ＦＥＴ２８はター
ン・オフし、Ｐ−ＦＥＴ２６はターン・オンする。した
がって、可変遅延インバータ１４の入力に見られる電圧
は、０ボルトから＋Ｖddに遷移する。Ｐ−ＦＥＴ３０お
よびＮ−ＦＥＴ３６のゲートに関連する可変遅延インバ
ータ１４の入力キャパシタンスを充電するために、電流
がＰ−ＦＥＴ２６のチャネルを流れる。可変遅延インバ
ータ１４の入力キャパシタンスＣを充電するために使用
できる電流の量は、Ｐ−ＦＥＴ２６のチャネル抵抗Ｒに
よって制限される。したがって、インバータ１２の伝播
遅延は、このＲＣ時定数に従ってモデル化できる。負に
向かう遷移は、正に向かう遷移と同様に伝播するが、可
変遅延インバータ１４の入力キャパシタンスが、充電さ
れるのではなく放電され、Ｐ−ＦＥＴ２６ではなくＮ−
ＦＥＴ２８のチャネル抵抗がＲＣ時定数の抵抗Ｒに寄与
することが異なる。Ｐ−ＦＥＴ２６およびＮ−ＦＥＴ２
８は、平衡式に製造され、これらに関連するチャネル抵
抗は、互いに実質的に等しい。Ｐ−ＦＥＴ２６およびＮ
−ＦＥＴ２８のチャネル抵抗が等しいので、可変遅延イ
ンバータ１４の入力キャパシタンスを充電するのに必要
な時間の長さは、この入力キャパシタンスを放電するの
に必要な時間の長さと実質的に等しい。
の回路の動作を検査することによってよりよく理解でき
る。正の出力遷移を仮定すると、Ｎ−ＦＥＴ２８はター
ン・オフし、Ｐ−ＦＥＴ２６はターン・オンする。した
がって、可変遅延インバータ１４の入力に見られる電圧
は、０ボルトから＋Ｖddに遷移する。Ｐ−ＦＥＴ３０お
よびＮ−ＦＥＴ３６のゲートに関連する可変遅延インバ
ータ１４の入力キャパシタンスを充電するために、電流
がＰ−ＦＥＴ２６のチャネルを流れる。可変遅延インバ
ータ１４の入力キャパシタンスＣを充電するために使用
できる電流の量は、Ｐ−ＦＥＴ２６のチャネル抵抗Ｒに
よって制限される。したがって、インバータ１２の伝播
遅延は、このＲＣ時定数に従ってモデル化できる。負に
向かう遷移は、正に向かう遷移と同様に伝播するが、可
変遅延インバータ１４の入力キャパシタンスが、充電さ
れるのではなく放電され、Ｐ−ＦＥＴ２６ではなくＮ−
ＦＥＴ２８のチャネル抵抗がＲＣ時定数の抵抗Ｒに寄与
することが異なる。Ｐ−ＦＥＴ２６およびＮ−ＦＥＴ２
８は、平衡式に製造され、これらに関連するチャネル抵
抗は、互いに実質的に等しい。Ｐ−ＦＥＴ２６およびＮ
−ＦＥＴ２８のチャネル抵抗が等しいので、可変遅延イ
ンバータ１４の入力キャパシタンスを充電するのに必要
な時間の長さは、この入力キャパシタンスを放電するの
に必要な時間の長さと実質的に等しい。
【００２４】可変遅延インバータ１４は、インバータ１
２の出力を受け取り、６個のＦＥＴデバイスから構成さ
れる。可変遅延インバータ１４の入力は、Ｐ−ＦＥＴ３
０およびＮ−ＦＥＴ３６のゲートに結合される。Ｐ−Ｆ
ＥＴ３０およびＮ−ＦＥＴ３６のチャネルは、中間ＦＥ
ＴであるＰ−ＦＥＴ３２およびＮ−ＦＥＴ３４を介して
互いに直列になっている。Ｐ−ＦＥＴ３０のソースは、
正電圧源Ｖddに結合され、そのドレインは、Ｐ−ＦＥＴ
３２のソースに結合される。Ｐ−ＦＥＴ３２のゲート
は、Ｐ−ＦＥＴ３２が常時オンになるようにグラウンド
に結合される。Ｐ−ＦＥＴ３２のドレインは、Ｎ−ＦＥ
Ｔ３４のドレインに結合される。Ｎ−ＦＥＴ３４のゲー
トは、Ｎ−ＦＥＴ３４が常時オンのバイアスを受けるよ
うに、正の電圧供給Ｖddに結合される。Ｎ−ＦＥＴ３４
のソースは、Ｎ−ＦＥＴ３６のドレインに結合される。
Ｐ−ＦＥＴ３０および３２とＮ−ＦＥＴ３４および３６
は、すべてが長チャネル長（たとえば、それぞれ２．６
μｍ、２．６μｍ、５．０μｍ、５．０μｍ）を有し、
したがって、プロセス変動に関して実質的に一定のチャ
ネル・オン抵抗値（短チャネル長ＦＥＴと比較して）を
有する。Ｐ−ＦＥＴ３２と並列になっているのが、分流
Ｐ−ＦＥＴ３８である。同様に、Ｎ−ＦＥＴ３４と並列
になっているのが、分流Ｐ−ＦＥＴ４０である。分流Ｐ
−ＦＥＴ３８は、ソースをＰ−ＦＥＴ３２のソースに結
合され、ドレインを出力ノード４１に結合されている。
分流Ｐ−ＦＥＴ４０は、ドレインをＮ−ＦＥＴ３４のソ
ースに結合され、ソースを出力ノード４１に結合されて
いる。分流Ｐ−ＦＥＴ３８および分流Ｐ−ＦＥＴ４０
は、短チャネル長デバイス（たとえば、それぞれ０．８
μｍと０．８μｍ）であり、それぞれの長チャネル長Ｆ
ＥＴであるＰ−ＦＥＴ３２およびＮ−ＦＥＴ３４の分路
経路をもたらす。分流Ｐ−ＦＥＴ３８および４０のゲー
トは、制御電圧Ｖcを受け取るために制御ノード３９に
結合される。制御電圧Ｖcが最大電圧レベルである時に
は、分流Ｐ−ＦＥＴ３８および４０の両方が、ターン・
オフし、それぞれの長チャネル長ＦＥＴであるＰ−ＦＥ
Ｔ３２およびＮ−ＦＥＴ３４の分路経路を提供しない。
その一方で、制御ノード３９の制御電圧Ｖcが最小電圧
レベルの時には、分流Ｐ−ＦＥＴ３８および４０の両方
が、ターン・オンして、それぞれのＦＥＴデバイスであ
るＰ−ＦＥＴ３２およびＮ−ＦＥＴ３４の低チャネル抵
抗の分路電流経路をもたらす。
２の出力を受け取り、６個のＦＥＴデバイスから構成さ
れる。可変遅延インバータ１４の入力は、Ｐ−ＦＥＴ３
０およびＮ−ＦＥＴ３６のゲートに結合される。Ｐ−Ｆ
ＥＴ３０およびＮ−ＦＥＴ３６のチャネルは、中間ＦＥ
ＴであるＰ−ＦＥＴ３２およびＮ−ＦＥＴ３４を介して
互いに直列になっている。Ｐ−ＦＥＴ３０のソースは、
正電圧源Ｖddに結合され、そのドレインは、Ｐ−ＦＥＴ
３２のソースに結合される。Ｐ−ＦＥＴ３２のゲート
は、Ｐ−ＦＥＴ３２が常時オンになるようにグラウンド
に結合される。Ｐ−ＦＥＴ３２のドレインは、Ｎ−ＦＥ
Ｔ３４のドレインに結合される。Ｎ−ＦＥＴ３４のゲー
トは、Ｎ−ＦＥＴ３４が常時オンのバイアスを受けるよ
うに、正の電圧供給Ｖddに結合される。Ｎ−ＦＥＴ３４
のソースは、Ｎ−ＦＥＴ３６のドレインに結合される。
Ｐ−ＦＥＴ３０および３２とＮ−ＦＥＴ３４および３６
は、すべてが長チャネル長（たとえば、それぞれ２．６
μｍ、２．６μｍ、５．０μｍ、５．０μｍ）を有し、
したがって、プロセス変動に関して実質的に一定のチャ
ネル・オン抵抗値（短チャネル長ＦＥＴと比較して）を
有する。Ｐ−ＦＥＴ３２と並列になっているのが、分流
Ｐ−ＦＥＴ３８である。同様に、Ｎ−ＦＥＴ３４と並列
になっているのが、分流Ｐ−ＦＥＴ４０である。分流Ｐ
−ＦＥＴ３８は、ソースをＰ−ＦＥＴ３２のソースに結
合され、ドレインを出力ノード４１に結合されている。
分流Ｐ−ＦＥＴ４０は、ドレインをＮ−ＦＥＴ３４のソ
ースに結合され、ソースを出力ノード４１に結合されて
いる。分流Ｐ−ＦＥＴ３８および分流Ｐ−ＦＥＴ４０
は、短チャネル長デバイス（たとえば、それぞれ０．８
μｍと０．８μｍ）であり、それぞれの長チャネル長Ｆ
ＥＴであるＰ−ＦＥＴ３２およびＮ−ＦＥＴ３４の分路
経路をもたらす。分流Ｐ−ＦＥＴ３８および４０のゲー
トは、制御電圧Ｖcを受け取るために制御ノード３９に
結合される。制御電圧Ｖcが最大電圧レベルである時に
は、分流Ｐ−ＦＥＴ３８および４０の両方が、ターン・
オフし、それぞれの長チャネル長ＦＥＴであるＰ−ＦＥ
Ｔ３２およびＮ−ＦＥＴ３４の分路経路を提供しない。
その一方で、制御ノード３９の制御電圧Ｖcが最小電圧
レベルの時には、分流Ｐ−ＦＥＴ３８および４０の両方
が、ターン・オンして、それぞれのＦＥＴデバイスであ
るＰ−ＦＥＴ３２およびＮ−ＦＥＴ３４の低チャネル抵
抗の分路電流経路をもたらす。
【００２５】図示の例は、可変遅延インバータ１４の動
作を説明するのに役立つ。可変遅延インバータ１４への
入力がハイであり、制御電圧Ｖcがロウで分流Ｐ−ＦＥ
Ｔ３８および４０がターン・オンされていると仮定する
と、この回路の定常状態条件は、下記のように記述する
ことができる。ハイの入力（Ｖdd）が、Ｐ−ＦＥＴ３０
をターン・オフし、Ｎ−ＦＥＴ３６をターン・オンす
る。したがって、出力ノード４１は、どちらもＮ−ＦＥ
Ｔ３６と直列のＮ−ＦＥＴ３４および分流Ｐ−ＦＥＴ４
０の並列の組合せを介してグラウンドに結合される。し
たがって、可変遅延インバータ１４の関連出力抵抗は、
分流Ｐ−ＦＥＴ４０とＮ−ＦＥＴ３４の並列チャネル抵
抗にＮ−ＦＥＴ３６の直列チャネル抵抗を加えた値と等
しくなる。制御電圧Ｖcがロウであるから、分流Ｐ−Ｆ
ＥＴ４０（最小チャネル長の）は、Ｎ−ＦＥＴ３４と並
列の低抵抗経路をもたらす。
作を説明するのに役立つ。可変遅延インバータ１４への
入力がハイであり、制御電圧Ｖcがロウで分流Ｐ−ＦＥ
Ｔ３８および４０がターン・オンされていると仮定する
と、この回路の定常状態条件は、下記のように記述する
ことができる。ハイの入力（Ｖdd）が、Ｐ−ＦＥＴ３０
をターン・オフし、Ｎ−ＦＥＴ３６をターン・オンす
る。したがって、出力ノード４１は、どちらもＮ−ＦＥ
Ｔ３６と直列のＮ−ＦＥＴ３４および分流Ｐ−ＦＥＴ４
０の並列の組合せを介してグラウンドに結合される。し
たがって、可変遅延インバータ１４の関連出力抵抗は、
分流Ｐ−ＦＥＴ４０とＮ−ＦＥＴ３４の並列チャネル抵
抗にＮ−ＦＥＴ３６の直列チャネル抵抗を加えた値と等
しくなる。制御電圧Ｖcがロウであるから、分流Ｐ−Ｆ
ＥＴ４０（最小チャネル長の）は、Ｎ−ＦＥＴ３４と並
列の低抵抗経路をもたらす。
【００２６】可変遅延インバータ１４への入力がロウ
（０ボルト）の時には、Ｎ−ＦＥＴ３６がターン・オフ
し、Ｐ−ＦＥＴ３０がターン・オンするが、Ｐ−ＦＥＴ
３２は常にオンになっている。やはり、制御ノード３９
の制御電圧Ｖcは、分流Ｐ−ＦＥＴ３８がＰ−ＦＥＴ３
２との並列回路をもたらすようにロウになっていると仮
定する。Ｐ−ＦＥＴ３２は、長チャネル長を有し、それ
に関連する抵抗を有するが、分流Ｐ−ＦＥＴ３８（最小
チャネル長の）は、制御電圧Ｖcに従う可変チャネル抵
抗をもたらす。Ｐ−ＦＥＴ３２と分流Ｐ−ＦＥＴ３８の
並列チャネル抵抗は、Ｐ−ＦＥＴ３０のチャネル抵抗と
直列である。したがって、出力ノード４１は、Ｐ−ＦＥ
Ｔ３０のチャネル抵抗と直列のＰ−ＦＥＴ３２および分
流Ｐ−ＦＥＴ３８の並列抵抗を介して＋Ｖddに結合され
る。
（０ボルト）の時には、Ｎ−ＦＥＴ３６がターン・オフ
し、Ｐ−ＦＥＴ３０がターン・オンするが、Ｐ−ＦＥＴ
３２は常にオンになっている。やはり、制御ノード３９
の制御電圧Ｖcは、分流Ｐ−ＦＥＴ３８がＰ−ＦＥＴ３
２との並列回路をもたらすようにロウになっていると仮
定する。Ｐ−ＦＥＴ３２は、長チャネル長を有し、それ
に関連する抵抗を有するが、分流Ｐ−ＦＥＴ３８（最小
チャネル長の）は、制御電圧Ｖcに従う可変チャネル抵
抗をもたらす。Ｐ−ＦＥＴ３２と分流Ｐ−ＦＥＴ３８の
並列チャネル抵抗は、Ｐ−ＦＥＴ３０のチャネル抵抗と
直列である。したがって、出力ノード４１は、Ｐ−ＦＥ
Ｔ３０のチャネル抵抗と直列のＰ−ＦＥＴ３２および分
流Ｐ−ＦＥＴ３８の並列抵抗を介して＋Ｖddに結合され
る。
【００２７】ここまでは、制御電圧がロウで、分流Ｐ−
ＦＥＴ３８および４０がターン・オンしている時の可変
遅延インバータ１４の特性を定義した。制御電圧Ｖcが
ハイで、分流Ｐ−ＦＥＴ３８および４０の両方がターン
・オフしている時には、グラウンドとＶddへの経路の関
連抵抗は、分流Ｐ−ＦＥＴ３８および４０が除去された
かのように最大になることがわかる。実際には、可変遅
延インバータ１４は、制御ノード３９の制御電圧Ｖcに
従って定義される出力抵抗をもたらす。Ｖcがハイの時
には、可変遅延インバータ１４の出力抵抗が最大値にな
る。その一方で、Ｖcがロウで、分流Ｐ−ＦＥＴ３８お
よび４０の両方がターン・オンする時には、可変遅延イ
ンバータの出力抵抗は最小値になる。
ＦＥＴ３８および４０がターン・オンしている時の可変
遅延インバータ１４の特性を定義した。制御電圧Ｖcが
ハイで、分流Ｐ−ＦＥＴ３８および４０の両方がターン
・オフしている時には、グラウンドとＶddへの経路の関
連抵抗は、分流Ｐ−ＦＥＴ３８および４０が除去された
かのように最大になることがわかる。実際には、可変遅
延インバータ１４は、制御ノード３９の制御電圧Ｖcに
従って定義される出力抵抗をもたらす。Ｖcがハイの時
には、可変遅延インバータ１４の出力抵抗が最大値にな
る。その一方で、Ｖcがロウで、分流Ｐ−ＦＥＴ３８お
よび４０の両方がターン・オンする時には、可変遅延イ
ンバータの出力抵抗は最小値になる。
【００２８】上で述べたように、インバータを通る遷移
の伝播に関連する遅延は、そのインバータの特性ＲＣ時
定数に従って定義される。可変遅延インバータ１４のＲ
Ｃ時定数のキャパシタンスＣは、インバータ２０および
インバータ１８に関連する入力キャパシタンスの和に等
しい。このＲＣ時定数の抵抗Ｒは、可変遅延インバータ
１４の出力抵抗に等しく、この出力抵抗は、上で述べた
ように制御電圧Ｖcに従って変化する。遅延回路を製造
した時のプロセスのパラメータが、ベスト・ケース条件
の（ΔＬが負である）時には、インバータ１０は、最小
の伝播遅延をもたらし、可変遅延インバータ１４が最大
の伝播遅延をもたらすためにその最大出力抵抗を有する
ように、制御電圧Ｖcをハイにする（分流Ｐ−ＦＥＴ３
８および４０をターン・オフする）ことが望ましい。そ
の一方で、加工パラメータがワースト・ケース条件の
（ΔＬが正である）時には、インバータ１０は、最大の
伝播遅延をもたらし、したがって、可変遅延インバータ
１４が最小の伝播遅延をもたらすためにその最小出力抵
抗を有するように、制御電圧Ｖcをロウにする（分流Ｐ
−ＦＥＴ３８および４０をターン・オンする）ことが望
ましい。したがって、インバータ１０が最小の伝播遅延
を有する時には、可変遅延インバータ１４は最大の伝播
遅延をもたらし、インバータ１０が最大の伝播遅延を有
する時には、可変遅延インバータ１４は最小の伝播遅延
をもたらす。したがって、可変遅延インバータ１４は、
インバータ１０の伝播遅延に反比例する伝播遅延をもた
らし、その結果、インバータ１０と可変遅延インバータ
１４の組合せ伝播遅延は、この２つのデバイスを製造し
たプロセスの加工パラメータに無関係に一定になる。
の伝播に関連する遅延は、そのインバータの特性ＲＣ時
定数に従って定義される。可変遅延インバータ１４のＲ
Ｃ時定数のキャパシタンスＣは、インバータ２０および
インバータ１８に関連する入力キャパシタンスの和に等
しい。このＲＣ時定数の抵抗Ｒは、可変遅延インバータ
１４の出力抵抗に等しく、この出力抵抗は、上で述べた
ように制御電圧Ｖcに従って変化する。遅延回路を製造
した時のプロセスのパラメータが、ベスト・ケース条件
の（ΔＬが負である）時には、インバータ１０は、最小
の伝播遅延をもたらし、可変遅延インバータ１４が最大
の伝播遅延をもたらすためにその最大出力抵抗を有する
ように、制御電圧Ｖcをハイにする（分流Ｐ−ＦＥＴ３
８および４０をターン・オフする）ことが望ましい。そ
の一方で、加工パラメータがワースト・ケース条件の
（ΔＬが正である）時には、インバータ１０は、最大の
伝播遅延をもたらし、したがって、可変遅延インバータ
１４が最小の伝播遅延をもたらすためにその最小出力抵
抗を有するように、制御電圧Ｖcをロウにする（分流Ｐ
−ＦＥＴ３８および４０をターン・オンする）ことが望
ましい。したがって、インバータ１０が最小の伝播遅延
を有する時には、可変遅延インバータ１４は最大の伝播
遅延をもたらし、インバータ１０が最大の伝播遅延を有
する時には、可変遅延インバータ１４は最小の伝播遅延
をもたらす。したがって、可変遅延インバータ１４は、
インバータ１０の伝播遅延に反比例する伝播遅延をもた
らし、その結果、インバータ１０と可変遅延インバータ
１４の組合せ伝播遅延は、この２つのデバイスを製造し
たプロセスの加工パラメータに無関係に一定になる。
【００２９】プロセス感知スタック１６は、この遅延回
路を製造したプロセスのプロセス・パラメータの影響を
感知し、したがって、可変遅延インバータ１４の所望の
遅延を確立する制御電圧Ｖcを制御ノード３９に与え
る。プロセス感知スタック１６は、入力ノード１１の主
入力とノード１９の副入力という２つの入力を受け取
る。ノード１９の副入力は、遅延回路全体を伝播するの
に必要な、所与の遅延回路によって遅延された主入力を
反映する。定常状態条件では、入力ノード１１の主入力
がハイの時にはノード１９の副入力もハイになり、入力
ノード１１の主入力がロウの時にはノード１９の副入力
もロウになる。しかし、主入力で受け取られる入力信号
がロウからハイに遷移する時には、ノード１９の副入力
は、入力信号の遷移がインバータ１０、インバータ１
２、可変遅延インバータ１４およびインバータ１８の全
体を伝播するまでロウのままになり、この伝播の後にノ
ード１９の副入力がロウからハイに遷移する。この伝播
期間の間、主入力はハイであるが副入力はロウである。
入力がハイ状態からロウ状態に遷移する場合、伝播期間
の間、主入力はロウになるがノード１９の副入力はハイ
のままになることに留意されたい。
路を製造したプロセスのプロセス・パラメータの影響を
感知し、したがって、可変遅延インバータ１４の所望の
遅延を確立する制御電圧Ｖcを制御ノード３９に与え
る。プロセス感知スタック１６は、入力ノード１１の主
入力とノード１９の副入力という２つの入力を受け取
る。ノード１９の副入力は、遅延回路全体を伝播するの
に必要な、所与の遅延回路によって遅延された主入力を
反映する。定常状態条件では、入力ノード１１の主入力
がハイの時にはノード１９の副入力もハイになり、入力
ノード１１の主入力がロウの時にはノード１９の副入力
もロウになる。しかし、主入力で受け取られる入力信号
がロウからハイに遷移する時には、ノード１９の副入力
は、入力信号の遷移がインバータ１０、インバータ１
２、可変遅延インバータ１４およびインバータ１８の全
体を伝播するまでロウのままになり、この伝播の後にノ
ード１９の副入力がロウからハイに遷移する。この伝播
期間の間、主入力はハイであるが副入力はロウである。
入力がハイ状態からロウ状態に遷移する場合、伝播期間
の間、主入力はロウになるがノード１９の副入力はハイ
のままになることに留意されたい。
【００３０】プロセス感知スタック１６は、主にＦＥＴ
デバイスの直列配置からなる。Ｐ−ＦＥＴ５０は、ソー
スを正の電圧供給Ｖddに結合され、ゲートをグラウンド
に結合されて、常時オンになっている。Ｐ−ＦＥＴ５０
のドレインは、Ｎ−ＦＥＴ５２およびＮ−ＦＥＴ５４の
ドレインに結合される。Ｎ−ＦＥＴ５２のソースは、Ｐ
−ＦＥＴ５６のソースに結合され、Ｎ−ＦＥＴ５４のソ
ースは、Ｐ−ＦＥＴ５８のソースに結合される。Ｐ−Ｆ
ＥＴ５８のゲートは、Ｎ−ＦＥＴ５２のゲートに結合さ
れ、これが、プロセス感知スタックの主入力として働く
ノード１１である。Ｎ−ＦＥＴ５４のゲートは、Ｐ−Ｆ
ＥＴ５６のゲートに結合され、これが、プロセス感知ス
タックの副入力として働くノード１９である。Ｐ−ＦＥ
Ｔ５６のドレインとＰ−ＦＥＴ５８のドレインは、Ｐ−
ＦＥＴ６０のソースに結合される。Ｐ−ＦＥＴ６０のゲ
ートは、グラウンドに結合されて、Ｐ−ＦＥＴ６０が常
時オンになっている。Ｐ−ＦＥＴ６０のドレインは、Ｎ
−ＦＥＴ６２のドレインに結合され、このノードが、プ
ロセス感知スタックの出力すなわち制御ノード３９とし
て働く。Ｎ−ＦＥＴ６２は、ソースをグラウンドに結合
され、ゲートを正の供給Ｖddに結合されて、Ｎ−ＦＥＴ
６２が常時オンになっている。制御ノード３９と正の電
圧供給Ｖddの間のすべてのＦＥＴすなわち、Ｐ−ＦＥＴ
５０、Ｎ−ＦＥＴ５２、Ｎ−ＦＥＴ５４、Ｐ−ＦＥＴ５
６、Ｐ−ＦＥＴ５８およびＰ−ＦＥＴ６０は、最小チャ
ネル長のデバイス（たとえば、それぞれ０．８μｍ、
０．８μｍ、０．８μｍ、０．８μｍ、０．８μｍ、
０．８μｍ）である。その一方で、Ｎ−ＦＥＴ６２は、
長チャネル長デバイス（たとえば１５μｍ）である。し
たがって、制御ノード３９と正の電圧供給Ｖddの間のＦ
ＥＴの直列チャネル抵抗値は、製造時のプロセスのパラ
メータに大きく依存する。対照的に、Ｎ−ＦＥＴ６２
は、短チャネル長ＦＥＴと比較した時に実質的にプロセ
ス・パラメータから独立の直列チャネル抵抗を有する。
実際のチャネル長が公称チャネル長未満の負のΔＬの場
合、上側の一連のＦＥＴの直列抵抗は、公称値未満であ
り、高レベルの制御電圧Ｖc出力をもたらす。逆に、実
際のチャネル長が公称チャネル長を超える正のΔＬの場
合、上側の一連のＦＥＴの直列抵抗は、公称値を超え、
制御電圧Ｖc出力は、より低いレベルになる。したがっ
て、プロセス感知スタック１６は、ＦＥＴデバイスを製
造したプロセスのΔＬに従う制御電圧Ｖcをもたらす。
さらに、制御電圧Ｖcは、ノード１１の主入力とノード
１９の副入力が異なる時に限って（ΔＬに従って）出力
される。そうでない時すなわち、２つの入力が同一の値
である時には、制御電圧Ｖcは、Ｎ−ＦＥＴ６２のチャ
ネルを介してロウに出力される。
デバイスの直列配置からなる。Ｐ−ＦＥＴ５０は、ソー
スを正の電圧供給Ｖddに結合され、ゲートをグラウンド
に結合されて、常時オンになっている。Ｐ−ＦＥＴ５０
のドレインは、Ｎ−ＦＥＴ５２およびＮ−ＦＥＴ５４の
ドレインに結合される。Ｎ−ＦＥＴ５２のソースは、Ｐ
−ＦＥＴ５６のソースに結合され、Ｎ−ＦＥＴ５４のソ
ースは、Ｐ−ＦＥＴ５８のソースに結合される。Ｐ−Ｆ
ＥＴ５８のゲートは、Ｎ−ＦＥＴ５２のゲートに結合さ
れ、これが、プロセス感知スタックの主入力として働く
ノード１１である。Ｎ−ＦＥＴ５４のゲートは、Ｐ−Ｆ
ＥＴ５６のゲートに結合され、これが、プロセス感知ス
タックの副入力として働くノード１９である。Ｐ−ＦＥ
Ｔ５６のドレインとＰ−ＦＥＴ５８のドレインは、Ｐ−
ＦＥＴ６０のソースに結合される。Ｐ−ＦＥＴ６０のゲ
ートは、グラウンドに結合されて、Ｐ−ＦＥＴ６０が常
時オンになっている。Ｐ−ＦＥＴ６０のドレインは、Ｎ
−ＦＥＴ６２のドレインに結合され、このノードが、プ
ロセス感知スタックの出力すなわち制御ノード３９とし
て働く。Ｎ−ＦＥＴ６２は、ソースをグラウンドに結合
され、ゲートを正の供給Ｖddに結合されて、Ｎ−ＦＥＴ
６２が常時オンになっている。制御ノード３９と正の電
圧供給Ｖddの間のすべてのＦＥＴすなわち、Ｐ−ＦＥＴ
５０、Ｎ−ＦＥＴ５２、Ｎ−ＦＥＴ５４、Ｐ−ＦＥＴ５
６、Ｐ−ＦＥＴ５８およびＰ−ＦＥＴ６０は、最小チャ
ネル長のデバイス（たとえば、それぞれ０．８μｍ、
０．８μｍ、０．８μｍ、０．８μｍ、０．８μｍ、
０．８μｍ）である。その一方で、Ｎ−ＦＥＴ６２は、
長チャネル長デバイス（たとえば１５μｍ）である。し
たがって、制御ノード３９と正の電圧供給Ｖddの間のＦ
ＥＴの直列チャネル抵抗値は、製造時のプロセスのパラ
メータに大きく依存する。対照的に、Ｎ−ＦＥＴ６２
は、短チャネル長ＦＥＴと比較した時に実質的にプロセ
ス・パラメータから独立の直列チャネル抵抗を有する。
実際のチャネル長が公称チャネル長未満の負のΔＬの場
合、上側の一連のＦＥＴの直列抵抗は、公称値未満であ
り、高レベルの制御電圧Ｖc出力をもたらす。逆に、実
際のチャネル長が公称チャネル長を超える正のΔＬの場
合、上側の一連のＦＥＴの直列抵抗は、公称値を超え、
制御電圧Ｖc出力は、より低いレベルになる。したがっ
て、プロセス感知スタック１６は、ＦＥＴデバイスを製
造したプロセスのΔＬに従う制御電圧Ｖcをもたらす。
さらに、制御電圧Ｖcは、ノード１１の主入力とノード
１９の副入力が異なる時に限って（ΔＬに従って）出力
される。そうでない時すなわち、２つの入力が同一の値
である時には、制御電圧Ｖcは、Ｎ−ＦＥＴ６２のチャ
ネルを介してロウに出力される。
【００３１】ノード１１の主入力は、Ｎ−ＦＥＴ５２の
ゲートおよびＰ−ＦＥＴ５８のゲートに結合される。主
入力がハイの時には、Ｎ−ＦＥＴ５２がターン・オン
し、Ｐ−ＦＥＴ５８がターン・オフする。正の入力遷移
を仮定すると、Ｐ−ＦＥＴ５６のゲートおよびＮ−ＦＥ
Ｔ５４のゲートに結合された副入力は、伝播期間の間ロ
ウのままになり、Ｐ−ＦＥＴ５６はターン・オンし、Ｎ
−ＦＥＴ５４はターン・オフしている。したがって、伝
播期間の間は、互いに直列の２つのＦＥＴすなわちＮ−
ＦＥＴ５２およびＰ−ＦＥＴ５６がターン・オンして、
Ｎ−ＦＥＴ５２、Ｎ−ＦＥＴ５４、Ｐ−ＦＥＴ５６およ
びＰ−ＦＥＴ５８の「排他的論理和」配置を通る導通経
路をもたらす。負の入力遷移の場合、遷移期間中は、Ｎ
−ＦＥＴ５２がターン・オフするがＰ−ＦＥＴ５８がタ
ーン・オンし、Ｐ−ＦＥＴ５６がターン・オフするがＮ
−ＦＥＴ５４がターン・オンする。したがって、主入力
と副入力が互いに異なる時には、Ｎ−ＦＥＴ５２とＰ−
ＦＥＴ５６の直列経路またはＮ−ＦＥＴ５４とＰ−ＦＥ
Ｔ５８の直列経路のいずれかがターン・オンする。しか
し、主入力と副入力の電圧が同一の時には、各直列経路
のＦＥＴのうちの１つがターン・オフしている。両方の
入力がハイの時には、Ｐ−ＦＥＴ５８がターン・オフ
し、Ｐ−ＦＥＴ５６もターン・オフする。両方の入力が
ロウの時には、Ｎ−ＦＥＴ５２とＮ−ＦＥＴ５４がター
ン・オフする。したがって、入力遷移が存在しないと、
プロセス感知スタック１６を通る導通経路がなくなる。
すなわち、スタンバイ電流は０である。Ｎ−ＦＥＴ５
２、Ｎ−ＦＥＴ５４、Ｐ−ＦＥＴ５６およびＰ−ＦＥＴ
５８の配置によってもたらされる機能は、「排他的論理
和」論理機能であり、分圧器またはプロセス感知スタッ
ク１６は、主入力と副入力のうちの一方がハイで他方が
ロウの時に限って、プロセス感知スタックを製造したプ
ロセスのプロセス・パラメータに従うＶcを供給するよ
うに動作する。
ゲートおよびＰ−ＦＥＴ５８のゲートに結合される。主
入力がハイの時には、Ｎ−ＦＥＴ５２がターン・オン
し、Ｐ−ＦＥＴ５８がターン・オフする。正の入力遷移
を仮定すると、Ｐ−ＦＥＴ５６のゲートおよびＮ−ＦＥ
Ｔ５４のゲートに結合された副入力は、伝播期間の間ロ
ウのままになり、Ｐ−ＦＥＴ５６はターン・オンし、Ｎ
−ＦＥＴ５４はターン・オフしている。したがって、伝
播期間の間は、互いに直列の２つのＦＥＴすなわちＮ−
ＦＥＴ５２およびＰ−ＦＥＴ５６がターン・オンして、
Ｎ−ＦＥＴ５２、Ｎ−ＦＥＴ５４、Ｐ−ＦＥＴ５６およ
びＰ−ＦＥＴ５８の「排他的論理和」配置を通る導通経
路をもたらす。負の入力遷移の場合、遷移期間中は、Ｎ
−ＦＥＴ５２がターン・オフするがＰ−ＦＥＴ５８がタ
ーン・オンし、Ｐ−ＦＥＴ５６がターン・オフするがＮ
−ＦＥＴ５４がターン・オンする。したがって、主入力
と副入力が互いに異なる時には、Ｎ−ＦＥＴ５２とＰ−
ＦＥＴ５６の直列経路またはＮ−ＦＥＴ５４とＰ−ＦＥ
Ｔ５８の直列経路のいずれかがターン・オンする。しか
し、主入力と副入力の電圧が同一の時には、各直列経路
のＦＥＴのうちの１つがターン・オフしている。両方の
入力がハイの時には、Ｐ−ＦＥＴ５８がターン・オフ
し、Ｐ−ＦＥＴ５６もターン・オフする。両方の入力が
ロウの時には、Ｎ−ＦＥＴ５２とＮ−ＦＥＴ５４がター
ン・オフする。したがって、入力遷移が存在しないと、
プロセス感知スタック１６を通る導通経路がなくなる。
すなわち、スタンバイ電流は０である。Ｎ−ＦＥＴ５
２、Ｎ−ＦＥＴ５４、Ｐ−ＦＥＴ５６およびＰ−ＦＥＴ
５８の配置によってもたらされる機能は、「排他的論理
和」論理機能であり、分圧器またはプロセス感知スタッ
ク１６は、主入力と副入力のうちの一方がハイで他方が
ロウの時に限って、プロセス感知スタックを製造したプ
ロセスのプロセス・パラメータに従うＶcを供給するよ
うに動作する。
【００３２】動作において、極端な負のΔＬの場合、プ
ロセス感知スタック１６は、遷移期間中に、最大電圧の
制御Ｖcを制御ノード３９に供給し、その結果、可変遅
延インバータ１４は、その最大の伝播遅延をもたらす。
インバータ１０は、この極端な負のΔＬの条件に関連す
る最小の伝播遅延を有することに留意されたい。その一
方で、極端な正のΔＬの条件では、プロセス感知スタッ
ク１６は、遷移期間中に、最小の制御電圧Ｖcを供給す
る。制御電圧Ｖcが最小の場合、可変遅延インバータ１
４の分流Ｐ−ＦＥＴ３８および４０は、完全にターン・
オンし、その結果、可変遅延インバータ１４はその最小
伝播遅延をもたらす。インバータ１０は、極端な正のΔ
Ｌの条件の場合に最小の伝播遅延を有することに留意さ
れたい。
ロセス感知スタック１６は、遷移期間中に、最大電圧の
制御Ｖcを制御ノード３９に供給し、その結果、可変遅
延インバータ１４は、その最大の伝播遅延をもたらす。
インバータ１０は、この極端な負のΔＬの条件に関連す
る最小の伝播遅延を有することに留意されたい。その一
方で、極端な正のΔＬの条件では、プロセス感知スタッ
ク１６は、遷移期間中に、最小の制御電圧Ｖcを供給す
る。制御電圧Ｖcが最小の場合、可変遅延インバータ１
４の分流Ｐ−ＦＥＴ３８および４０は、完全にターン・
オンし、その結果、可変遅延インバータ１４はその最小
伝播遅延をもたらす。インバータ１０は、極端な正のΔ
Ｌの条件の場合に最小の伝播遅延を有することに留意さ
れたい。
【００３３】インバータ２０は、遅延網のインバータ連
鎖の最後のインバータであり、Ｐ−ＦＥＴ４２とＮ−Ｆ
ＥＴ４４からなる。Ｐ−ＦＥＴ４２とＮ−ＦＥＴ４４
は、たとえば、０．８μｍ、０．８μｍのチャネル長を
有する。Ｐ−ＦＥＴ４２のゲートとＮ−ＦＥＴ４４のゲ
ートは、一緒に出力ノード４１に結合され、可変遅延イ
ンバータ１４の出力を受け取るインバータ２０の入力と
して働く。Ｐ−ＦＥＴ４２のソースは、正の電圧供給Ｖ
ddに結合される。Ｎ−ＦＥＴ４４のソースは、グラウン
ドに結合される。Ｐ−ＦＥＴ４２のドレインは、Ｎ−Ｆ
ＥＴ４４のドレインに結合され、これが、インバータ２
０の出力として働き、この遅延回路の出力として働く。
鎖の最後のインバータであり、Ｐ−ＦＥＴ４２とＮ−Ｆ
ＥＴ４４からなる。Ｐ−ＦＥＴ４２とＮ−ＦＥＴ４４
は、たとえば、０．８μｍ、０．８μｍのチャネル長を
有する。Ｐ−ＦＥＴ４２のゲートとＮ−ＦＥＴ４４のゲ
ートは、一緒に出力ノード４１に結合され、可変遅延イ
ンバータ１４の出力を受け取るインバータ２０の入力と
して働く。Ｐ−ＦＥＴ４２のソースは、正の電圧供給Ｖ
ddに結合される。Ｎ−ＦＥＴ４４のソースは、グラウン
ドに結合される。Ｐ−ＦＥＴ４２のドレインは、Ｎ−Ｆ
ＥＴ４４のドレインに結合され、これが、インバータ２
０の出力として働き、この遅延回路の出力として働く。
【００３４】Ｐ−ＦＥＴ４６（たとえば０．８μｍチャ
ネル長）とＮ−ＦＥＴ４８（たとえば０．８μｍチャネ
ル長）を含むインバータ１８を、出力ノード４１すなわ
ち可変遅延インバータ１４の出力と、ノード１９すなわ
ちプロセス感知スタック１６の副入力との間に設ける。
Ｐ−ＦＥＴ４６のソースは、正の電圧供給Ｖddに結合さ
れ、Ｎ−ＦＥＴ４８のソースは、グラウンドに結合され
る。Ｐ−ＦＥＴ４６とＮ−ＦＥＴ４８のゲートは、出力
ノード４１に結合されて、可変遅延インバータ１４の出
力信号を受け取る。Ｐ−ＦＥＴ４６のドレインは、Ｎ−
ＦＥＴ４８のドレインに結合され、このノードが、プロ
セス感知スタック１６の副入力を駆動するインバータ１
８の出力として働く。
ネル長）とＮ−ＦＥＴ４８（たとえば０．８μｍチャネ
ル長）を含むインバータ１８を、出力ノード４１すなわ
ち可変遅延インバータ１４の出力と、ノード１９すなわ
ちプロセス感知スタック１６の副入力との間に設ける。
Ｐ−ＦＥＴ４６のソースは、正の電圧供給Ｖddに結合さ
れ、Ｎ−ＦＥＴ４８のソースは、グラウンドに結合され
る。Ｐ−ＦＥＴ４６とＮ−ＦＥＴ４８のゲートは、出力
ノード４１に結合されて、可変遅延インバータ１４の出
力信号を受け取る。Ｐ−ＦＥＴ４６のドレインは、Ｎ−
ＦＥＴ４８のドレインに結合され、このノードが、プロ
セス感知スタック１６の副入力を駆動するインバータ１
８の出力として働く。
【００３５】動作中に、このプロセス変動に耐える遅延
回路は、その入力であるノード１１で信号遷移を受け取
る。インバータ１０および１２を介する伝播遅延は、こ
の遷移が可変遅延インバータ１４に伝播する前に可変遅
延インバータ１４を制御するためにプロセス感知スタッ
ク１６が適切な制御電圧Ｖcを生成するのに十分な長さ
である。この遷移が、可変遅延インバータ１４を通り、
インバータ１８を通って伝播した後には、ノード１９の
副入力が、ノード１１の主入力と同一になり、プロセス
感知スタックは、使用不能にされて０スタンバイ電流状
態になる。プロセス感知スタック１６は、入力信号の遷
移期間中に使用可能にされる時に限って電力を消費する
ことに留意されたい。それ以外の期間には、プロセス感
知スタック１６は、使用不能にされて０スタンバイ電流
状態である。
回路は、その入力であるノード１１で信号遷移を受け取
る。インバータ１０および１２を介する伝播遅延は、こ
の遷移が可変遅延インバータ１４に伝播する前に可変遅
延インバータ１４を制御するためにプロセス感知スタッ
ク１６が適切な制御電圧Ｖcを生成するのに十分な長さ
である。この遷移が、可変遅延インバータ１４を通り、
インバータ１８を通って伝播した後には、ノード１９の
副入力が、ノード１１の主入力と同一になり、プロセス
感知スタックは、使用不能にされて０スタンバイ電流状
態になる。プロセス感知スタック１６は、入力信号の遷
移期間中に使用可能にされる時に限って電力を消費する
ことに留意されたい。それ以外の期間には、プロセス感
知スタック１６は、使用不能にされて０スタンバイ電流
状態である。
【００３６】本発明の好ましい実施例に関して本発明を
具体的に図示し、説明してきたが、当業者であれば、本
発明の趣旨および精神から逸脱することなく、形態と詳
細にさまざまな変更を加えることが可能であることを諒
解するであろう。
具体的に図示し、説明してきたが、当業者であれば、本
発明の趣旨および精神から逸脱することなく、形態と詳
細にさまざまな変更を加えることが可能であることを諒
解するであろう。
【図１】本発明を表す機能ブロック図である。
【図２】本発明を表す概略図である。
１０ インバータ １１ 入力ノード １２ インバータ １４ 可変遅延インバータ １５ 抵抗 １６ プロセス感知スタック １７ 抵抗 １８ インバータ １９ ノード ２０ インバータ ３９ 制御ノード ４１ 出力ノード
フロントページの続き (72)発明者 上田 真 京都府京都市下京区仏光寺通り油小路東 入木賊山町170−202 (56)参考文献 特開 平６−61808（ＪＰ，Ａ) 特開 平３−65817（ＪＰ，Ａ) 米国特許4975599（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/26 H03K 5/13 H03K 19/0948
Claims (13)
- 【請求項１】それぞれハイ状態またはロウ状態の信号を
受け取るための主入力および副入力と、 前記主入力と前記副入力との間の電圧差に応答して固定
信号を分割するための分圧器手段とを含み、 前記分圧器手段は、前記主入力と前記副入力との間に電
圧差が存在するとき、 前記分圧器手段が製造されたプロセスの影響に応じた分
割比をもたらすことを特徴とするプロセス感知回路。 - 【請求項２】前記分圧器手段が、前記固定信号として固
定電圧を分割することを特徴とする、請求項１に記載の
プロセス感知回路。 - 【請求項３】前記分圧器手段が、 所定の抵抗値をもたらす第１抵抗手段と、 前記分圧器手段を製造した前記プロセスに依存する抵抗
値を有する、前記第１抵抗手段と直列に結合されたプロ
セス感知抵抗手段とを含み、 前記固定電圧が、前記第１抵抗手段と前記プロセス感知
抵抗手段とを含む直列回路の両端間に印加され、前記第
１抵抗手段と前記プロセス感知抵抗手段との接続点に分
圧出力を発生することを特徴とする、請求項２に記載の
プロセス感知回路。 - 【請求項４】前記プロセス感知抵抗手段が、製造時の前
記プロセスに応じたチャネル長を有する最小チャネル長
ＦＥＴを含むことを特徴とする、請求項３に記載のプロ
セス感知回路。 - 【請求項５】前記第１抵抗手段が、前記最小チャネル長
ＦＥＴよりも長いチャネル長のＦＥＴを含むことを特徴
とする、請求項４に記載のプロセス感知回路。 - 【請求項６】前記固定電圧および前記分圧器手段と直列
に電気的に結合された第１ノードおよび第２ノードと、 そのドレインが第１ノードに結合され、ゲートが前記主
入力に結合された第１Ｎ−ＦＥＴと、ドレインが第１ノ
ードに結合され、そのゲートが前記副入力に結合された
第２Ｎ−ＦＥＴと、 そのソースが前記第１Ｎ−ＦＥＴのソースに結合され、
ゲートが前記副入力に結合され、ドレインが前記第２ノ
ードに結合された第１Ｐ−ＦＥＴと、そのソースが前記
第２Ｎ−ＦＥＴのソースに結合され、ゲートが前記主入
力に結合され、ドレインが前記第２ノードに結合された
第２Ｐ−ＦＥＴとを含み、 これによって、対をなす前記第１Ｐ−ＦＥＴと前記第１
Ｎ−ＦＥＴならびに対をなす前記第２Ｐ−ＦＥＴと前記
第２Ｎ−ＦＥＴが、前記主入力および前記副入力がハイ
またはロウの状態が同一の入力信号を受け取る時にはオ
フになり、前記主入力および前記副入力が受け取る入力
信号のハイまたはロウの状態が異なる時には、前記対の
うちの一方がオンになって、前記分圧器手段の両端間に
かかる前記固定電圧の少なくとも一部を前記第２ノード
に結合することを特徴とする、請求項２に記載のプロセ
ス感知回路。 - 【請求項７】その第１インバータが入力信号を受け取る
ため入力端子に結合され、複数のインバータのうちの少
なくとも１つが最小チャネル長のＦＥＴを有し、前記チ
ャネル長がそのＦＥＴを製造したプロセスのパラメータ
に依存し、これによって前記少なくとも１つのインバー
タの伝播遅延が前記チャネル長に依存する、直列シーケ
ンスの複数のインバータと、 前記直列シーケンスのインバータの出力から信号を受け
取り、制御信号に従って確立される可変遅延を含む出力
信号を出力端子に供給する遅延補償手段と、 前記入力の信号遷移を受け取った時に、その最小チャネ
ル長ＦＥＴのチャネル長に従って前記制御信号を提供す
るプロセス感知手段とを含む、遅延回路。 - 【請求項８】プロセス感知手段が、固定電圧を分割して
前記制御信号を提供する信号分圧器網を構成する、前記
最小チャネル長ＦＥＴを含む複数のＦＥＴを含み、信号
分圧器網の分割係数が、前記複数のＦＥＴの他のＦＥＴ
のチャネル長に対する前記最小チャネル長ＦＥＴの前記
チャネル長に依存することを特徴とする、請求項７に記
載の遅延回路。 - 【請求項９】プロセス感知手段が、 そのソースが第１の供給電圧に結合され、オンになるよ
うにゲートがバイアスを与えられ、ドレインが第１ノー
ドに結合された、最小チャネル長の第１Ｐ−ＦＥＴと、 そのドレインが前記第１ノードに結合され、ゲートが前
記入力端子に結合された第１Ｎ−ＦＥＴと、そのドレイ
ンが前記第１ノードに結合され、ゲートが前記出力端子
に結合された第２Ｎ−ＦＥＴと、 そのソースが前記第１Ｎ−ＦＥＴのソースに結合され、
ゲートが前記第２Ｎ−ＦＥＴのゲートに結合され、ドレ
インが第２ノードに結合された第２Ｐ−ＦＥＴと、その
ソースが前記第２Ｎ−ＦＥＴのソースに結合され、ゲー
トが前記第１Ｎ−ＦＥＴのゲートに結合され、ドレイン
が第２ノードに結合された第３Ｐ−ＦＥＴと、 そのソースが前記第２ノードに結合され、オンになるよ
うにゲートがバイアスを与えられ、ドレインが前記制御
電圧を与える制御ノードに結合された最小チャネル長の
第４Ｐ−ＦＥＴと、 そのソースが負の供給に結合され、オンになるようにゲ
ートがバイアスを与えられ、ドレインが前記制御ノード
に結合された長チャネル長の第３Ｎ−ＦＥＴとを含み、 これによって、対をなす前記第１Ｎ−ＦＥＴと前記第２
Ｐ−ＦＥＴならびに対をなす前記第２Ｎ−ＦＥＴと前記
第３Ｐ−ＦＥＴが、それらのゲートが同一のハイまたは
ロウの電圧レベルを受け取る時にオフになり、前記対の
ゲートで異なるハイまたはロウの電圧レベルを受け取っ
た時には、前記対のうちの一方がオンになり、 前記対のうちの一方がオンの時に、前記遅延補償手段の
ために前記制御ノードに制御電圧を供給するため、前記
最小チャネル長のＦＥＴと前記長チャネル長の第３Ｎ−
ＦＥＴとの間に電圧分圧器網が確立されることを特徴と
する、請求項７に記載の遅延回路。 - 【請求項１０】前記遅延補償手段が、 前記直列シーケンスのインバータの出力から信号を受け
取るように電気的に結合された第１ノードと、 そのソースが第１供給ノードに結合され、ゲートが前記
第１ノードに結合された第１Ｐ−ＦＥＴと、 そのソースが前記第１Ｐ−ＦＥＴのドレインに結合さ
れ、ゲートが第２供給ノードに結合され、ドレインが前
記出力端子に結合された、長チャネル長の第２Ｐ−ＦＥ
Ｔと、 前記第２Ｐ−ＦＥＴと並列に配置され、そのソースが前
記第２Ｐ−ＦＥＴのソースに結合され、ドレインが前記
出力端子に結合され、ゲートが前記制御信号を受け取る
ために制御ノードに結合された、最小チャネル長の第１
分流ＦＥＴと、 そのソースが前記第２供給ノードに結合され、ゲートが
前記第１ノードに結合された第１Ｎ−ＦＥＴと、 そのソースが前記第１Ｎ−ＦＥＴのドレインに結合さ
れ、ゲートが前記第１供給ノードに結合され、ドレイン
が前記出力端子に結合された長チャネル長の第２Ｎ−Ｆ
ＥＴと、 前記第２Ｎ−ＦＥＴと並列に配置され、そのドレインが
前記第２Ｎ−ＦＥＴのソースに結合され、ゲートが前記
制御信号を受け取るために前記制御ノードに結合され、
ソースが前記出力端子に結合された、最小チャネル長の
第２分流ＦＥＴとを含み、 これによって、それぞれの長チャネル・デバイスと並列
の前記第１分流ＦＥＴおよび前記第２分流ＦＥＴが、受
け取った前記制御信号に従って、前記遅延補償手段の組
合せ遅延特性を確立することを特徴とする、請求項７に
記載の遅延回路。 - 【請求項１１】入力ノードおよび出力ノードと、 第１供給電圧を受け取るための第１供給ノードおよび第
２供給電圧を受け取るための第２供給ノードと、 そのソースが前記第１供給ノードに結合され、ゲートが
前記入力ノードに結合され、ドレインが第１内部ノード
に結合された、長チャネル長のＰ−ＦＥＴと、 そのソースが前記第１内部ノードに結合され、ドレイン
が前記出力ノードに結合された、常時オン状態にバイア
スされた長チャネル長の第１ＦＥＴと、 前記第１ＦＥＴと並列に結合され、そのソースが前記第
１ＦＥＴのソースに結合され、ドレインが前記出力ノー
ドに結合され、ゲートが制御信号を受け取るために制御
入力に結合された、短チャネル長の分流Ｐ−ＦＥＴと、 そのソースが前記第２供給ノードに結合され、ゲートが
前記入力ノードに結合され、ドレインが第２内部ノード
に結合された、第１Ｎ−ＦＥＴと、 そのソースが前記第２内部ノードに結合され、ドレイン
が前記出力ノードに結合された、常時オン状態にバイア
スされた第２ＦＥＴと、 そのドレインが前記第２ＦＥＴのソースに結合され、ソ
ースが前記出力ノードに結合され、ゲートが前記制御信
号を受け取るために前記制御入力に結合された、前記第
２ＦＥＴと並列の第２分流Ｐ−ＦＥＴとを含む、可変遅
延回路。 - 【請求項１２】その第１インバータが入力信号を受け取
るため入力端子に結合され、複数のインバータのうちの
少なくとも１つが最小チャネル長のＦＥＴを有し、前記
チャネル長がそのＦＥＴを製造したプロセスのパラメー
タに依存し、これによって前記少なくとも１つのインバ
ータの伝播遅延が前記チャネル長に依存する、直列シー
ケンスの複数のインバータと、 前記直列シーケンスのインバータの出力から信号を受け
取り、制御信号に従って確立される可変遅延を含む出力
信号を出力端子に供給する遅延補償手段と、 前記入力信号の遷移と前記出力信号の遷移との間の期間
を判定し、該期間中に、その最小チャネル長ＦＥＴのチ
ャネル長に従って前記制御信号を提供するプロセス感知
手段とを含み、前記遅延補償手段が、前記期間中に前記
制御信号に従って前記入力信号を遅延させることによっ
て前記出力信号を供給することを特徴とする遅延回路 。 - 【請求項１３】前記プロセス感知手段が、固定電圧を分
割して前記制御信号を提供する信号分圧器網を構成す
る、前記最小チャネル長ＦＥＴを含む複数のＦＥＴを含
み、信号分圧器網の分割係数が、前記複数のＦＥＴの他
のＦＥＴのチャネル長に対する前記最小チャネル長ＦＥ
Ｔの前記チャネル長に依存することを特徴とする、請求
項１２に記載の遅延回路。
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