JPH10261942A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH10261942A JPH10261942A JP9066776A JP6677697A JPH10261942A JP H10261942 A JPH10261942 A JP H10261942A JP 9066776 A JP9066776 A JP 9066776A JP 6677697 A JP6677697 A JP 6677697A JP H10261942 A JPH10261942 A JP H10261942A
- Authority
- JP
- Japan
- Prior art keywords
- delay circuit
- clock
- reference clock
- logic
- fine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Abstract
(57)【要約】
【課題】 ファイン遅延回路のゲート数と、さらに変換
メモリの容量を少なくし、遅延時間の精度を向上させた
遅延回路を提供する。 【解決手段】 ロジック遅延回路とファイン遅延回路と
を使用した基準クロックによる遅延回路において、基準
クロックを分周してロジック遅延回路のクロックとする
分周器と、前記ロジック遅延回路の出力をデコードする
デコーダと、該デコーダの出力を受けて、前記基準クロ
ックから目的のクロックパルスを選択するフリップフロ
ップ回路とを具備した解決手段。
メモリの容量を少なくし、遅延時間の精度を向上させた
遅延回路を提供する。 【解決手段】 ロジック遅延回路とファイン遅延回路と
を使用した基準クロックによる遅延回路において、基準
クロックを分周してロジック遅延回路のクロックとする
分周器と、前記ロジック遅延回路の出力をデコードする
デコーダと、該デコーダの出力を受けて、前記基準クロ
ックから目的のクロックパルスを選択するフリップフロ
ップ回路とを具備した解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、ロジック遅延回路
とファイン遅延回路とを使用した基準クロックによる遅
延回路に関する。
とファイン遅延回路とを使用した基準クロックによる遅
延回路に関する。
【０００２】
【従来の技術】従来技術の例について、図３〜図６を参
照して説明する。図５に示すように、従来の遅延回路
は、ロジック遅延回路２０と、変換メモリ３１と、フリ
ップフロップ５０と、ＡＮＤゲート１１と、ファイン遅
延回路６１とで構成している。ここで、ロジック遅延回
路とは、スタート信号から所望のクロック数をダウンカ
ウントした後のクロックパルスを出力して、クロックの
周期の単位で遅延する遅延回路である。また、ファイン
遅延回路とは、基準クロックの周期の範囲内において、
所望の分解能の単位で遅延時間が可変できる遅延回路で
ある。
照して説明する。図５に示すように、従来の遅延回路
は、ロジック遅延回路２０と、変換メモリ３１と、フリ
ップフロップ５０と、ＡＮＤゲート１１と、ファイン遅
延回路６１とで構成している。ここで、ロジック遅延回
路とは、スタート信号から所望のクロック数をダウンカ
ウントした後のクロックパルスを出力して、クロックの
周期の単位で遅延する遅延回路である。また、ファイン
遅延回路とは、基準クロックの周期の範囲内において、
所望の分解能の単位で遅延時間が可変できる遅延回路で
ある。
【０００３】次に、図５に示す遅延回路の動作につい
て、図６のタイミングチャートを参照して説明する。但
し、図６は、説明を簡明とするために、回路素子自体の
位相遅れは略している。
て、図６のタイミングチャートを参照して説明する。但
し、図６は、説明を簡明とするために、回路素子自体の
位相遅れは略している。
【０００４】基準クロックａの周期を、例えば１００ｎ
ｓとして、スタート信号ｂから２０２．５ｎｓ遅延した
クロックを出力させる場合で説明する。ロジック遅延回
路２０において、スタート／ストップ制御回路２１に基
準クロックａと同期したスタート信号ｂが入力される
と、そのスタート信号ｂをトリガとして基準クロックを
イネーブル（Enable）にし続けるので、カウンタ用のク
ロックｋが出力される。
ｓとして、スタート信号ｂから２０２．５ｎｓ遅延した
クロックを出力させる場合で説明する。ロジック遅延回
路２０において、スタート／ストップ制御回路２１に基
準クロックａと同期したスタート信号ｂが入力される
と、そのスタート信号ｂをトリガとして基準クロックを
イネーブル（Enable）にし続けるので、カウンタ用のク
ロックｋが出力される。
【０００５】ダウンカウンタ２３は、メモリ２２のデジ
タルデータｓをロードした後、指定のクロック数でボロ
ウ（borrow）を出力する。この例では、２００ｎｓ遅延
させるために、３発目のクロックでボロウ（borrow）が
出力されて信号ｍとなる。この信号ｍと、基準クロック
ａとをフリップフロップ５０に受けて、リタイミング
し、目的のクロックパルスを選択するためにイネーブル
（Enable）のゲート信号をつくる。 そして、ＡＮＤゲ
ート１１で目的のクロック（２クロック分の時間）が選
択されて、２００ｎｓの遅延時間が得られる。そして、
スタート信号から２００ｎｓ遅延した信号ｐは、さらに
ファイン遅延回路６１に入力される。
タルデータｓをロードした後、指定のクロック数でボロ
ウ（borrow）を出力する。この例では、２００ｎｓ遅延
させるために、３発目のクロックでボロウ（borrow）が
出力されて信号ｍとなる。この信号ｍと、基準クロック
ａとをフリップフロップ５０に受けて、リタイミング
し、目的のクロックパルスを選択するためにイネーブル
（Enable）のゲート信号をつくる。 そして、ＡＮＤゲ
ート１１で目的のクロック（２クロック分の時間）が選
択されて、２００ｎｓの遅延時間が得られる。そして、
スタート信号から２００ｎｓ遅延した信号ｐは、さらに
ファイン遅延回路６１に入力される。
【０００６】ファイン遅延回路６１は、クロックの周期
の範囲で、所望の分解能でクロックを遅延させる必要が
あるが、その具体例を図３に、またタイムチャートを図
４に示す。但し、図４は、説明を簡明とするために、回
路上の位相遅れは簡略して表現している。
の範囲で、所望の分解能でクロックを遅延させる必要が
あるが、その具体例を図３に、またタイムチャートを図
４に示す。但し、図４は、説明を簡明とするために、回
路上の位相遅れは簡略して表現している。
【０００７】従来のファイン遅延回路は、例えば図３に
示すように、遅延時間の異なる遅延回路５ａ〜５ｎをシ
リーズに接続して、所望の可変遅延時間を実現してい
る。
示すように、遅延時間の異なる遅延回路５ａ〜５ｎをシ
リーズに接続して、所望の可変遅延時間を実現してい
る。
【０００８】そして、図４に示すように、フリップフロ
ップ４の出力を制御することにより、出力されるパルス
信号に遅延時間Ｔｐｄを付与するかしないかを選択でき
ることになる。さらに、遅延回路５ａは、遅延ゲート１
ａ〜１ｎの数を変えることで相対的な遅延時間がえられ
る。従って、遅延時間が長くなると、遅延ゲート１ａ〜
１ｎの数が増加する。
ップ４の出力を制御することにより、出力されるパルス
信号に遅延時間Ｔｐｄを付与するかしないかを選択でき
ることになる。さらに、遅延回路５ａは、遅延ゲート１
ａ〜１ｎの数を変えることで相対的な遅延時間がえられ
る。従って、遅延時間が長くなると、遅延ゲート１ａ〜
１ｎの数が増加する。
【０００９】そこで、ファイン遅延回路は、遅延回路５
ａ〜５ｎの各遅延時間を、クロックの周期の半分の遅延
時間から、所望の分解能となるまで順次半減させた遅延
時間にして設ける。そして、ファイン遅延回路は、各遅
延回路の遅延時間を任意に組み合わせて構成することで
所望の遅延時間がえられる。
ａ〜５ｎの各遅延時間を、クロックの周期の半分の遅延
時間から、所望の分解能となるまで順次半減させた遅延
時間にして設ける。そして、ファイン遅延回路は、各遅
延回路の遅延時間を任意に組み合わせて構成することで
所望の遅延時間がえられる。
【００１０】例えば、基準クロックａの周期を１００ｎ
ｓとして、所望の分解能を０．１ｎｓとすると、ファイ
ン遅延回路６１は、各遅延時間が５０ｎｓ、２５ｎｓ、
１２．５ｎｓ、６．３ｎｓ、３．２ｎｓ、１．６ｎｓ、
０．８ｎｓ、０．４ｎｓ、０．２ｎｓ、０．１ｎｓの遅
延回路の１０段が必要となる。
ｓとして、所望の分解能を０．１ｎｓとすると、ファイ
ン遅延回路６１は、各遅延時間が５０ｎｓ、２５ｎｓ、
１２．５ｎｓ、６．３ｎｓ、３．２ｎｓ、１．６ｎｓ、
０．８ｎｓ、０．４ｎｓ、０．２ｎｓ、０．１ｎｓの遅
延回路の１０段が必要となる。
【００１１】また、ファイン遅延回路６１を構成してい
る各遅延回路５ａ〜５ｎの制御は、ロジック遅延回路２
０のメモリ２２に設定されたデジタルデータｒを読みだ
して、変換メモリ３１でコード変換した制御用のデジタ
ルコードｔで行っている。この例では、ファイン遅延回
路６１で２．５ｎｓ遅延させる必要があるので、１．６
ｎｓと、０．８ｎｓと、０．１ｎｓとの各遅延時間が加
算されるように制御している。
る各遅延回路５ａ〜５ｎの制御は、ロジック遅延回路２
０のメモリ２２に設定されたデジタルデータｒを読みだ
して、変換メモリ３１でコード変換した制御用のデジタ
ルコードｔで行っている。この例では、ファイン遅延回
路６１で２．５ｎｓ遅延させる必要があるので、１．６
ｎｓと、０．８ｎｓと、０．１ｎｓとの各遅延時間が加
算されるように制御している。
【００１２】この結果、ロジック遅延回路２０での遅延
時間２００ｎｓと、ファイン遅延回路６１の遅延時間
２．５ｎｓとが加算されて、合計２０２．５ｎｓの遅延
時間が得られる。但し、この遅延時間は、遅延時間を０
ｎｓとして設定したときの出力クロックとの相対的な位
相遅れである。
時間２００ｎｓと、ファイン遅延回路６１の遅延時間
２．５ｎｓとが加算されて、合計２０２．５ｎｓの遅延
時間が得られる。但し、この遅延時間は、遅延時間を０
ｎｓとして設定したときの出力クロックとの相対的な位
相遅れである。
【００１３】そして、従来の遅延回路では、基準クロッ
クの周期に依存してファイン遅延回路の可変範囲がきま
る。そのため、基準クロックの周期が長くなるほど、フ
ァイン遅延回路可変範囲が広くなり、所要のゲート数が
増大し、さらにそのファイン遅延回路を制御する変換メ
モリ３１の容量も増加する。反対に、基準クロックの周
期を短くする場合は、ロジック遅延回路の動作周波数に
より制限され、またＣＭＯＳで構成したときは、動作周
波数に比例して消費電力が増加する。
クの周期に依存してファイン遅延回路の可変範囲がきま
る。そのため、基準クロックの周期が長くなるほど、フ
ァイン遅延回路可変範囲が広くなり、所要のゲート数が
増大し、さらにそのファイン遅延回路を制御する変換メ
モリ３１の容量も増加する。反対に、基準クロックの周
期を短くする場合は、ロジック遅延回路の動作周波数に
より制限され、またＣＭＯＳで構成したときは、動作周
波数に比例して消費電力が増加する。
【００１４】
【発明が解決しようとする課題】上記説明のように、所
望の分解能の遅延時間に対して、基準クロックの周期が
長くなるほど、ファイン遅延回路可変範囲が広くなり、
所要のゲート数が増大し、さらにそのファイン遅延回路
を制御する変換メモリ３１の容量も増加する。特に、基
準クロックの周期の半分の遅延時間を得るための遅延ゲ
ート数が多くなる。また、ゲート遅延による長い遅延時
間の精度がとりにくいという実用上の不便があった。そ
こで、本発明は、こうした問題に鑑みなされたもので、
その目的は、ファイン遅延回路のゲート数と、さらに変
換メモリ３１の容量を少なくし、遅延時間の精度を向上
させた遅延回路を提供することにある。
望の分解能の遅延時間に対して、基準クロックの周期が
長くなるほど、ファイン遅延回路可変範囲が広くなり、
所要のゲート数が増大し、さらにそのファイン遅延回路
を制御する変換メモリ３１の容量も増加する。特に、基
準クロックの周期の半分の遅延時間を得るための遅延ゲ
ート数が多くなる。また、ゲート遅延による長い遅延時
間の精度がとりにくいという実用上の不便があった。そ
こで、本発明は、こうした問題に鑑みなされたもので、
その目的は、ファイン遅延回路のゲート数と、さらに変
換メモリ３１の容量を少なくし、遅延時間の精度を向上
させた遅延回路を提供することにある。
【００１５】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた本発明の第１は、ロジック遅延回路とフ
ァイン遅延回路とを使用した基準クロックによる遅延回
路において、基準クロックを分周してロジック遅延回路
のクロックとする分周器と、前記ロジック遅延回路の出
力をデコードするデコーダと、該デコーダの出力を受け
て、前記基準クロックから目的のクロックパルスを選択
するフリップフロップ回路と、を具備していることを特
徴とした遅延回路を要旨としている。
ためになされた本発明の第１は、ロジック遅延回路とフ
ァイン遅延回路とを使用した基準クロックによる遅延回
路において、基準クロックを分周してロジック遅延回路
のクロックとする分周器と、前記ロジック遅延回路の出
力をデコードするデコーダと、該デコーダの出力を受け
て、前記基準クロックから目的のクロックパルスを選択
するフリップフロップ回路と、を具備していることを特
徴とした遅延回路を要旨としている。
【００１６】また、上記目的を達成するためになされた
本発明の第２は、基準クロックによる周期単位で遅延で
きるロジック遅延回路と、該ロジック遅延回路の信号を
受けて制御信号に変換する変換メモリと、該変換メモリ
で変換した制御信号で遅延時間が制御されるファイン遅
延回路と、を有して遅延時間を可変できる遅延回路にお
いて、基準クロックをＮ分周して前記ロジック遅延回路
のクロックとする分周器と、前記ロジック遅延回路の出
力からＮ分周前のクロックの順番を指定して、基準クロ
ックから目的のクロックを選択するクロック選択手段
と、を具備してファイン遅延回路の可変遅延範囲を１／
Ｎとしたことを特徴とした遅延回路を要旨としている。
本発明の第２は、基準クロックによる周期単位で遅延で
きるロジック遅延回路と、該ロジック遅延回路の信号を
受けて制御信号に変換する変換メモリと、該変換メモリ
で変換した制御信号で遅延時間が制御されるファイン遅
延回路と、を有して遅延時間を可変できる遅延回路にお
いて、基準クロックをＮ分周して前記ロジック遅延回路
のクロックとする分周器と、前記ロジック遅延回路の出
力からＮ分周前のクロックの順番を指定して、基準クロ
ックから目的のクロックを選択するクロック選択手段
と、を具備してファイン遅延回路の可変遅延範囲を１／
Ｎとしたことを特徴とした遅延回路を要旨としている。
【００１７】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１８】
【実施例】本発明の実施例について、図１〜図４を参照
して説明する。図１に示すように、本発明の遅延回路
は、ロジック遅延回路２０と、変換メモリ３０と、フリ
ップフロップ５０、５１と、ＡＮＤゲート１１と、ファ
イン遅延回路６０と、デコーダ４０と、分周器７０とで
構成している。ここで、ロジック遅延回路２０と、ファ
イン遅延回路６０との動作は、従来技術で説明したのと
同様である。
して説明する。図１に示すように、本発明の遅延回路
は、ロジック遅延回路２０と、変換メモリ３０と、フリ
ップフロップ５０、５１と、ＡＮＤゲート１１と、ファ
イン遅延回路６０と、デコーダ４０と、分周器７０とで
構成している。ここで、ロジック遅延回路２０と、ファ
イン遅延回路６０との動作は、従来技術で説明したのと
同様である。
【００１９】次に、本発明の遅延回路の動作について、
図２のタイミングチャートを参照して説明する。但し、
図２は、説明を簡明とするために、回路素子自身の位相
遅れは略している。
図２のタイミングチャートを参照して説明する。但し、
図２は、説明を簡明とするために、回路素子自身の位相
遅れは略している。
【００２０】例えば、従来の２倍の周波数である基準ク
ロックａの周期を５０ｎｓとし、分周器の分周をＮ＝２
として、スタート信号ｂから２０２．５ｎｓ遅延したク
ロックを出力させる場合で説明する。ロジック遅延回路
２０は、従来と同様の動作により出力信号ｅをデコーダ
４０に供給する。
ロックａの周期を５０ｎｓとし、分周器の分周をＮ＝２
として、スタート信号ｂから２０２．５ｎｓ遅延したク
ロックを出力させる場合で説明する。ロジック遅延回路
２０は、従来と同様の動作により出力信号ｅをデコーダ
４０に供給する。
【００２１】そして、デコーダ４０は、分周をＮ＝２と
したので、１対２のデコーダを使用する。また、信号ｓ
を受けて、デコーダ４０は、２分周された後の１周期の
範囲において、所望の遅延時間が２分周前の基準クロッ
クａについて何番目に相当するかにより、１番目のとき
は０から信号ｇを、２番目のときは１から信号ｆを選択
出力する。
したので、１対２のデコーダを使用する。また、信号ｓ
を受けて、デコーダ４０は、２分周された後の１周期の
範囲において、所望の遅延時間が２分周前の基準クロッ
クａについて何番目に相当するかにより、１番目のとき
は０から信号ｇを、２番目のときは１から信号ｆを選択
出力する。
【００２２】即ち、この例では２分周（周期は２倍）し
ているので、１００ｎｓの範囲で、分周前の０〜５０ｎ
ｓ未満の範囲か、５０ｎｓ〜１００ｎｓ未満の範囲かを
デコーダ４０で選択する。つまり、遅延時間の設定値で
みると、所望の遅延時間が２００ｎｓ〜２５０ｎｓ未満
の範囲においては０から信号ｇが出力され、２５０ｎｓ
〜３００ｎｓ未満の範囲においては１から信号ｆが出力
される。
ているので、１００ｎｓの範囲で、分周前の０〜５０ｎ
ｓ未満の範囲か、５０ｎｓ〜１００ｎｓ未満の範囲かを
デコーダ４０で選択する。つまり、遅延時間の設定値で
みると、所望の遅延時間が２００ｎｓ〜２５０ｎｓ未満
の範囲においては０から信号ｇが出力され、２５０ｎｓ
〜３００ｎｓ未満の範囲においては１から信号ｆが出力
される。
【００２３】そして、この例では、遅延時間を２０２．
５ｎｓとしているので、デコーダ４０の出力０から信号
ｇが出力され、フリップフロップ５０でリタイミングし
て、目的クロックを選択するゲート信号ｈとなる。そし
て、ＡＮＤゲート１１で目的のクロックが選択されて、
ファイン遅延回路６１の入力信号ｉとなる。
５ｎｓとしているので、デコーダ４０の出力０から信号
ｇが出力され、フリップフロップ５０でリタイミングし
て、目的クロックを選択するゲート信号ｈとなる。そし
て、ＡＮＤゲート１１で目的のクロックが選択されて、
ファイン遅延回路６１の入力信号ｉとなる。
【００２４】ファイン遅延回路６０は、従来技術で説明
した図３と同じであるので説明を省略するが、本実施例
では、基準クロックａの周期が５０ｎｓとなっている。
した図３と同じであるので説明を省略するが、本実施例
では、基準クロックａの周期が５０ｎｓとなっている。
【００２５】従って、所望の分解能を０．１ｎｓとすれ
ば、ファイン遅延回路６０は、従来の５０ｎｓの遅延回
路が不要となり所要のゲート数も半減する。
ば、ファイン遅延回路６０は、従来の５０ｎｓの遅延回
路が不要となり所要のゲート数も半減する。
【００２６】また、ファイン遅延回路６０を構成してい
る各遅延回路の制御は、ロジック遅延回路２０のメモリ
２２に設定されたデジタルデータｒを読みだして、変換
メモリ３０でコード変換した制御用のデジタルコードｕ
で行っている。また、変換メモリ３０においても、制御
される５０ｎｓの遅延回路がないので、所要の変換メモ
リセルも半減する。
る各遅延回路の制御は、ロジック遅延回路２０のメモリ
２２に設定されたデジタルデータｒを読みだして、変換
メモリ３０でコード変換した制御用のデジタルコードｕ
で行っている。また、変換メモリ３０においても、制御
される５０ｎｓの遅延回路がないので、所要の変換メモ
リセルも半減する。
【００２７】この例では、ファイン遅延回路６０で２．
５ｎｓ遅延させる必要があるので、１．６ｎｓと、０．
８ｎｓと、０．１ｎｓとの各遅延時間が加算されるよう
に制御している。
５ｎｓ遅延させる必要があるので、１．６ｎｓと、０．
８ｎｓと、０．１ｎｓとの各遅延時間が加算されるよう
に制御している。
【００２８】この結果、ロジック遅延回路２０での遅延
時間２００ｎｓと、ファイン遅延回路６１の遅延時間
２．５ｎｓとが加算されて、２０２．５ｎｓ遅延した信
号ｊとなる。
時間２００ｎｓと、ファイン遅延回路６１の遅延時間
２．５ｎｓとが加算されて、２０２．５ｎｓ遅延した信
号ｊとなる。
【００２９】上記説明のように、本実施例では、基準ク
ロックの周波数を２倍（周期を１／２）にし、分周器で
周波数を１／２倍（周期を２倍）にして、ロジック遅延
回路の動作周期は変えずに、ファイン遅延回路可変範囲
を１／２と狭くしたことにより、所要のゲート数は半減
し、さらにそのファイン遅延回路を制御する変換メモリ
３１の容量も半減する。尚、本実施例では、分周器７０
と、デコーダ４０と、フリップフロップ５１とが追加さ
れるが、遅延回路全体においてみた場合、ゲート数換算
での増加は微小なので無視できる。
ロックの周波数を２倍（周期を１／２）にし、分周器で
周波数を１／２倍（周期を２倍）にして、ロジック遅延
回路の動作周期は変えずに、ファイン遅延回路可変範囲
を１／２と狭くしたことにより、所要のゲート数は半減
し、さらにそのファイン遅延回路を制御する変換メモリ
３１の容量も半減する。尚、本実施例では、分周器７０
と、デコーダ４０と、フリップフロップ５１とが追加さ
れるが、遅延回路全体においてみた場合、ゲート数換算
での増加は微小なので無視できる。
【００３０】ところで、本実施例ではクロックの周波数
を２倍（周期を１／２）とする例で説明したが、クロッ
クの周波数をＮ倍（周期を１／Ｎ）とする場合は、分周
器はＮ分周とし、デコーダ出力数はＮとし、またフリッ
プフロップはＮ＋１個とすることで同様に実現でき、所
要のゲート数を約１／Ｎとさらに大幅に削減できる。
を２倍（周期を１／２）とする例で説明したが、クロッ
クの周波数をＮ倍（周期を１／Ｎ）とする場合は、分周
器はＮ分周とし、デコーダ出力数はＮとし、またフリッ
プフロップはＮ＋１個とすることで同様に実現でき、所
要のゲート数を約１／Ｎとさらに大幅に削減できる。
【００３１】また、説明を簡明とするために、本実施例
ではクロックの周期の長い例で説明したが、実用の遅延
回路においては、ロジック遅延回路は数ｎｓ、ファイン
遅延回路の分解能は数ｐｓで動作可能である。
ではクロックの周期の長い例で説明したが、実用の遅延
回路においては、ロジック遅延回路は数ｎｓ、ファイン
遅延回路の分解能は数ｐｓで動作可能である。
【００３２】
【発明の効果】本発明は、以上説明したように、基準ク
ロックの周波数をＮ倍（周期を１／Ｎ倍）にして、分周
器でＮ分周することにより、１／Ｎの周波数のロジック
遅延回路が使用でき、またファイン遅延回路の可変範囲
を１／Ｎと狭くしたので、以下に記載されるような効果
を奏する。即ち、ファイン遅延回路と変換用メモリを構
成するゲート数が削減でき、ファイン遅延回路の遅延経
路も短縮されるので、出力信号の熱ジッタが改善され、
遅延時間の精度を向上することがでる。また、ファイン
遅延回路が、外部ノイズを受けにくくなる効果もある。
さらに、ロジック遅延回路をＣＭＯＳで構成した場合
は、基準クロックをＮ倍としたときも、パワーはＮ倍と
ならないで一定であり、消費電力の増加なしに基準クロ
ックの高速化が実施できる効果がある。
ロックの周波数をＮ倍（周期を１／Ｎ倍）にして、分周
器でＮ分周することにより、１／Ｎの周波数のロジック
遅延回路が使用でき、またファイン遅延回路の可変範囲
を１／Ｎと狭くしたので、以下に記載されるような効果
を奏する。即ち、ファイン遅延回路と変換用メモリを構
成するゲート数が削減でき、ファイン遅延回路の遅延経
路も短縮されるので、出力信号の熱ジッタが改善され、
遅延時間の精度を向上することがでる。また、ファイン
遅延回路が、外部ノイズを受けにくくなる効果もある。
さらに、ロジック遅延回路をＣＭＯＳで構成した場合
は、基準クロックをＮ倍としたときも、パワーはＮ倍と
ならないで一定であり、消費電力の増加なしに基準クロ
ックの高速化が実施できる効果がある。
【図１】本発明の遅延回路のブロック図である。
【図２】本発明の遅延回路のタイムチャートである。
【図３】ファイン遅延回路の回路図である。
【図４】ファイン遅延回路のタイムチャートである。
【図５】従来の遅延回路のブロック図である。
【図６】従来の遅延回路のタイムチャートである。
５ａ〜５ｎ 遅延回路 １１ ＡＮＤゲート ２０ ロジック遅延回路 ３０、３１ 変換メモリ ４０ デコーダ ５０、５１ フリップフロップ ６０、６１ ファイン遅延回路 ７０ 分周器
Claims (2)
- 【請求項１】 ロジック遅延回路とファイン遅延回路と
を使用した基準クロックによる遅延回路において、 基準クロックを分周してロジック遅延回路のクロックと
する分周器と、 前記ロジック遅延回路の出力をデコードするデコーダ
と、 該デコーダの出力を受けて、前記基準クロックから目的
のクロックパルスを選択するフリップフロップ回路と、 を具備していることを特徴とした遅延回路。 - 【請求項２】 基準クロックによる周期単位で遅延でき
るロジック遅延回路と、 該ロジック遅延回路の信号を受けて制御信号に変換する
変換メモリと、 該変換メモリで変換した制御信号で遅延時間が制御され
るファイン遅延回路と、 を有して遅延時間を可変できる遅延回路において、 基準クロックをＮ分周して前記ロジック遅延回路のクロ
ックとする分周器と、 前記ロジック遅延回路の出力からＮ分周前のクロックの
順番を指定して、基準クロックから目的のクロックを選
択するクロック選択手段と、 を具備してファイン遅延回路の可変遅延範囲を１／Ｎと
したことを特徴とした遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066776A JPH10261942A (ja) | 1997-03-19 | 1997-03-19 | 遅延回路 |
| TW087101937A TW362153B (en) | 1997-03-19 | 1998-02-12 | Delay circuit |
| US09/037,843 US6037818A (en) | 1997-03-19 | 1998-03-10 | High resolution delay circuit having coarse and fine delay circuits |
| KR1019980008200A KR100270350B1 (ko) | 1997-03-19 | 1998-03-12 | 지연 회로 |
| DE19811868A DE19811868C2 (de) | 1997-03-19 | 1998-03-18 | Hochauflösende Verzögerungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066776A JPH10261942A (ja) | 1997-03-19 | 1997-03-19 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261942A true JPH10261942A (ja) | 1998-09-29 |
Family
ID=13325615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9066776A Pending JPH10261942A (ja) | 1997-03-19 | 1997-03-19 | 遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6037818A (ja) |
| JP (1) | JPH10261942A (ja) |
| KR (1) | KR100270350B1 (ja) |
| DE (1) | DE19811868C2 (ja) |
| TW (1) | TW362153B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001015367A1 (fr) * | 1999-08-24 | 2001-03-01 | Nec Corporation | Circuit de transmission |
| CN112327694A (zh) * | 2020-11-04 | 2021-02-05 | 中北大学 | 一种基于fpga的高精度三级延时系统与方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69801827T2 (de) * | 1998-11-14 | 2002-03-28 | Agilent Technologies Inc | Taktgenerator |
| US6266750B1 (en) * | 1999-01-15 | 2001-07-24 | Advanced Memory International, Inc. | Variable length pipeline with parallel functional units |
| DE10135582C1 (de) * | 2001-07-20 | 2003-01-16 | Infineon Technologies Ag | Justierschaltung und Verfahren zum Abstimmen eines Taktsignals |
| US6426662B1 (en) | 2001-11-12 | 2002-07-30 | Pericom Semiconductor Corp. | Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays |
| KR101019833B1 (ko) * | 2003-11-20 | 2011-03-04 | 주식회사 아도반테스토 | 타이밍 비교기, 데이터 샘플링 장치, 및 시험 장치 |
| KR20160059126A (ko) * | 2014-11-18 | 2016-05-26 | 에스케이하이닉스 주식회사 | 지연 회로 |
| US11183995B1 (en) | 2017-06-16 | 2021-11-23 | Rambus Inc. | High-resolution digitally controlled delay line |
| US11483005B1 (en) * | 2022-06-28 | 2022-10-25 | Iq-Analog, Inc. | System reference (SYSREF) signal system and method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4496861A (en) * | 1982-12-06 | 1985-01-29 | Intel Corporation | Integrated circuit synchronous delay line |
| US4703251A (en) * | 1984-07-05 | 1987-10-27 | Hewlett-Packard Company | Testing and calibrating of amplitude insensitive delay lines |
| US5594377A (en) * | 1994-01-27 | 1997-01-14 | Texas Instruments Incorporated | Delay circuit for a write data precompensator system |
| US5570294A (en) * | 1994-03-11 | 1996-10-29 | Advanced Micro Devices | Circuit configuration employing a compare unit for testing variably controlled delay units |
| US5548237A (en) * | 1995-03-10 | 1996-08-20 | International Business Machines Corporation | Process tolerant delay circuit |
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
-
1997
- 1997-03-19 JP JP9066776A patent/JPH10261942A/ja active Pending
-
1998
- 1998-02-12 TW TW087101937A patent/TW362153B/zh not_active IP Right Cessation
- 1998-03-10 US US09/037,843 patent/US6037818A/en not_active Expired - Fee Related
- 1998-03-12 KR KR1019980008200A patent/KR100270350B1/ko not_active IP Right Cessation
- 1998-03-18 DE DE19811868A patent/DE19811868C2/de not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001015367A1 (fr) * | 1999-08-24 | 2001-03-01 | Nec Corporation | Circuit de transmission |
| US7072379B1 (en) | 1999-08-24 | 2006-07-04 | Nec Corporation | Transmission circuit |
| CN112327694A (zh) * | 2020-11-04 | 2021-02-05 | 中北大学 | 一种基于fpga的高精度三级延时系统与方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6037818A (en) | 2000-03-14 |
| DE19811868A1 (de) | 1998-10-01 |
| TW362153B (en) | 1999-06-21 |
| DE19811868C2 (de) | 2000-11-16 |
| KR100270350B1 (ko) | 2000-11-01 |
| KR19980080163A (ko) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI260861B (en) | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals | |
| US7378891B2 (en) | Measure-controlled circuit with frequency control | |
| JP2002025259A (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
| JP4812981B2 (ja) | リングレジスタ制御型遅延固定ループ及びその制御方法 | |
| US7715272B2 (en) | Semiconductor device having latency counter | |
| US20030218490A1 (en) | Circuit and method for generating internal clock signal | |
| KR100540487B1 (ko) | 데이터 출력제어회로 | |
| JPH11205129A (ja) | 半導体装置 | |
| JPH10261942A (ja) | 遅延回路 | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| JPS63211919A (ja) | クロツク発生回路 | |
| JP2008172574A (ja) | クロック位相シフト回路 | |
| JP2004064143A (ja) | クロック同期回路及び半導体装置 | |
| US7436725B2 (en) | Data generator having stable duration from trigger arrival to data output start | |
| JP3508762B2 (ja) | 分周回路 | |
| KR20060135234A (ko) | 디엘엘 장치 | |
| JP2000049595A (ja) | Ｄｌｌ回路 | |
| JPH0865173A (ja) | パラレルシリアル変換回路 | |
| JPS61243527A (ja) | ビツトバツフア回路 | |
| KR100800138B1 (ko) | 디엘엘 장치 | |
| JP3378721B2 (ja) | 遅延回路及びその校正方法 | |
| JP2944536B2 (ja) | ｎビットメモリ回路 | |
| JP2002076861A (ja) | ディジタル遅延回路 | |
| JP2850671B2 (ja) | 可変遅延回路 | |
| JP2590838B2 (ja) | パルス発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060124 |