JP2003060052A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003060052A
JP2003060052A JP2001243801A JP2001243801A JP2003060052A JP 2003060052 A JP2003060052 A JP 2003060052A JP 2001243801 A JP2001243801 A JP 2001243801A JP 2001243801 A JP2001243801 A JP 2001243801A JP 2003060052 A JP2003060052 A JP 2003060052A
Authority
JP
Japan
Prior art keywords
delay
signal
semiconductor device
circuit
delay component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001243801A
Other languages
English (en)
Other versions
JP3478284B2 (ja
Inventor
Takehiro Seki
毅裕 関
Masakatsu Nakai
將勝 中井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001243801A priority Critical patent/JP3478284B2/ja
Priority to US10/216,318 priority patent/US6657467B2/en
Publication of JP2003060052A publication Critical patent/JP2003060052A/ja
Application granted granted Critical
Publication of JP3478284B2 publication Critical patent/JP3478284B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
    • H03K2005/0011—Avoiding variations of delay using feedback, e.g. controlled by a PLL using a separate time interval to calibrate the delay

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 ターゲット回路へ供給する電源電圧を精度良
く制御し得る半導体装置を提供する。 【解決手段】 内蔵されるセレクタにより、ターゲット
回路１５のクリティカルパスを構成する遅延成分により
遅延される時間だけ基準パルス信号Ｓ１を遅延させて遅
延パルス信号Ｓ２を生成する遅延信号生成回路１１と、
該セレクタと同じ遅延成分を有し、基準パルス信号Ｓ１
に対して位相がクロック信号Ｃｋの一周期分遅れた検出
パルス信号Ｓ６を生成する検出信号生成回路１６と、遅
延パルス信号Ｓ２と検出パルス信号Ｓ６の位相差を検出
する遅延差検出回路１２と、遅延差検出回路１２により
検出された位相差に応じてターゲット回路１５へ供給す
る電源電圧ＶDDの大きさを調整する制御回路１３とを備
えたことを特徴とする半導体装置を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内蔵された内部回
路へ供給する電源電圧を制御し得る半導体装置に関する
ものである。
【０００２】
【従来の技術】近年における半導体集積回路の開発にお
いては、低電力化を実現するために電源電圧を下げる手
法が採用されている。これは、半導体集積回路の消費電
力のダイナミック成分が電源電圧の二乗に比例するため
で、該半導体集積回路の低電力化を図るために最も効果
的な手法とされる。
【０００３】このような観点から、近年、半導体集積回
路の動作周波数やプロセスばらつき等に対して電源電圧
を適応的に制御することによって、常に最低電圧を供給
する方法が提案されている。
【０００４】図１５は、従来の半導体装置の構成を示す
ブロック図である。図１５に示されるように、この従来
の半導体装置は、レジスタ８とパルス発生回路１０、遅
延信号生成回路１１、遅延差検出回路１２、制御回路１
３、電源供給回路１４、及びターゲット回路１５を備え
る。
【０００５】ここで、パルス発生回路１０とターゲット
回路１５にはクロック信号Cｋが供給され、遅延信号生
成回路１１はレジスタ８及びパルス発生回路１０に接続
される。また、遅延差検出回路１２はパルス発生回路１
０及び遅延信号生成回路１１に接続され、制御回路１３
は遅延差検出回路１２に接続される。また、電源供給回
路１４は制御回路１３に接続され、遅延信号生成回路１
１及びターゲット回路１５へ電源電圧VDDを供給する。
なお、電源供給回路１４はターゲット回路１５及び遅延
信号生成回路１１のみならず、パルス発生回路１０と遅
延差検出回路１２、及び制御回路１３へ電源電圧ＶDDを
供給しても良い。
【０００６】上記のような構成を有する半導体装置で
は、まずパルス発生回路１０はクロック信号Ｃｋを入力
して基準パルス信号Ｓ１を生成すると共に、生成された
基準信号Ｓ１の遅延量を検出するための検出パルス信号
Ｓ３を生成する。ここで、図１６に示されるように、検
出パルス信号Ｓ３は上記基準パルス信号Ｓ１に対して、
例えば時刻Ｔ１から時刻Ｔ３の間、すなわちクロック信
号Ｃｋの１サイクル分遅延した信号とされる。
【０００７】一方、基準パルス信号Ｓ１は遅延信号生成
回路１１に供給され、ターゲット回路１５が有する遅延
成分と同等な遅延成分により、時刻Ｔ１から時刻Ｔ２ま
での遅延時間ＤＴだけ遅延されて図１６（ｃ）に示され
た遅延パルス信号Ｓ２が生成される。
【０００８】そして、遅延差検出回路１２は、上記のよ
うに生成された遅延パルス信号Ｓ２とパルス発生回路１
０から供給された検出パルス信号Ｓ３との位相を比較
し、図１６（ｄ）に示された時刻Ｔ２から時刻Ｔ３まで
の遅延差ＤＤを検出して、該遅延差に応じた信号Ｓ４を
生成する。このとき、制御回路１３は供給された信号Ｓ
４に応じて、上記遅延差を０とするための制御信号Ｓ５
を電源供給回路１４へ供給する。これより、電源供給回
路１４は、上記遅延差ＤＤが０となるまで電源電圧ＶDD
を下げ、ターゲット回路１５の低消費電力化を実現す
る。
【０００９】図１７は、図１５に示された遅延信号生成
回路１１の構成を示す図である。図１７に示されるよう
に、遅延信号生成回路１１は直列に多段接続された複数
のバッファ７と、セレクタＳＥとを含む。ここで、セレ
クタＳＥはレジスタ８から供給された設定信号ＳＳに応
じて、上記バッファ７間のいずれか一つのノードと出力
ノードとを選択的に接続し、供給された基準パルス信号
Ｓ１が伝播するバッファ７の段数を調整することによっ
て、ターゲット回路１５と同じ遅延特性を実現する。な
お、上記設定信号ＳＳは予めレジスタ８に格納される。
【００１０】しかしながら、上記のように遅延信号生成
回路１１はセレクタＳＥによって所望の遅延特性を実現
するものであるため、基準パルス信号Ｓ１がセレクタＳ
Ｅ等自身によっても遅延されてしまう結果、遅延差検出
回路１２により検出される遅延差の精度が悪くなるとい
う問題があった。
【００１１】すなわち、基準パルス信号Ｓ１の伝送経路
に不要な遅延成分が含まれてしまうことに起因して、電
源電圧ＶDDを精度よく制御することができないという問
題があった。
【００１２】
【発明が解決しようとする課題】本発明は上記のような
問題を解消するためになされたもので、内部回路のクリ
ティカルパスの遅延特性に匹敵する遅延特性を精度良く
実現することにより、内部回路へ供給する電源電圧を精
度良く制御し得る半導体装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明の目的は、内蔵さ
れる遅延量切り替え手段により、内部回路のクリティカ
ルパスを構成する遅延成分により遅延される時間だけ入
力信号を遅延させて遅延信号を生成する遅延手段と、遅
延量切り替え手段と同じ遅延成分を有し、入力信号に対
して位相が内部動作クロック信号の一周期分遅れた基準
信号を生成する基準信号生成手段と、基準信号と遅延信
号の位相差を検出する位相差検出手段と、位相差検出手
段により検出された位相差に応じて内部回路へ供給する
電源電圧の大きさを調整する電源電圧調整手段とを備え
たことを特徴とする半導体装置を提供することにより達
成される。
【００１４】なお、上記において「クリティカルパス」
とは、内部回路の持つ信号伝送経路の中で、信号伝播遅
延時間が最大となる伝送経路をいう。
【００１５】このような手段によれば、遅延手段に内蔵
された遅延量切り替え手段自体による遅延時間が基準信
号生成手段により相殺されるため、内部回路のクリティ
カルパスが有する遅延特性を精度よく再現することがで
き、電源電圧調整手段による電源電圧の調整精度を向上
させることができる。
【００１６】なお、上記遅延手段は、例えばゲート、配
線、容量、あるいはＭＯＳトランジスタのいずれかによ
り入力信号を遅延させるものとすることができる。
【００１７】また、上記配線は、内部回路を構成する複
数の配線層を複数の配線層の構成比で接続することによ
り生成されたものとすれば、内部回路のクリティカルパ
スが有する遅延特性をより精度よく再現することができ
る。
【００１８】また、遅延手段と基準信号生成手段の間に
おける遅延成分の差が、内部回路のクリティカルパスを
構成する素子による遅延成分とされることにより、遅延
手段と基準信号生成手段との間における入力容量等の入
力特性をほぼ同じにすることができるため、所望の該遅
延特性をさらに精度よく生成することができる。
【００１９】また、本発明の目的は、内蔵される第一の
遅延量切り替え手段により、内部回路のクリティカルパ
スを構成する第一の遅延成分により遅延される第一の時
間だけ第一の遅延成分により入力信号を遅延させて第一
遅延信号を生成する第一遅延手段と、内蔵される第二の
遅延量切り替え手段により、内部回路のクリティカルパ
スを構成する第二の遅延成分により遅延される第二の時
間だけ第二の遅延成分により第一遅延信号を遅延させて
第二遅延信号を生成する第二遅延手段と、第一及び第二
の遅延量切り替え手段と同じ遅延成分を有し、入力信号
に対して位相が内部動作クロック信号の一周期分遅れた
基準信号を生成する基準信号生成手段と、基準信号と第
二遅延信号の位相差を検出する位相差検出手段と、位相
差検出手段により検出された位相差に応じて内部回路へ
供給する電源電圧の大きさを調整する電源電圧調整手段
とを備えたことを特徴とする半導体装置を提供すること
により達成される。
【００２０】このような手段によれば、第一及び第二の
遅延量切り替え手段を切り替えることにより、異なる遅
延成分を並列的に任意に調整することができるため、内
部回路の電源電圧調整における精度及び汎用性を高める
ことができる。
【００２１】ここで、第一の遅延成分は第一の長さを有
する配線による遅延成分であり、第二の遅延成分は第一
の長さより長い第二の長さを有する配線による遅延成分
とすれば、まず最初に第二の遅延量切り替え手段を切り
替えることによって入力信号の遅延時間を大雑把に調整
し、さらに第一の遅延量切り替え手段を切り替えること
により該遅延時間を微調整することができるため、入力
信号の遅延時間を階層的に精度よく調整することができ
る。
【００２２】また、上記のように異なる遅延成分を有す
る遅延手段を複数個直列接続すれば、内部回路のより複
雑な遅延特性を再現することができるため、内部回路の
電源電圧調整における精度及び汎用性をさらに高めるこ
とができる。
【００２３】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。 [実施の形態１]図１は、本発明の実施の形態１に係る半
導体装置の構成を示すブロック図である。図１に示され
るように、実施の形態１に係る半導体装置は、レジスタ
８とパルス発生回路１０、遅延信号生成回路１１、遅延
差検出回路１２、制御回路１３、電源供給回路１４、タ
ーゲット回路１５、及び検出信号生成回路１６を備え
る。
【００２４】ここで、パルス発生回路１０とターゲット
回路１５にはクロック信号Cｋが供給され、遅延信号生
成回路１１及び検出信号生成回路１６はレジスタ８及び
パルス発生回路１０に接続される。また、遅延差検出回
路１２は遅延信号生成回路１１及び検出信号生成回路１
６に接続され、制御回路１３は遅延差検出回路１２に接
続される。また、電源供給回路１４は制御回路１３に接
続され、電源供給回路１４は遅延信号生成回路１１及び
検出信号生成回路１６とターゲット回路１５へ電源電圧
VDDを供給する。なお、電源供給回路１４はさらに、パ
ルス発生回路１０と遅延差検出回路１２、及び制御回路
１３へ電源電圧ＶDDを供給しても良い。
【００２５】上記のような構成を有する半導体装置で
は、まずパルス発生回路１０はクロック信号Ｃｋを入力
して基準パルス信号Ｓ１を生成すると共に、生成された
基準信号Ｓ１の遅延量を検出するための検出パルス信号
Ｓ３を生成する。ここで、検出パルス信号Ｓ３は上記基
準パルス信号Ｓ１に対して、クロック信号Ｃｋの１サイ
クル分遅延した信号とされる。
【００２６】また、基準パルス信号Ｓ１は遅延信号生成
回路１１に供給され、ターゲット回路１５のクリティカ
ルパスが有する遅延成分と同等な遅延成分により遅延さ
れて遅延パルス信号Ｓ２が生成される。なお、「クリテ
ィカルパス」とは、ターゲット回路１５の持つ信号伝送
経路の中で、信号伝播遅延時間が最大となる伝送経路を
いう。
【００２７】一方、検出パルス信号Ｓ３は検出信号生成
回路１６に供給され、所定時間遅延されて検出パルス信
号Ｓ６が生成される。
【００２８】そして、遅延差検出回路１２は、上記のよ
うに生成された遅延パルス信号Ｓ２と検出信号生成回路
１６から供給された検出パルス信号Ｓ６との位相を比較
し、遅延差を検出して該遅延差に応じた信号Ｓ４を生成
する。このとき、制御回路１３は供給された信号Ｓ４に
応じて、上記遅延差を０とするための制御信号Ｓ５を電
源供給回路１４へ供給する。これより、電源供給回路１
４は、上記遅延差が０となるまで電源電圧ＶDDを下げ、
ターゲット回路１５の低消費電力化を実現する。
【００２９】図２は、図１に示された遅延信号生成回路
１１及び検出信号生成回路１６の構成例を示す図であ
る。図２に示されるように、遅延信号生成回路１１は直
列に多段接続された複数のバッファ７とセレクタＳＥと
を含むと共に、検出信号生成回路１６はセレクタＳＥ２
を含む。
【００３０】ここで、セレクタＳＥはレジスタ８から供
給された設定信号ＳＳに応じて、上記バッファ７間のい
ずれか一つのノードと出力ノードとを選択的に接続し、
供給された基準パルス信号Ｓ１が伝播するバッファ７の
段数を調整することによって、ターゲット回路１５と同
じ遅延特性を実現する。
【００３１】また、セレクタＳＥ２はレジスタ８から供
給された設定信号ＳＳに応じて、セレクタＳＥ２内の伝
送経路を選択する。なお、上記設定信号ＳＳは予めレジ
スタ８に格納されるが、外部ピン（図示していない）を
介して外部からセレクタＳＥ，ＳＥ２へ供給するように
しても良い。
【００３２】また、検出信号生成回路１６はセレクタＳ
Ｅ２を含むことによって、遅延信号生成回路１１内の信
号伝送経路に含まれた不要な遅延成分、すなわちセレク
タＳＥによる遅延成分と同じ遅延成分を有するものとさ
れる。
【００３３】従って、図１に示された半導体装置では、
基準パルス信号Ｓ１が遅延信号生成回路１１に含まれた
セレクタＳＥによって遅延される時間と同じ時間だけ、
検出パルス信号Ｓ３が検出信号生成回路１６によって遅
延されるため、該遅延時間が相殺される。このため、本
半導体装置においては、基準パルス信号Ｓ１を検出パル
ス信号Ｓ３に対して、精度よくバッファ７の遅延成分だ
け遅延させることができる。
【００３４】以上より、本発明の実施の形態１に係る半
導体装置によれば、遅延パルス信号Ｓ２に含まれた不要
な遅延分だけ検出パルス信号Ｓ３も遅延され、検出パル
ス信号Ｓ３に対する遅延パルス信号Ｓ２の遅延量が、所
望の遅延成分のみに起因したものとすることができるた
め、ターゲット回路１５のクリティカルパス特性に対し
て、許容範囲内の限度まで高精度に電源電圧を低減する
ことができる。
【００３５】なお、図２に示された遅延信号生成回路１
１では、遅延素子としてバッファ７が用いられるが、図
３に示されるようにバッファ７の代わりに配線遅延素子
１８を用いて遅延信号生成回路１１ａを構成しても良
く、さらに他の遅延素子を用いて遅延信号生成回路を構
成することもできる。 [実施の形態２]本発明の実施の形態２に係る半導体装置
は、上記実施の形態１に係る半導体装置と同様な構成を
有するが、上記遅延信号生成回路１１と検出信号生成回
路１６の代わりに、図４に示された遅延信号生成回路１
１ｂと検出信号生成回路１６ｂを含むものとされる。
【００３６】ここで、遅延信号生成回路１１ｂには遅延
要素１９が備えられるが、検出信号生成回路１６ｂにも
遅延要素２０が配設される。
【００３７】そして、本実施の形態２に係る半導体装置
においては、上記遅延要素１９による遅延成分と遅延要
素２０による遅延成分との差が所望の遅延成分、すなわ
ちターゲット回路１５のクリティカルパスが有する遅延
成分となるように構成される。
【００３８】また、上記遅延要素１９と遅延要素２０と
は、それぞれ図５（ａ）及び図５（ｂ）に示されたゲー
ト遅延要素により構成することができる。すなわち、例
えば上記遅延要素１９は図５（ａ）に示されるように、
直列接続された二つのバッファ２１，２２によって構成
されると共に、遅延要素２０は図５（ｂ）に示されるよ
うに、一つのバッファ２３により構成される。
【００３９】このような構成によれば、遅延信号生成回
路１１ｂは検出信号生成回路１６ｂに比してバッファ一
段分だけ大きな遅延成分を持つことになるため、バッフ
ァ一段分のゲート遅延成分を評価対象として再現するこ
とができる。
【００４０】さらに、本発明の実施の形態２に係る半導
体装置によれば、遅延信号生成回路１１ｂと検出信号生
成回路１６ｂの入力容量が等しくされるため、全体とし
て生成される遅延成分の精度を高めることができる。
【００４１】また、図４に示された遅延要素１９及び遅
延要素２０は、それぞれ図６（ａ）及び図６（ｂ）に示
された二段のインバータにより構成することができる。
ここで、インバータ２４及びインバータ２５は同じトラ
ンジスタサイズで構成され、それぞれ出力ノードと電源
電圧ノードとの間にはＰチャネルＭＯＳトランジスタＰ
Ｔが並列接続され、上記出力ノードと接地ノードとの間
にはＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２が並
列接続される。そして、インバータ２４に含まれたＮチ
ャネルＭＯＳトランジスタＮＴ２のゲートは接地ノード
に接続される一方、インバータ２５に含まれたＮチャネ
ルＭＯＳトランジスタＮＴ２のゲートが入力ノードに接
続される。
【００４２】以上より、インバータ２４を構成するＮチ
ャネルＭＯＳトランジスタのトランジスタサイズは、イ
ンバータ２５を構成するＮチャネルＭＯＳトランジスタ
のトランジスタサイズの１／２となっている。従って、
ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２が負荷容
量から電荷を放電する過程では、両インバータ２４，２
５間の遅延時間に差が生じる一方、ＰチャネルＭＯＳト
ランジスタＰＴが該負荷容量を充電する過程では遅延差
が生じない。
【００４３】このため、図６に示されたインバータによ
り遅延要素１９，２０を構成すれば、ＮチャネルＭＯＳ
トランジスタによる負荷放電の遅延成分のみを評価対象
として再現することができる。
【００４４】また、図４に示された遅延要素１９及び遅
延要素２０は、それぞれ図７（ａ）及び図７（ｂ）に示
された二段のインバータにより構成することができる。
ここで、インバータ２６及びインバータ２７は同じトラ
ンジスタサイズで構成され、それぞれ出力ノードと電源
電圧ノードとの間にはＰチャネルＭＯＳトランジスタＰ
Ｔ１，ＰＴ２が並列接続され、上記出力ノードと接地ノ
ードとの間にはＮチャネルＭＯＳトランジスタＮＴが並
列接続される。そして、インバータ２６に含まれたＰチ
ャネルＭＯＳトランジスタＰＴ２のゲートは電源電圧ノ
ードに接続される一方、インバータ２７に含まれたＰチ
ャネルＭＯＳトランジスタＰＴ２のゲートが入力ノード
に接続される。
【００４５】以上より、インバータ２６を構成するＰチ
ャネルＭＯＳトランジスタのトランジスタサイズは、イ
ンバータ２７を構成するＰチャネルＭＯＳトランジスタ
のトランジスタサイズの１／２となっている。従って、
ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２が負荷充
電する過程では、両インバータ２６，２７間の遅延時間
に差が生じる一方、ＮチャネルＭＯＳトランジスタＮＴ
が負荷放電する過程では遅延差が生じない。
【００４６】このため、図７に示されたインバータによ
り遅延要素１９，２０を構成すれば、ＰチャネルＭＯＳ
トランジスタによる負荷充電の遅延成分のみを評価対象
として再現することができる。
【００４７】また、図４に示された遅延要素１９及び遅
延要素２０は、それぞれ図８（ａ）及び図８（ｂ）に示
されたインバータ２８，２９により構成することができ
る。ここで、インバータ２８，２９は同じトランジスタ
サイズで構成され、インバータ２８の出力ノードと接地
ノードとの間にはＮチャネルＭＯＳトランジスタが４段
スタック（直列接続）されたスタックＮＭＯＳトランジ
スタ部ＳＮが備えられる。なお、インバータ２９の出力
ノードと接地ノードとの間には、一つのＮチャネルＭＯ
ＳトランジスタＮＴが接続される。
【００４８】このような構成によれば、直列接続された
ＮチャネルＭＯＳトランジスタの数の差に応じた時間だ
け、インバータ２８による放電時間がインバータ２９に
よる放電時間より長くなる。
【００４９】以上より、インバータ２８，２９がＮチャ
ネルＭＯＳトランジスタにより放電する時間のみに差が
生じ、スタックＮＭＯＳトランジスタ部ＳＮによる遅延
成分のみを評価対象として再現することができる。
【００５０】また、図４に示された遅延要素１９及び遅
延要素２０は、それぞれ図９（ａ）及び図９（ｂ）に示
されたインバータ３０，３１により構成することができ
る。ここで、インバータ３０，３１は同じトランジスタ
サイズで構成され、インバータ３０の出力ノードと電源
電圧ノードとの間にはＰチャネルＭＯＳトランジスタが
４段スタック（直列接続）されたスタックＰＭＯＳトラ
ンジスタ部ＰＮが備えられる。なお、インバータ３１の
出力ノードと電源電圧ノードとの間には、一つのＰチャ
ネルＭＯＳトランジスタＰＴが接続される。
【００５１】このような構成によれば、直列接続された
ＰチャネルＭＯＳトランジスタの数の差に応じた時間だ
け、インバータ３０による充電時間がインバータ３１に
よる充電時間より長くなる。
【００５２】以上より、インバータ３０，３１がＰチャ
ネルＭＯＳトランジスタにより充電する時間のみに差が
生じ、スタックＰＭＯＳトランジスタ部ＰＮによる遅延
成分のみを評価対象として再現することができる。
【００５３】また、図４に示された遅延要素１９及び遅
延要素２０は、それぞれゲート長の長いトランジスタで
構成されたインバータ、最小ゲート長のトランジスタで
構成されたインバータにより構成することができる。
【００５４】このような構成によれば、ゲート長が長い
トランジスタを使用したゲート素子の遅延成分のみを評
価対象として再現することができる。
【００５５】また、図４に示された遅延要素１９及び遅
延要素２０は、それぞれ図１０（ａ）及び図１０（ｂ）
に示されたゲート遅延要素により構成することができ
る。ここで、図１０に示されるように、両遅延要素１
９，２０は共に、直列接続されたバッファ３２，３３を
備えるが、図１０（ａ）に示されたバッファ３２の出力
ノードには容量Ｃ１が接続される点で相違する。
【００５６】このような構成によれば、大きな負荷容量
を駆動する場合における遅延成分を評価する際、該評価
対象をバッファ３２に接続された容量Ｃ１のみによる遅
延成分とすることができる。
【００５７】また、図４に示された遅延要素１９及び遅
延要素２０は、それぞれ図１１（ａ）及び図１１（ｂ）
に示されたドライバ３４とレシーバ３５及び配線３６に
より構成することができる。ここで、図１１（ａ）及び
図１１（ｂ）に示された配線３６は同じ長さとされ、該
配線３６を駆動する両ドライバ３４は同じサイズとされ
る。さらに、図１１（ａ）及び図１１（ｂ）に示された
両レシーバ３５も同じサイズとされる。
【００５８】そして、図１１（ａ）に示された遅延信号
生成回路の遅延要素ではレシーバ３５の入力ノードが配
線３６の終端に接続されると共に、図１１（ｂ）に示さ
れた検出信号生成回路の遅延要素ではレシーバ３５の入
力ノードが配線３６の始端に接続される。
【００５９】このような構成によれば、ドライバ３４の
出力抵抗や配線３６による負荷の差による遅延誤差を抑
制し、再現される配線遅延成分の精度を高めることがで
きる。
【００６０】なお、図１１（ｂ）に示された遅延要素で
は、レシーバ３５の入力ノードが配線２６の始端に接続
されるが、配線３６の途中に接続されるようにしても良
い。
【００６１】また、一般に半導体集積回路では、複数の
配線層を使用しているが、これらの配線層間においては
プロセスばらつきが異なる場合がある。そこで、このよ
うなプロセスばらつきに対応するため、複数の配線層を
混合することによって配線３６を構成すると良い。すな
わち、配線３６は、例えば図１２に示されるように、一
層目に形成された配線層３７ａと二層目に形成された配
線層３７ｂ、三層目に形成された配線層３７ｃ、及び四
層目に形成された配線層３７ｄが順次接続された構造と
される。そしてこのとき、上記のような複数の配線層
は、ターゲット回路１５が使用している配線層の比率に
応じた混合比とされる。
【００６２】以上より、本発明の実施の形態２に係る半
導体装置によれば、両遅延要素１９，２０による遅延特
性の差として、より精度の高い遅延成分を再現すること
ができる。 [実施の形態３]本発明の実施の形態３に係る半導体装置
は、上記実施の形態１に係る半導体装置と同様な構成を
有するが、上記遅延信号生成回路１１と検出信号生成回
路１６の代わりに、図１３に示された遅延信号生成回路
１１ｃと検出信号生成回路１６ｃを含むものとされる。
【００６３】図１３に示されるように、本実施の形態３
に係る遅延信号生成回路１１ｃは直列接続された遅延信
号生成部３８，４１を含むと共に、検出信号生成回路１
６ｃは直列接続された検出信号生成部４７，４９を含
む。ここで、遅延信号生成部３８はバッファ３９と直列
接続された複数の配線遅延素子４０、及びセレクタＳＥ
を含むと共に、遅延信号生成部４１はバッファ４２と直
列接続された複数の配線遅延素子４３、該配線遅延素子
４３間の各中間ノードに並列接続された複数のバッファ
４４、該バッファ４４の各出力ノードに接続された複数
の可変容量Ｃ２からなる負荷調整部４５、及びセレクタ
ＳＥ３を含む。そして、上記セレクタＳＥの出力ノード
はバッファ４２に接続される。
【００６４】一方、検出信号生成部４７はバッファ４８
とセレクタＳＥ２を含み、検出信号生成部４９はバッフ
ァ５０と、並列接続されたバッファ４４とセレクタＳＥ
４とを含む。そして、上記セレクタＳＥ２の出力ノード
はバッファ５０に接続される。
【００６５】上記において、上記セレクタＳＥ，ＳＥ２
には、ターゲット回路１５に内蔵されたレジスタ８ある
いは外部ピン（図示していない）から設定信号ＳＳ１が
供給され、セレクタＳＥ３，ＳＥ４には同じく上記レジ
スタ８あるいは外部ピンから設定信号ＳＳ２が供給され
る。そして、バッファ３９には基準パルス信号Ｓ１が供
給され、バッファ４８には検出パルス信号Ｓ３が供給さ
れる。また、セレクタＳＥ３から遅延パルス信号Ｓ２が
出力され、セレクタＳＥ４から検出パルス信号Ｓ６が出
力される。
【００６６】上記のような本実施の形態３に係る半導体
装置は、例えば長い配線を伝播する結果、波形がなまっ
た信号を受信するレシーバにさらに負荷容量が付いてい
る伝送経路の遅延特性を再現するものである。
【００６７】すなわち一般に、上記のような伝送経路
は、１サイクルに占める配線遅延とレシーバ遅延の割合
が非常に大きく、該遅延成分が該経路全体の伝送特性を
支配している場合が多い。従って、本実施の形態３に係
る半導体装置は、このような特殊ケースにおいて、配線
遅延成分の調整とレシーバ負荷容量の調整を同時に実現
するものである。
【００６８】具体的には、遅延信号生成部３８は、細か
い配線遅延の調整が行えるように配線遅延素子４０は短
い配線により構成されている。一方、遅延信号生成部４
１は長い配線により構成され、粗い配線遅延の調整しか
行えないようになっており、可変容量Ｃ２はレジスタ８
や外部ピン（図示していない）から供給された負荷容量
設定信号ＳＳ３に応じて任意の容量に設定される。
【００６９】以上より、本発明の実施の形態３に係る半
導体装置によれば、設定信号ＳＳ２を用いてセレクタＳ
Ｅ３を任意に設定することにより配線遅延を大まかに調
整し、さらに設定信号ＳＳ１を用いてセレクタＳＥを任
意に設定することにより、配線遅延を階層的にさらに細
かく調整することができる。そしてさらに、設定信号Ｓ
Ｓ３を用いて負荷調整部４５を調整することによって、
負荷容量の調整を同時に行うことができる。
【００７０】従って、本実施の形態３に係る半導体装置
は、回路面積が最小に抑えられつつ、精度の高い遅延調
整機能を持つことができる。 [実施の形態４]本発明の実施の形態４に係る半導体装置
は、上記実施の形態１に係る半導体装置と同様な構成を
有するが、上記遅延信号生成回路１１と検出信号生成回
路１６の代わりに、図１４に示された遅延信号生成回路
１１ｄと検出信号生成回路１６ｄを含むものとされる。
ここで本実施の形態４に係る遅延信号生成回路１１ｄ及
び検出信号生成回路１６ｂは、それぞれ実施の形態３に
係る遅延信号生成回路１１ｃ及び検出信号生成回路１６
ｃと同様な構成を有するが、調整対象とする遅延成分が
相違するものである。以下に、具体的に説明する。
【００７１】図１４に示されるように、本実施の形態４
に係る遅延信号生成回路１１ｄは直列接続された遅延信
号生成回路１１と遅延信号生成部３８とを含むと共に、
検出信号生成回路１６ｄは直列接続された検出信号生成
回路１６と検出信号生成部４７とを含む。ここで、セレ
クタＳＥの出力ノードはバッファ３９に接続され、セレ
クタＳＥ２の出力ノードはバッファ４８に接続される。
【００７２】このような構成を有する本実施の形態４に
係る半導体装置は、ゲート遅延成分の調整と配線遅延成
分の調整を同時に実現するものである。
【００７３】具体的には、本実施の形態４に係る半導体
装置においては、設定信号ＳＳ１を用いてセレクタＳ
Ｅ，ＳＥ２を任意に設定することによりゲート遅延成分
を調整し、さらに設定信号ＳＳ２を用いてセレクタＳ
Ｅ，ＳＥ２を任意に設定することにより、配線遅延成分
を調整することができる。
【００７４】従って、本実施の形態４に係る半導体装置
によれば、特性が異なる遅延成分を持ったターゲット回
路１５の遅延成分を再現することができる。
【００７５】なお、本発明の実施の形態４に係る半導体
装置においては、遅延要素として遅延信号生成回路１１
内にはバッファ７が備えられ、遅延信号生成部３８内に
は配線遅延素子４０が備えられるが、これらのバッファ
７や配線遅延４０の代わりに、図５から図１１に示され
た種々の遅延要素を任意に組み合わせて用いることがで
きる。
【００７６】また、上記のように異なる遅延成分を有す
る遅延信号生成回路あるいは遅延信号生成部を複数個直
列接続すれば、ターゲット回路１５のより複雑な遅延特
性を再現することができるため、ターゲット回路１５の
電源電圧調整における精度及び汎用性をさらに高めるこ
とができる。
【００７７】
【発明の効果】本発明に係る半導体装置によれば、遅延
手段に内蔵された遅延量切り替え手段自体による遅延時
間が基準信号生成手段により相殺され、内部回路の遅延
成分に匹敵する遅延成分を精度よく実現することができ
るため、電源電圧調整手段による電源電圧の調整精度を
向上させることができる。これより、内部回路へ供給す
る電源電圧を精度良く制御することができるため、半導
体装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態１に係る半導体装置の構成
を示すブロック図である。
【図２】図１に示された遅延信号生成回路と検出信号生
成回路の第一の構成例を示す図である。
【図３】図１に示された遅延信号生成回路と検出信号生
成回路の第二の構成例を示す図である。
【図４】本発明の実施の形態２に係る遅延信号生成回路
と検出信号生成回路の構成を示す図である。
【図５】図４に示されたゲート遅延要素の第一の構成例
を示す図である。
【図６】図４に示されたゲート遅延要素の第二の構成例
を示す図である。
【図７】図４に示されたゲート遅延要素の第三の構成例
を示す図である。
【図８】図４に示されたゲート遅延要素の第四の構成例
を示す図である。
【図９】図４に示されたゲート遅延要素の第五の構成例
を示す図である。
【図１０】図４に示されたゲート遅延要素の第六の構成
例を示す図である。
【図１１】図４に示されたゲート遅延要素の第七の構成
例を示す図である。
【図１２】図１１に示された配線遅延要素の構成を説明
する平面図である。
【図１３】本発明の実施の形態３に係る半導体装置の構
成を示す図である。
【図１４】本発明の実施の形態４に係る半導体装置の構
成を示す図である。
【図１５】従来の半導体装置の構成を示すブロック図で
ある。
【図１６】図１５に示された半導体装置の動作を説明す
る波形図である。
【図１７】図１５に示された遅延信号生成回路の構成を
示す図である。
【符号の説明】
７，２１，２２，２３，３２，３３，３９，４２，４
４，４８，５０ バッファ、８ レジスタ、１０ パル
ス発生回路、１１，１１ａ，１１ｂ，１１ｃ，１１ｄ
遅延信号生成回路、１２ 遅延差検出回路、１３ 制御
回路、１４ 電源供給回路、１５ ターゲット回路、１
６，１６ｂ，１６ｃ，１６ｄ 検出信号生成回路、１７
遅延素子、１８，４０，４３ 配線遅延素子、１９，
２０ 遅延要素、２４〜３１ インバータ、３４ ドラ
イバ、３５ レシーバ、３６ 配線、３７ａ〜３７ｄ
配線層、３８，４１ 遅延信号生成部、４５ 負荷調整
部、４７，４９ 検出信号生成部、SE，SE2，SE3，SE4
セレクタ、ＰＴ，ＰＴ１，ＰＴ２ ＰチャネルＭＯＳ
トランジスタ、ＮＴ，ＮＴ１，ＮＴ２ ＮチャネルＭＯ
Ｓトランジスタ、ＳＮ スタックＮＭＯＳトランジスタ
部、ＰＮ スタックＰＭＯＳトランジスタ部、Ｃ１ 容
量、Ｃ２ 可変容量。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 DF01 DF07 DF08 EZ20 5F048 AB04 AB05 AB10 AC03 BA01 BB01 5J001 AA05 AA11 BB00 BB12 BB20 CC03 DD00 DD01

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 内部回路を含む半導体装置であって、 内蔵される遅延量切り替え手段により、前記内部回路の
    クリティカルパスを構成する遅延成分により遅延される
    時間だけ入力信号を遅延させて遅延信号を生成する遅延
    手段と、 前記遅延量切り替え手段と同じ遅延成分を有し、前記入
    力信号に対して位相が内部動作クロック信号の一周期分
    遅れた基準信号を生成する基準信号生成手段と、 前記基準信号と前記遅延信号の位相差を検出する位相差
    検出手段と、 前記位相差検出手段により検出された前記位相差に応じ
    て前記内部回路へ供給する電源電圧の大きさを調整する
    電源電圧調整手段とを備えたことを特徴とする半導体装
    置。
  2. 【請求項２】 前記遅延手段は、ゲート、配線、容量、
    あるいはＭＯＳトランジスタのいずれかにより前記入力
    信号を遅延させる請求項１に記載の半導体装置。
  3. 【請求項３】 前記配線は、前記内部回路を構成する複
    数の配線層を前記複数の配線層の構成比で接続すること
    により生成された請求項２に記載の半導体装置。
  4. 【請求項４】 前記遅延手段と前記基準信号生成手段の
    間における遅延成分の差が、前記内部回路のクリティカ
    ルパスを構成する素子による遅延成分とされた請求項１
    に記載の半導体装置。
  5. 【請求項５】 内部回路を含む半導体装置であって、 内蔵される第一の遅延量切り替え手段により、前記内部
    回路のクリティカルパスを構成する第一の遅延成分によ
    り遅延される第一の時間だけ前記第一の遅延成分により
    入力信号を遅延させて第一遅延信号を生成する第一遅延
    手段と、 内蔵される第二の遅延量切り替え手段により、前記内部
    回路のクリティカルパスを構成する第二の遅延成分によ
    り遅延される第二の時間だけ前記第二の遅延成分により
    前記第一遅延信号を遅延させて第二遅延信号を生成する
    第二遅延手段と、 前記第一及び第二の遅延量切り替え手段と同じ遅延成分
    を有し、前記入力信号に対して位相が内部動作クロック
    信号の一周期分遅れた基準信号を生成する基準信号生成
    手段と、 前記基準信号と前記第二遅延信号の位相差を検出する位
    相差検出手段と、 前記位相差検出手段により検出された前記位相差に応じ
    て前記内部回路へ供給する電源電圧の大きさを調整する
    電源電圧調整手段とを備えたことを特徴とする半導体装
    置。
  6. 【請求項６】 前記第一の遅延成分は第一の長さを有す
    る配線による遅延成分であり、前記第二の遅延成分は前
    記第一の長さより長い第二の長さを有する配線による遅
    延成分とされる請求項５に記載の半導体装置。
  7. 【請求項７】 前記第二の遅延成分は、可変容量による
    遅延成分をさらに含む請求項６に記載の半導体装置。
  8. 【請求項８】 前記第一の遅延成分はゲートによる遅延
    成分であり、前記第二の遅延成分は配線による遅延成分
    とされる請求項５に記載の半導体装置。
JP2001243801A 2001-08-10 2001-08-10 半導体装置 Expired - Fee Related JP3478284B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001243801A JP3478284B2 (ja) 2001-08-10 2001-08-10 半導体装置
US10/216,318 US6657467B2 (en) 2001-08-10 2002-08-12 Delay control circuit with internal power supply voltage control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001243801A JP3478284B2 (ja) 2001-08-10 2001-08-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2003060052A true JP2003060052A (ja) 2003-02-28
JP3478284B2 JP3478284B2 (ja) 2003-12-15

Family

ID=19073836

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001243801A Expired - Fee Related JP3478284B2 (ja) 2001-08-10 2001-08-10 半導体装置

Country Status (2)

Country Link
US (1) US6657467B2 (ja)
JP (1) JP3478284B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009159503A (ja) * 2007-12-27 2009-07-16 Nec Corp モニタ回路及び電力低減システム
JP2010109154A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置、内部信号タイミング回路、及び遅延時間測定方法
JP2010192590A (ja) * 2009-02-17 2010-09-02 Fujitsu Semiconductor Ltd 多電源システム、半導体集積回路、及び電源制御回路
JP2010539597A (ja) * 2007-09-13 2010-12-16 ラピッド・ブリッジ・エルエルシー 省面積及び省電力のスタンダードセル方法
JP2013211416A (ja) * 2012-03-30 2013-10-10 Lapis Semiconductor Co Ltd 動作マージン制御回路、半導体装置、電子機器、及び動作マージン制御方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868503B1 (en) * 2002-01-19 2005-03-15 National Semiconductor Corporation Adaptive voltage scaling digital processing component and method of operating the same
US7409621B2 (en) 2002-12-26 2008-08-05 Intel Corporation On-chip jitter testing
JP4501352B2 (ja) * 2003-03-31 2010-07-14 ソニー株式会社 半導体装置
JP4413516B2 (ja) * 2003-03-31 2010-02-10 シャープ株式会社 信号タイミング調整システムおよび信号タイミング調整量設定プログラム
US7009433B2 (en) * 2003-05-28 2006-03-07 Lattice Semiconductor Corporation Digitally controlled delay cells
US7498870B2 (en) * 2004-03-04 2009-03-03 Texas Instruments Incorporated Adaptive voltage control for performance and energy optimization
US7437580B2 (en) * 2004-05-05 2008-10-14 Qualcomm Incorporated Dynamic voltage scaling system
US7205805B1 (en) * 2004-11-02 2007-04-17 Western Digital Technologies, Inc. Adjusting power consumption of digital circuitry relative to critical path circuit having the largest propagation delay error
US7307471B2 (en) * 2005-08-26 2007-12-11 Texas Instruments Incorporated Adaptive voltage control and body bias for performance and energy optimization
JP4905354B2 (ja) 2005-09-20 2012-03-28 富士通株式会社 電源電圧調整装置
US7378833B2 (en) * 2005-09-30 2008-05-27 Intel Corporation Supply voltage characteristic measurement
US7495495B2 (en) * 2005-11-17 2009-02-24 Lattice Semiconductor Corporation Digital I/O timing control
US7486060B1 (en) 2006-03-30 2009-02-03 Western Digital Technologies, Inc. Switching voltage regulator comprising a cycle comparator for dynamic voltage scaling
US7551383B1 (en) 2006-06-28 2009-06-23 Western Digital Technologies, Inc. Adjusting voltage delivered to disk drive circuitry based on a selected zone
US7330019B1 (en) 2006-10-31 2008-02-12 Western Digital Technologies, Inc. Adjusting on-time for a discontinuous switching voltage regulator
US7865750B2 (en) * 2007-02-06 2011-01-04 International Business Machines Corporation Fan speed control from adaptive voltage supply
US8615767B2 (en) * 2007-02-06 2013-12-24 International Business Machines Corporation Using IR drop data for instruction thread direction
US7895454B2 (en) * 2007-02-06 2011-02-22 International Business Machines Corporation Instruction dependent dynamic voltage compensation
US7936153B2 (en) * 2007-02-06 2011-05-03 International Business Machines Corporation On-chip adaptive voltage compensation
US7779235B2 (en) * 2007-02-06 2010-08-17 International Business Machines Corporation Using performance data for instruction thread direction
US7714635B2 (en) * 2007-02-06 2010-05-11 International Business Machines Corporation Digital adaptive voltage supply
US7560945B2 (en) * 2007-02-06 2009-07-14 International Business Machines Corporation Integrated circuit failure prediction
US7971035B2 (en) * 2007-02-06 2011-06-28 International Business Machines Corporation Using temperature data for instruction thread direction
US8022685B2 (en) * 2007-02-06 2011-09-20 International Business Machines Corporation Temperature dependent voltage source compensation
US9134782B2 (en) 2007-05-07 2015-09-15 Nvidia Corporation Maintaining optimum voltage supply to match performance of an integrated circuit
US7760011B2 (en) * 2007-08-10 2010-07-20 Texas Instruments Incorporated System and method for auto-power gating synthesis for active leakage reduction
US7797131B2 (en) * 2007-08-24 2010-09-14 International Business Machines Corporation On-chip frequency response measurement
US8005880B2 (en) * 2007-08-24 2011-08-23 International Business Machines Corporation Half width counting leading zero circuit
US8185572B2 (en) * 2007-08-24 2012-05-22 International Business Machines Corporation Data correction circuit
US7921312B1 (en) 2007-09-14 2011-04-05 National Semiconductor Corporation System and method for providing adaptive voltage scaling with multiple clock domains inside a single voltage domain
US7733189B1 (en) 2007-09-14 2010-06-08 Western Digital Technologies, Inc. Oscillator comprising foldover detection
US8085020B1 (en) 2008-06-13 2011-12-27 Western Digital Technologies, Inc. Switching voltage regulator employing dynamic voltage scaling with hysteretic comparator
KR101004677B1 (ko) * 2008-12-30 2011-01-04 주식회사 하이닉스반도체 내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법
US8258775B2 (en) * 2009-04-15 2012-09-04 Via Technologies, Inc. Method and apparatus for determining phase error between clock signals
JP2011066317A (ja) * 2009-09-18 2011-03-31 Sony Corp 半導体装置
KR101086877B1 (ko) * 2010-02-25 2011-11-25 주식회사 하이닉스반도체 반도체 장치
US8937404B1 (en) 2010-08-23 2015-01-20 Western Digital Technologies, Inc. Data storage device comprising dual mode independent/parallel voltage regulators
US8810304B2 (en) * 2012-09-28 2014-08-19 Intel Corporation Adaptive power gating and regulation
US9939883B2 (en) 2012-12-27 2018-04-10 Nvidia Corporation Supply-voltage control for device power management
US9766649B2 (en) * 2013-07-22 2017-09-19 Nvidia Corporation Closed loop dynamic voltage and frequency scaling
US9602083B2 (en) 2013-07-03 2017-03-21 Nvidia Corporation Clock generation circuit that tracks critical path across process, voltage and temperature variation
US10103719B2 (en) 2013-07-22 2018-10-16 Nvidia Corporation Integrated voltage regulator with in-built process, temperature and aging compensation
US10466763B2 (en) 2013-12-02 2019-11-05 Nvidia Corporation Dynamic voltage-frequency scaling to limit power transients
GB2567420B (en) * 2017-10-02 2020-07-08 Advanced Risc Mach Ltd Adaptive voltage scaling methods and systems therefor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE469203B (sv) * 1988-11-18 1993-05-24 Ellemtel Utvecklings Ab Foerfarande och anordning foer att restaurera en datasignal
US5451894A (en) * 1993-02-24 1995-09-19 Advanced Micro Devices, Inc. Digital full range rotating phase shifter
SE501190C2 (sv) * 1993-04-28 1994-12-05 Ellemtel Utvecklings Ab Digitalt styrd kristalloscillator
US5939912A (en) * 1997-06-18 1999-08-17 Lsi Logic Corporation Recovery circuit having long hold time and phase range
JP2001075671A (ja) * 1999-09-08 2001-03-23 Nec Corp 位相補償回路

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010539597A (ja) * 2007-09-13 2010-12-16 ラピッド・ブリッジ・エルエルシー 省面積及び省電力のスタンダードセル方法
US8423930B2 (en) 2007-09-13 2013-04-16 Qualcomm Incorporated Area and power saving standard cell methodology
JP2013102443A (ja) * 2007-09-13 2013-05-23 Qualcomm Inc 省面積及び省電力のスタンダードセル方法
CN103425839A (zh) * 2007-09-13 2013-12-04 高通股份有限公司 面积及功率节省标准单元方法
US8893063B2 (en) 2007-09-13 2014-11-18 Qualcomm Incorporated Area and power saving standard cell methodology
JP2009159503A (ja) * 2007-12-27 2009-07-16 Nec Corp モニタ回路及び電力低減システム
JP2010109154A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置、内部信号タイミング回路、及び遅延時間測定方法
JP2010192590A (ja) * 2009-02-17 2010-09-02 Fujitsu Semiconductor Ltd 多電源システム、半導体集積回路、及び電源制御回路
JP2013211416A (ja) * 2012-03-30 2013-10-10 Lapis Semiconductor Co Ltd 動作マージン制御回路、半導体装置、電子機器、及び動作マージン制御方法

Also Published As

Publication number Publication date
JP3478284B2 (ja) 2003-12-15
US20030030483A1 (en) 2003-02-13
US6657467B2 (en) 2003-12-02

Similar Documents

Publication Publication Date Title
JP3478284B2 (ja) 半導体装置
US6201423B1 (en) Semiconductor device, semiconductor system, and digital delay circuit
US9331702B2 (en) Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US20050093594A1 (en) Delay locked loop phase blender circuit
US6194937B1 (en) Synchronous delay circuit system
US6525584B2 (en) Digital phase interpolator for controlling delay time and method thereof
JP3167915B2 (ja) プロセス変動に耐える遅延回路
US7119596B2 (en) Wide-range programmable delay line
US20040150438A1 (en) Frequency multiplier capable of adjusting duty cycle of a clock and method used therein
US20090058483A1 (en) Duty cycle correcting circuit and method
US6121813A (en) Delay circuit having a noise reducing function
US7042268B2 (en) Clock control circuit and method
WO2005031975A1 (en) Timing generator with bias current compensation circuit and method
JP3583103B2 (ja) 可変遅延回路
JP3527225B2 (ja) 位相混合器及びこれを利用した多重位相発生器
US20020105848A1 (en) Supply voltage generating circuit and semiconductor memory device using same
US6958641B2 (en) Delay circuit with more-responsively adapting delay time
US6717479B2 (en) Delay circuit and ring oscillator
US5668491A (en) Variable delay circuit
JP2006333472A (ja) 遅延ロックループ、および、遅延鎖の設定方法
US20060170478A1 (en) Delay circuit for semiconductor device
US7030673B2 (en) Phase splitter circuit
JP2937591B2 (ja) 基板バイアス発生回路
JP2001318111A (ja) 静電容量測定回路、静電容量比較器、およびバッファ回路
JP2000201058A (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091003

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091003

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101003

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101003

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111003

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121003

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131003

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees