JP3527225B2 - 位相混合器及びこれを利用した多重位相発生器 - Google Patents
位相混合器及びこれを利用した多重位相発生器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H03—ELECTRONIC CIRCUITRY
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
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Landscapes
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Description
【０００１】
【発明の属する技術分野】本発明は位相混合器及びこれ
を利用した多重位相発生器に関し、より詳しくは、位相
差を有する２つの入力電圧を利用してその中間位相に該
当する出力電圧を発生させる位相混合器、及び該位相混
合器を利用して任意の位相差を有する出力電圧を発生さ
せ得る多重位相発生器に関する。
を利用した多重位相発生器に関し、より詳しくは、位相
差を有する２つの入力電圧を利用してその中間位相に該
当する出力電圧を発生させる位相混合器、及び該位相混
合器を利用して任意の位相差を有する出力電圧を発生さ
せ得る多重位相発生器に関する。
【０００２】
【従来の技術】位相混合方式を利用するクロック発生器
としてＰＬＬ（Phase Locked Loop）又はＤＬＬ（Delay
ed Locked Loop）を具現するためには、入力された信号
の位相がそれぞれ異なる量だけ遅延された多様な位相の
信号が必要となる。これのためには、入力された２つの
信号の位相差より小さな位相差を有する多様な信号を出
力する位相混合器（Phase-Blender）、及び該位相混合
器を利用した多重位相発生器（Multi-Phase Generato
r）が必要である。
としてＰＬＬ（Phase Locked Loop）又はＤＬＬ（Delay
ed Locked Loop）を具現するためには、入力された信号
の位相がそれぞれ異なる量だけ遅延された多様な位相の
信号が必要となる。これのためには、入力された２つの
信号の位相差より小さな位相差を有する多様な信号を出
力する位相混合器（Phase-Blender）、及び該位相混合
器を利用した多重位相発生器（Multi-Phase Generato
r）が必要である。
【０００３】遅延差を有する２つの入力信号に対して出
力される信号の遅延量を制御することを遅延混合（dela
y mixing）又は遅延補間（delay interpolation）と言
い、実際の出力信号は全体システムの遅延時間（group
delay）だけ追加遅延された信号が出力される。このよ
うな特性を得るためには、２つの信号の電流源比率を制
御しこれらを足して出力を得ることもでき、２つの遅延
された信号をインバータを利用して衝突させることでフ
ァインタップ（fine-tap）を得ることもできる（関連論
文：B.W Garlepp et al., Aportable digital DLL for
high-speed CMOS interface circuit、IEEE J. Solid-s
tate Circuits, vol. 34, pp.632-644,May 1999, 及び
S. Sidiropoulos, High-performance interchip signal
ing, Ph. D. dissertation, Available as Tech. Rep.
CLS-TR-98-760 from http://elib.stanford.edu Comput
er Systems Lab., Stanford University.）。
力される信号の遅延量を制御することを遅延混合（dela
y mixing）又は遅延補間（delay interpolation）と言
い、実際の出力信号は全体システムの遅延時間（group
delay）だけ追加遅延された信号が出力される。このよ
うな特性を得るためには、２つの信号の電流源比率を制
御しこれらを足して出力を得ることもでき、２つの遅延
された信号をインバータを利用して衝突させることでフ
ァインタップ（fine-tap）を得ることもできる（関連論
文：B.W Garlepp et al., Aportable digital DLL for
high-speed CMOS interface circuit、IEEE J. Solid-s
tate Circuits, vol. 34, pp.632-644,May 1999, 及び
S. Sidiropoulos, High-performance interchip signal
ing, Ph. D. dissertation, Available as Tech. Rep.
CLS-TR-98-760 from http://elib.stanford.edu Comput
er Systems Lab., Stanford University.）。
【０００４】位相混合器は後者の方法を利用して遅延時
間（Δｔ）を有する２つの入力（Vin1, Vin2）に対して
Ｎビットの選択コードを入力することによりΔｔを１／
２N単位で分割した出力信号を得る。従って、Ｎビット
コードが‘０’の場合は最小の遅延時間を有する信号
が、‘２N−１’の場合は最大の遅延時間を有する信号
が、また‘０’と‘２N−１’との間の任意の値の場合
はそれに該当する線形的な遅延特性を有する信号がそれ
ぞれ出力されなければならない。
間（Δｔ）を有する２つの入力（Vin1, Vin2）に対して
Ｎビットの選択コードを入力することによりΔｔを１／
２N単位で分割した出力信号を得る。従って、Ｎビット
コードが‘０’の場合は最小の遅延時間を有する信号
が、‘２N−１’の場合は最大の遅延時間を有する信号
が、また‘０’と‘２N−１’との間の任意の値の場合
はそれに該当する線形的な遅延特性を有する信号がそれ
ぞれ出力されなければならない。
【０００５】図１は従来の位相混合器を示している。図
１の位相混合器はＣＭＯＳインバータの出力を利用して
中間遅延量を有する出力信号を生成する方式を取ってい
る。これをより詳細に説明すれば、次の通りである（対
比される２つの信号が位相差を有することは、時間領域
ではこの位相差に対応するだけの時間差を有するとのこ
とを意味するため、以下の説明では位相差と時間差を同
一の意味として使用する）。
１の位相混合器はＣＭＯＳインバータの出力を利用して
中間遅延量を有する出力信号を生成する方式を取ってい
る。これをより詳細に説明すれば、次の通りである（対
比される２つの信号が位相差を有することは、時間領域
ではこの位相差に対応するだけの時間差を有するとのこ
とを意味するため、以下の説明では位相差と時間差を同
一の意味として使用する）。
【０００６】位相混合器２０には位相差のある２つの入
力電圧（Vin1, Vin2）が入力され、また位相混合器２０
は位相差のある３つの出力電圧（Vout1, Vout2, Vout
3）を出力する。位相混合器２０は第１入力電圧（Vin
1）及び第２入力電圧（Vin2）がそれぞれ入力される第
１位相遅延部２１及び第２位相遅延部２２、及び第１及
び第２入力電圧（Vin1, Vin2）の入力される中間位相出
力部３０を有している。第１及び第２位相遅延部２１、
２２はそれぞれ第１及び第２入力電圧（Vin1, Vin2）の
位相に対応する位相を有する第１及び第２出力電圧（Vo
ut1, Vout2）を出力し、中間位相出力部３０は第１入力
電圧（Vin1）と第２入力電圧（Vin2）との中間位相に対
応する位相を有する第３出力電圧（Vout3）を出力す
る。
力電圧（Vin1, Vin2）が入力され、また位相混合器２０
は位相差のある３つの出力電圧（Vout1, Vout2, Vout
3）を出力する。位相混合器２０は第１入力電圧（Vin
1）及び第２入力電圧（Vin2）がそれぞれ入力される第
１位相遅延部２１及び第２位相遅延部２２、及び第１及
び第２入力電圧（Vin1, Vin2）の入力される中間位相出
力部３０を有している。第１及び第２位相遅延部２１、
２２はそれぞれ第１及び第２入力電圧（Vin1, Vin2）の
位相に対応する位相を有する第１及び第２出力電圧（Vo
ut1, Vout2）を出力し、中間位相出力部３０は第１入力
電圧（Vin1）と第２入力電圧（Vin2）との中間位相に対
応する位相を有する第３出力電圧（Vout3）を出力す
る。
【０００７】中間位相出力部３０は第１及び第２入力電
圧（Vin1, Vin2）がそれぞれ入力され、その出力端が互
いに連結された一対の第１インバータ３１ａ、３１ｂ
と、前記第１インバータ３１ａ、３１ｂの出力電圧が入
力され、第３出力電圧（Vout3）を出力する第２インバ
ータ３２とで構成されている。また、第１位相遅延部２
１は直列連結された一対の第３インバータ２１ａ、２１
ｂで構成され、第２位相遅延部２２も直列連結された一
対の第３インバータ２２ａ、２２ｂで構成されている。
圧（Vin1, Vin2）がそれぞれ入力され、その出力端が互
いに連結された一対の第１インバータ３１ａ、３１ｂ
と、前記第１インバータ３１ａ、３１ｂの出力電圧が入
力され、第３出力電圧（Vout3）を出力する第２インバ
ータ３２とで構成されている。また、第１位相遅延部２
１は直列連結された一対の第３インバータ２１ａ、２１
ｂで構成され、第２位相遅延部２２も直列連結された一
対の第３インバータ２２ａ、２２ｂで構成されている。
【０００８】図２には図１の各インバータの具体的な回
路図が示されている。各インバータは、直列連結された
ＰＭＯＳトランジスタ（MP0）とＮＭＯＳトランジスタ
（MN0）で構成されている。ＰＭＯＳトランジスタ（MP
0）のソースにはソース電圧（V DD）が印加され、ＮＭＯ
Ｓトランジスタ（MN0）のソースは接地されている。ま
た、ＰＭＯＳトランジスタ（MP0）のドレインとＮＭＯ
Ｓトランジスタ（MN0）のドレインとは互いに連結され
ている。入力電圧（Vin）はＰＭＯＳトランジスタ（MP
0）のゲート及びＮＭＯＳトランジスタ（MN0）のゲート
にそれぞれ入力され、出力電圧（Vout）はＰＭＯＳトラ
ンジスタ（MP0）とＮＭＯＳトランジスタ（MN0）との連
結部位、即ちドレインから出力される。ＰＭＯＳトラン
ジスタ（MP0）とＮＭＯＳトランジスタ（MN0）は入力電
圧（Vin）に応じてスイッチングされるスイッチとして
動作し、この時のスイッチング方式は、次の表１に示さ
れた通りである。
路図が示されている。各インバータは、直列連結された
ＰＭＯＳトランジスタ（MP0）とＮＭＯＳトランジスタ
（MN0）で構成されている。ＰＭＯＳトランジスタ（MP
0）のソースにはソース電圧（V DD）が印加され、ＮＭＯ
Ｓトランジスタ（MN0）のソースは接地されている。ま
た、ＰＭＯＳトランジスタ（MP0）のドレインとＮＭＯ
Ｓトランジスタ（MN0）のドレインとは互いに連結され
ている。入力電圧（Vin）はＰＭＯＳトランジスタ（MP
0）のゲート及びＮＭＯＳトランジスタ（MN0）のゲート
にそれぞれ入力され、出力電圧（Vout）はＰＭＯＳトラ
ンジスタ（MP0）とＮＭＯＳトランジスタ（MN0）との連
結部位、即ちドレインから出力される。ＰＭＯＳトラン
ジスタ（MP0）とＮＭＯＳトランジスタ（MN0）は入力電
圧（Vin）に応じてスイッチングされるスイッチとして
動作し、この時のスイッチング方式は、次の表１に示さ
れた通りである。
【表１】
【０００９】前記表１は、ＰＭＯＳトランジスタ（MP
0）とＮＭＯＳトランジスタ（MN0）が単純にオン又はオ
フ動作された場合を説明しているが、実際にはＰＭＯＳ
トランジスタ（MP0）とＮＭＯＳトランジスタ（MN0）は
入力電圧（Vin）の大きさの変化によってその抵抗値が
可変され、実質的な短絡状態（又は、開放状態）から実
質的な開放状態（又は、短絡状態）に変化する可変抵抗
のように動作する。また、入力電圧（Vin）の立場で
は、インバータの入力端に仮想のキャパシタ（C０）が
連結されたものと認識される。
0）とＮＭＯＳトランジスタ（MN0）が単純にオン又はオ
フ動作された場合を説明しているが、実際にはＰＭＯＳ
トランジスタ（MP0）とＮＭＯＳトランジスタ（MN0）は
入力電圧（Vin）の大きさの変化によってその抵抗値が
可変され、実質的な短絡状態（又は、開放状態）から実
質的な開放状態（又は、短絡状態）に変化する可変抵抗
のように動作する。また、入力電圧（Vin）の立場で
は、インバータの入力端に仮想のキャパシタ（C０）が
連結されたものと認識される。
【００１０】図３は図２のインバータの入出力電圧の関
係を示したグラフである。前記表１に示されたような動
作により入力電圧（Vin）はその位相が反転されて出力
電圧（Vout）として出力される。この時、インバータ内
のＰＭＯＳトランジスタ（MP0）及びＮＭＯＳトランジ
スタ（MN0）のスイッチング動作には一定の時間遅延が
伴うため、図３に示されたように、位相が反転された出
力電圧（Vout）は所定の遅延時間後に出力される。
係を示したグラフである。前記表１に示されたような動
作により入力電圧（Vin）はその位相が反転されて出力
電圧（Vout）として出力される。この時、インバータ内
のＰＭＯＳトランジスタ（MP0）及びＮＭＯＳトランジ
スタ（MN0）のスイッチング動作には一定の時間遅延が
伴うため、図３に示されたように、位相が反転された出
力電圧（Vout）は所定の遅延時間後に出力される。
【００１１】図４は図１の従来の位相混合器の入出力関
係を示したグラブである。
係を示したグラブである。
【００１２】第１入力電圧（Vin1）が第１位相遅延部２
１に入力されれば、第１位相遅延部２１は２つのインバ
ータ２１ａ、２１ｂからなっているため、第１出力電圧
（Vout1）は第１入力電圧（Vin1）と同一形態の波形が
出力される。この時、２つのインバータ２１ａ、２１ｂ
によって所定の遅延時間だけ遅延した波形が出力され
る。第２入力電圧（Vin2）に対しても、第２位相遅延部
２２は第２入力電圧（Vin2）と同一形態でまた前記遅延
時間だけ遅延した第２出力電圧（Vout2）を出力する。
従って、第１及び第２位相遅延部２１、２２はそれぞれ
第１及び第２入力電圧（Vin1, Vin2）の位相に対応する
位相を有する第１及び第２出力電圧（Vout1, Vout2）を
出力する。
１に入力されれば、第１位相遅延部２１は２つのインバ
ータ２１ａ、２１ｂからなっているため、第１出力電圧
（Vout1）は第１入力電圧（Vin1）と同一形態の波形が
出力される。この時、２つのインバータ２１ａ、２１ｂ
によって所定の遅延時間だけ遅延した波形が出力され
る。第２入力電圧（Vin2）に対しても、第２位相遅延部
２２は第２入力電圧（Vin2）と同一形態でまた前記遅延
時間だけ遅延した第２出力電圧（Vout2）を出力する。
従って、第１及び第２位相遅延部２１、２２はそれぞれ
第１及び第２入力電圧（Vin1, Vin2）の位相に対応する
位相を有する第１及び第２出力電圧（Vout1, Vout2）を
出力する。
【００１３】第１入力電圧（Vin1）と第２入力電圧（Vi
n2）が所定の時間差（Δｔ）で入力されれば、中間位相
出力部３０は第１入力電圧（Vin1）と第２入力電圧（Vi
n2）の反転時点の中間時点で反転される信号、即ち、第
１出力電圧（Vout1）に比べては１／２Δｔだけ遅れ、
また第２出力電圧（Vout2）に比べては１／２Δｔだけ
進んだ第３出力電圧（Vout3）を出力する。この時、第
３出力電圧（Vout3）もまた、所定の第１及び第２出力
電圧（Vout1, Vout2）と同じ大きさの時間遅延を有し、
これによって第１入力電圧（Vin1）と第２入力電圧（Vi
n2）の中間位相に対応する位相を有する第３出力電圧
（Vout3）が出力される。
n2）が所定の時間差（Δｔ）で入力されれば、中間位相
出力部３０は第１入力電圧（Vin1）と第２入力電圧（Vi
n2）の反転時点の中間時点で反転される信号、即ち、第
１出力電圧（Vout1）に比べては１／２Δｔだけ遅れ、
また第２出力電圧（Vout2）に比べては１／２Δｔだけ
進んだ第３出力電圧（Vout3）を出力する。この時、第
３出力電圧（Vout3）もまた、所定の第１及び第２出力
電圧（Vout1, Vout2）と同じ大きさの時間遅延を有し、
これによって第１入力電圧（Vin1）と第２入力電圧（Vi
n2）の中間位相に対応する位相を有する第３出力電圧
（Vout3）が出力される。
【００１４】上記のような位相混合器のモデリングを行
う時は、２つの入力電圧（Vin1, Vin2）が相異なった時
間に第２インバータ３２を駆動するとの仮定下で、電流
源とＲＣ充放電の数式に前記位相混合器を近似化する方
式を採用する。従って、１つの位相混合器における遅延
時間を求めてみれば、第１インバータ３１ａ、３１ｂの
大きさを同じくする場合、遅延時間は常に２つの入力電
圧（Vin1, Vin2）のエッジの中間に位置することはでき
なくなる。従って、中間位相の出力電圧（Vout3）を得
るためには、２つのインバータ３１ａ、３１ｂの大きさ
を調整しなければならない。この時、インバータ３１
ａ、３１ｂの大きさの比率はおおよそ１．２：１であ
る。
う時は、２つの入力電圧（Vin1, Vin2）が相異なった時
間に第２インバータ３２を駆動するとの仮定下で、電流
源とＲＣ充放電の数式に前記位相混合器を近似化する方
式を採用する。従って、１つの位相混合器における遅延
時間を求めてみれば、第１インバータ３１ａ、３１ｂの
大きさを同じくする場合、遅延時間は常に２つの入力電
圧（Vin1, Vin2）のエッジの中間に位置することはでき
なくなる。従って、中間位相の出力電圧（Vout3）を得
るためには、２つのインバータ３１ａ、３１ｂの大きさ
を調整しなければならない。この時、インバータ３１
ａ、３１ｂの大きさの比率はおおよそ１．２：１であ
る。
【００１５】図５は図１の位相混合器を利用して多重位
相を発生させる従来の多重位相発生器を示しており、具
体的には８つの位相差を有する多重位相発生器を示して
いる。
相を発生させる従来の多重位相発生器を示しており、具
体的には８つの位相差を有する多重位相発生器を示して
いる。
【００１６】多重位相発生器の第１段には１つの位相混
合器２０ａが、第２段には２つの位相混合器２０ｂが、
そして第３段には４つの位相混合器２０ｃがそれぞれ存
在する。第１段の３つの出力電圧のうち、位相遅延部２
１、２２の各出力電圧（Vout1, Vout2）は第２段のそれ
ぞれ異なる位相混合器２０ｂに入力され、中間位相出力
部３０の出力電圧（Vout3）は第２段の各位相混合器２
０ｂの両方に入力される。このような方式は前段の位相
混合器２０ａ又は２０ｂと次の段の位相混合器２０ｂ又
は２０ｃに共通に適用される。第３段の出力はマルチプ
レクサ４０に入力される。
合器２０ａが、第２段には２つの位相混合器２０ｂが、
そして第３段には４つの位相混合器２０ｃがそれぞれ存
在する。第１段の３つの出力電圧のうち、位相遅延部２
１、２２の各出力電圧（Vout1, Vout2）は第２段のそれ
ぞれ異なる位相混合器２０ｂに入力され、中間位相出力
部３０の出力電圧（Vout3）は第２段の各位相混合器２
０ｂの両方に入力される。このような方式は前段の位相
混合器２０ａ又は２０ｂと次の段の位相混合器２０ｂ又
は２０ｃに共通に適用される。第３段の出力はマルチプ
レクサ４０に入力される。
【００１７】このように多段式に連結された各位相混合
器によって、第１段からは入力電圧（Vin1, Vin2）の位
相差（Δｔ）に対して１／２Δｔずつだけ差がある電圧
（Vout1, Vout2, Vout3）が出力され、同じ原理によっ
て第２段からは１／４Δｔずつだけ差がある電圧が出力
され、第３段からは１／８Δｔずつだけ差がある電圧が
出力される。マルチプレクサ４０はこのような多重位相
を有する８つの出力電圧のうち１つを選択し、これによ
って入力電圧（Vin1, Vin2）の位相差（Δｔ）に比べて
１／８の位相差を有する８つの電圧のうち１つが選択さ
れ出力される。
器によって、第１段からは入力電圧（Vin1, Vin2）の位
相差（Δｔ）に対して１／２Δｔずつだけ差がある電圧
（Vout1, Vout2, Vout3）が出力され、同じ原理によっ
て第２段からは１／４Δｔずつだけ差がある電圧が出力
され、第３段からは１／８Δｔずつだけ差がある電圧が
出力される。マルチプレクサ４０はこのような多重位相
を有する８つの出力電圧のうち１つを選択し、これによ
って入力電圧（Vin1, Vin2）の位相差（Δｔ）に比べて
１／８の位相差を有する８つの電圧のうち１つが選択さ
れ出力される。
【００１８】しかしながら、このような従来の構造によ
れば、多重位相発生器の具現に当たって発生させるべき
中間位相を有する信号の個数が増加するほど全体的な回
路の規模が急激に増大するという問題点があった。即
ち、多重位相発生器内の段（stage）の数が増加するほ
ど必要な位相混合器の数は指数的に増加することにな
る。また、最終的に必要な信号を生成するためには多く
の中間信号をマルチプレクシング（multiplexing）する
回路の規模も増大し、これに因り、電力消費も幾何級数
的に増加するという問題点があった。
れば、多重位相発生器の具現に当たって発生させるべき
中間位相を有する信号の個数が増加するほど全体的な回
路の規模が急激に増大するという問題点があった。即
ち、多重位相発生器内の段（stage）の数が増加するほ
ど必要な位相混合器の数は指数的に増加することにな
る。また、最終的に必要な信号を生成するためには多く
の中間信号をマルチプレクシング（multiplexing）する
回路の規模も増大し、これに因り、電力消費も幾何級数
的に増加するという問題点があった。
【００１９】また、多重位相発生器内の各セルに該当す
る位相混合器の動作をモデリングするに当たって、全体
的な動作がＲＣフィルタリングに依存するとの問題があ
った。従って、動作の特性が非線形的になるため、工
程、電圧及び温度の変化（PVTvariation）による動作の
安定化が特に重要となる。
る位相混合器の動作をモデリングするに当たって、全体
的な動作がＲＣフィルタリングに依存するとの問題があ
った。従って、動作の特性が非線形的になるため、工
程、電圧及び温度の変化（PVTvariation）による動作の
安定化が特に重要となる。
【００２０】
【発明が解決しようとする課題】本発明は上記のような
問題点に鑑みてなされたものであり、本発明の目的は、
従来の並列構造の多重位相発生器に比べて回路のサイズ
が小さく、信号のＲＣフィルタリングによる非線形効果
を最小化し得る多重位相発生器を提供することにある。
問題点に鑑みてなされたものであり、本発明の目的は、
従来の並列構造の多重位相発生器に比べて回路のサイズ
が小さく、信号のＲＣフィルタリングによる非線形効果
を最小化し得る多重位相発生器を提供することにある。
【００２１】本発明の他の目的は、上記のような多重位
相発生器の具現に適合した新しい構造の位相混合器を提
供することにある。
相発生器の具現に適合した新しい構造の位相混合器を提
供することにある。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による位相混合器は、所定の位相差を有する
第１及び第２入力電圧がそれぞれ入力され、前記第１及
び第２入力電圧の位相にそれぞれ対応する位相を有する
第１及び第２出力電圧を出力する第１及び第２位相遅延
部；前記第１及び第２入力電圧がそれぞれ入力され、そ
の出力端が互いに連結された一対の第１インバータと、
前記第１インバータの出力電圧が入力され、それぞれ第
３及び第４出力電圧を出力する一対の第２インバータと
を備えた中間位相出力部；及び、前記第１出力電圧と前
記第３出力電圧を選択的に出力する第１マルチプレクサ
と、前記第２出力電圧と前記第４出力電圧を選択的に出
力する第２マルチプレクサとを備えた出力選択部；を含
むことを特徴とする。
めの本発明による位相混合器は、所定の位相差を有する
第１及び第２入力電圧がそれぞれ入力され、前記第１及
び第２入力電圧の位相にそれぞれ対応する位相を有する
第１及び第２出力電圧を出力する第１及び第２位相遅延
部；前記第１及び第２入力電圧がそれぞれ入力され、そ
の出力端が互いに連結された一対の第１インバータと、
前記第１インバータの出力電圧が入力され、それぞれ第
３及び第４出力電圧を出力する一対の第２インバータと
を備えた中間位相出力部；及び、前記第１出力電圧と前
記第３出力電圧を選択的に出力する第１マルチプレクサ
と、前記第２出力電圧と前記第４出力電圧を選択的に出
力する第２マルチプレクサとを備えた出力選択部；を含
むことを特徴とする。
【００２３】ここで、それぞれの前記第１及び第２イン
バータはゲートに入力された電圧の大きさに応じて相反
したスイッチング動作をするＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタで構成され、前記第１及び第２入
力電圧は前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳト
ランジスタのゲートに入力され、これにより、前記第１
及び第２出力電圧の中間位相を有する前記第３及び第４
出力電圧が出力される。
バータはゲートに入力された電圧の大きさに応じて相反
したスイッチング動作をするＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタで構成され、前記第１及び第２入
力電圧は前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳト
ランジスタのゲートに入力され、これにより、前記第１
及び第２出力電圧の中間位相を有する前記第３及び第４
出力電圧が出力される。
【００２４】本発明の望ましい実施形態によれば、位相
混合器は前記第１及び第２入力電圧の立上り時間を遅延
する手段を備える。ここで、前記遅延手段は、前記各イ
ンバータより小さなサイズを有し、前記第１及び第２入
力電圧の入力部位に設置される遅延インバータで具現す
ることができる。また、前記遅延手段は、前記第１及び
第２入力電圧を充電するキャパシタで具現することもで
き、その出力端が開放されて前記第１及び第２入力電圧
に対してダミーキャパシタ（dummy capacitor）の機能
をする浮動インバータで具現することもできる。
混合器は前記第１及び第２入力電圧の立上り時間を遅延
する手段を備える。ここで、前記遅延手段は、前記各イ
ンバータより小さなサイズを有し、前記第１及び第２入
力電圧の入力部位に設置される遅延インバータで具現す
ることができる。また、前記遅延手段は、前記第１及び
第２入力電圧を充電するキャパシタで具現することもで
き、その出力端が開放されて前記第１及び第２入力電圧
に対してダミーキャパシタ（dummy capacitor）の機能
をする浮動インバータで具現することもできる。
【００２５】このような遅延手段により２つの入力電圧
の立上り時間が増加し、これにより、位相差の大きい２
つの入力電圧に対しても中間位相を安定して出力するこ
とができる。
の立上り時間が増加し、これにより、位相差の大きい２
つの入力電圧に対しても中間位相を安定して出力するこ
とができる。
【００２６】一方、本発明による多重位相発生器は、所
定の位相差を有する第１及び第２入力電圧が入力され、
前記第１及び第２入力電圧の位相に対応する位相を有す
る電圧と前記入力電圧の中間位相に対応する位相を有す
る電圧のうち、少なくとも２つの電圧を出力する第１位
相混合器；及び前記第１位相混合器と同一の機能をし、
前記第１位相混合器に順次直列連結された少なくとも１
つの第２位相混合器；を含むことを特徴とする。多重位
相発生器を構成する各位相混合器としては、上記のよう
な本発明の位相混合器が使用される。本発明によれば、
回路の規模が小さく、電力消耗の少ない多重位相発生器
が提供される。
定の位相差を有する第１及び第２入力電圧が入力され、
前記第１及び第２入力電圧の位相に対応する位相を有す
る電圧と前記入力電圧の中間位相に対応する位相を有す
る電圧のうち、少なくとも２つの電圧を出力する第１位
相混合器；及び前記第１位相混合器と同一の機能をし、
前記第１位相混合器に順次直列連結された少なくとも１
つの第２位相混合器；を含むことを特徴とする。多重位
相発生器を構成する各位相混合器としては、上記のよう
な本発明の位相混合器が使用される。本発明によれば、
回路の規模が小さく、電力消耗の少ない多重位相発生器
が提供される。
【００２７】
【発明の実施の形態】以下、添付図面を参照しながら本
発明をより詳しく説明する。
発明をより詳しく説明する。
【００２８】図６は本発明による位相混合器のブロック
図である。位相混合器１２０は第１入力電圧（Vin1）及
び第２入力電圧（Vin2）がそれぞれ入力される第１位相
遅延部１２１及び第２位相遅延部１２２、第１及び第２
入力電圧（Vin1, Vin2）が入力される中間位相出力部１
３０、及び４つの出力電圧（Vout1, Vout2, Vout3, Vou
t4）のうち２つの出力電圧を選択するための出力選択部
１４０を有している。
図である。位相混合器１２０は第１入力電圧（Vin1）及
び第２入力電圧（Vin2）がそれぞれ入力される第１位相
遅延部１２１及び第２位相遅延部１２２、第１及び第２
入力電圧（Vin1, Vin2）が入力される中間位相出力部１
３０、及び４つの出力電圧（Vout1, Vout2, Vout3, Vou
t4）のうち２つの出力電圧を選択するための出力選択部
１４０を有している。
【００２９】第１及び第２位相遅延部１２１、１２２
は、それぞれ直列連結された一対の第３インバータ１２
１ａ、１２１ｂ、１２２ａ、１２２ｂで構成されてい
る。第１及び第２位相遅延部１２１、１２２はそれぞれ
第１及び第２入力電圧（Vin1, Vin2）の位相に対応する
位相を有する第１及び第２出力電圧（Vout1, Vout2）を
出力する。
は、それぞれ直列連結された一対の第３インバータ１２
１ａ、１２１ｂ、１２２ａ、１２２ｂで構成されてい
る。第１及び第２位相遅延部１２１、１２２はそれぞれ
第１及び第２入力電圧（Vin1, Vin2）の位相に対応する
位相を有する第１及び第２出力電圧（Vout1, Vout2）を
出力する。
【００３０】中間位相出力部１３０は第１及び第２入力
電圧（Vin1, Vin2）がそれぞれ入力され、その出力端が
互いに連結された一対の第１インバータ１３１ａ、１３
１ｂ、及び前記第１インバータ１３１ａ、１３１ｂの出
力電圧が入力され、第３及び第４出力電圧（Vout3, Vou
t4）を出力する一対の第２インバータ１３２ａ、１３２
ｂで構成されている。中間位相出力部１３０の各第２イ
ンバータ１３２ａ、１３２ｂは第１入力電圧（Vin1）と
第２入力電圧（Vin2）の中間位相に対応する位相を有す
る第３及び第４出力電圧（Vout3, Vout4）を出力する。
電圧（Vin1, Vin2）がそれぞれ入力され、その出力端が
互いに連結された一対の第１インバータ１３１ａ、１３
１ｂ、及び前記第１インバータ１３１ａ、１３１ｂの出
力電圧が入力され、第３及び第４出力電圧（Vout3, Vou
t4）を出力する一対の第２インバータ１３２ａ、１３２
ｂで構成されている。中間位相出力部１３０の各第２イ
ンバータ１３２ａ、１３２ｂは第１入力電圧（Vin1）と
第２入力電圧（Vin2）の中間位相に対応する位相を有す
る第３及び第４出力電圧（Vout3, Vout4）を出力する。
【００３１】図７には、図６の位相混合器内の中間位相
出力部１３０の具体的な回路図が示されている。
出力部１３０の具体的な回路図が示されている。
【００３２】第１インバータ１３１ａ、１３１ｂはそれ
ぞれ直列連結されたＰＭＯＳトランジスタ（MP1, MP2）
とＮＭＯＳトランジスタ（MN1, MN2）とで構成されてい
る。各ＰＭＯＳトランジスタ（MP1, MP2）のソースには
ソース電圧（VDD）が印加されており、ＰＭＯＳトラン
ジスタ（MP1, MP2）のドレインとＮＭＯＳトランジスタ
（MN1, MN2）のドレインは互いに連結されており、ま
た、ＮＭＯＳトランジスタ（MN1, MN2）のソースは接地
されている。第１入力電圧（Vin1）はＰＭＯＳトランジ
スタ（MP1）のゲート及びＮＭＯＳトランジスタ（MN1）
のゲートにそれぞれ入力され、第２入力電圧（Vin2）は
ＰＭＯＳトランジスタ（MP2）のゲート及びＮＭＯＳト
ランジスタ（MN2）のゲートにそれぞれ入力される。中
間出力電圧（Vmid）はＰＭＯＳトランジスタ（MP1）と
ＮＭＯＳトランジスタ（MN1）のドレイン及びＰＭＯＳ
トランジスタ（MP1）とＮＭＯＳトランジスタ（MN1）の
ドレインが共通に連結された点から出力される。それぞ
れのＰＭＯＳトランジスタ（MP1, MP2）とＮＭＯＳトラ
ンジスタ（MN1, MN2）は入力電圧に応じてスイッチング
されるスイッチとして動作し、この時のスイッチング方
式は前述した従来技術の説明で記述した通りである。
ぞれ直列連結されたＰＭＯＳトランジスタ（MP1, MP2）
とＮＭＯＳトランジスタ（MN1, MN2）とで構成されてい
る。各ＰＭＯＳトランジスタ（MP1, MP2）のソースには
ソース電圧（VDD）が印加されており、ＰＭＯＳトラン
ジスタ（MP1, MP2）のドレインとＮＭＯＳトランジスタ
（MN1, MN2）のドレインは互いに連結されており、ま
た、ＮＭＯＳトランジスタ（MN1, MN2）のソースは接地
されている。第１入力電圧（Vin1）はＰＭＯＳトランジ
スタ（MP1）のゲート及びＮＭＯＳトランジスタ（MN1）
のゲートにそれぞれ入力され、第２入力電圧（Vin2）は
ＰＭＯＳトランジスタ（MP2）のゲート及びＮＭＯＳト
ランジスタ（MN2）のゲートにそれぞれ入力される。中
間出力電圧（Vmid）はＰＭＯＳトランジスタ（MP1）と
ＮＭＯＳトランジスタ（MN1）のドレイン及びＰＭＯＳ
トランジスタ（MP1）とＮＭＯＳトランジスタ（MN1）の
ドレインが共通に連結された点から出力される。それぞ
れのＰＭＯＳトランジスタ（MP1, MP2）とＮＭＯＳトラ
ンジスタ（MN1, MN2）は入力電圧に応じてスイッチング
されるスイッチとして動作し、この時のスイッチング方
式は前述した従来技術の説明で記述した通りである。
【００３３】それぞれの第２インバータ１３２ａ、１３
２ｂも第１インバータ１３１ａ、１３１ｂと同様に、ソ
ースにソース電圧（VDD）の印加されたＰＭＯＳトラン
ジスタと、ドレインがＰＭＯＳトランジスタのドレイン
に連結されソースが接地されたＮＭＯＳトランジスタと
で構成されている。第２インバータ１３２ａ、１３２ｂ
には中間出力電圧（Vmid）が入力され、第２インバータ
１３２ａ、１３２ｂの各出力電圧（Vout3, Vout4）は第
１インバータ１３１ａ、１３１ｂと同様に各第２インバ
ータ１３２ａ、１３２ｂのＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタの連結部位、即ちドレインから出力さ
れる。
２ｂも第１インバータ１３１ａ、１３１ｂと同様に、ソ
ースにソース電圧（VDD）の印加されたＰＭＯＳトラン
ジスタと、ドレインがＰＭＯＳトランジスタのドレイン
に連結されソースが接地されたＮＭＯＳトランジスタと
で構成されている。第２インバータ１３２ａ、１３２ｂ
には中間出力電圧（Vmid）が入力され、第２インバータ
１３２ａ、１３２ｂの各出力電圧（Vout3, Vout4）は第
１インバータ１３１ａ、１３１ｂと同様に各第２インバ
ータ１３２ａ、１３２ｂのＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタの連結部位、即ちドレインから出力さ
れる。
【００３４】図８は位相混合器に入力される位相差の相
異なる多様な入力電圧の波形を示したグラフである。前
述したとおり、第１及び第２入力電圧（Vin1, Vin2）は
所定の位相差を有しており、このような位相差は時間領
域では入力時間の差として表れる。１つの入力電圧が
‘ロー’から‘ハイ’に反転するとき、実際は瞬時に反
転せず所定の立上り時間（ｔr）にわたって反転する。
前述した従来技術の説明ではインバータにより入力信号
の位相が反転する動作を簡単に説明するために、入力電
圧（Vin1, Vin2）の立上り時間は考慮されなかったが、
実際は入力電圧（Vin1, Vin2）は所定の立上り時間を有
するため、この立上り時間を考慮して入力波形を示す
と、各電圧（Va乃至Vf）の波形は図８に示されたように
立上り時間（ｔｒ）にわたって立上る波形を有すること
になる。図８はこのような立上り時間を説明の便宜のた
めに拡大して図示している。
異なる多様な入力電圧の波形を示したグラフである。前
述したとおり、第１及び第２入力電圧（Vin1, Vin2）は
所定の位相差を有しており、このような位相差は時間領
域では入力時間の差として表れる。１つの入力電圧が
‘ロー’から‘ハイ’に反転するとき、実際は瞬時に反
転せず所定の立上り時間（ｔr）にわたって反転する。
前述した従来技術の説明ではインバータにより入力信号
の位相が反転する動作を簡単に説明するために、入力電
圧（Vin1, Vin2）の立上り時間は考慮されなかったが、
実際は入力電圧（Vin1, Vin2）は所定の立上り時間を有
するため、この立上り時間を考慮して入力波形を示す
と、各電圧（Va乃至Vf）の波形は図８に示されたように
立上り時間（ｔｒ）にわたって立上る波形を有すること
になる。図８はこのような立上り時間を説明の便宜のた
めに拡大して図示している。
【００３５】各電圧（Va乃至Vf）は基準となる電圧（V
a）に対してそれぞれ異なる位相差を有する電圧に該当
する。例えば、ＶｅはＶａに比べて立上り時間（ｔr＝
Δｔ）だけ差がある電圧を示しており、Ｖｂは前記時間
差（Δｔ）の１／４に該当する時間差（１／４Δｔ）の
ある電圧を示しており、Ｖｆは立上り時間（ｔr）より
一定の時間（ΔｔG）だけさらに時間差がある電圧を示
している。
a）に対してそれぞれ異なる位相差を有する電圧に該当
する。例えば、ＶｅはＶａに比べて立上り時間（ｔr＝
Δｔ）だけ差がある電圧を示しており、Ｖｂは前記時間
差（Δｔ）の１／４に該当する時間差（１／４Δｔ）の
ある電圧を示しており、Ｖｆは立上り時間（ｔr）より
一定の時間（ΔｔG）だけさらに時間差がある電圧を示
している。
【００３６】図９は図７の中間位相出力部１３０の各イ
ンバータの入出力電圧関係を示したグラフである。該グ
ラフは、図８に示された電圧波形のうちＶａとＶｅがそ
れぞれ第１及び第２入力電圧（Vin1, Vin2）として選択
された例、即ち立上り時間（ｔr）だけ時間差（Δｔ）
がある場合を示している。
ンバータの入出力電圧関係を示したグラフである。該グ
ラフは、図８に示された電圧波形のうちＶａとＶｅがそ
れぞれ第１及び第２入力電圧（Vin1, Vin2）として選択
された例、即ち立上り時間（ｔr）だけ時間差（Δｔ）
がある場合を示している。
【００３７】図９において、第１入力電圧（Vin1）は区
間Ｉから区間IVにわたって立上っており、第２入力電圧
（Vin2）は区間Ｖから区間VIIIにわたって立上ってい
る。第１入力電圧（Vin1）の値が最終値のおおよそ半分
に至る時間をｔ1とし、第２入力電圧（Vin2）の値が最
終値のおおよそ半分に至る時間をｔ2とするとき、第１
及び第２入力電圧（Vin1, Vin2）はそれぞれｔ1とｔ2時
点で反転することとみることができ、この時間差（ｔ2
−ｔ1）は第１及び第２入力電圧（Vin1, Vin2）間の差
（Δｔ）となる。
間Ｉから区間IVにわたって立上っており、第２入力電圧
（Vin2）は区間Ｖから区間VIIIにわたって立上ってい
る。第１入力電圧（Vin1）の値が最終値のおおよそ半分
に至る時間をｔ1とし、第２入力電圧（Vin2）の値が最
終値のおおよそ半分に至る時間をｔ2とするとき、第１
及び第２入力電圧（Vin1, Vin2）はそれぞれｔ1とｔ2時
点で反転することとみることができ、この時間差（ｔ2
−ｔ1）は第１及び第２入力電圧（Vin1, Vin2）間の差
（Δｔ）となる。
【００３８】第１及び第２入力電圧（Vin1, Vin2）の立
上り区間（区間Ｉ乃至区間VIII）での第１インバータ１
３１ａ、１３１ｂの各ＣＭＯＳ ＦＥＴ（MN1, MN2, MP
1, MP2）の動作は図９の下端部の表に示されている。こ
れを詳細に説明すれは、次の通りである。
上り区間（区間Ｉ乃至区間VIII）での第１インバータ１
３１ａ、１３１ｂの各ＣＭＯＳ ＦＥＴ（MN1, MN2, MP
1, MP2）の動作は図９の下端部の表に示されている。こ
れを詳細に説明すれは、次の通りである。
【００３９】実際には各ＣＭＯＳ ＦＥＴ（MN1, MN2, M
P1, MP2）の動作は‘オン（on）’状態と‘オフ（of
f）’状態が瞬時に反転するのではなく、過渡期を経て
反転する。図９の表において、‘off’はスイッチとし
て動作する各ＣＭＯＳ ＦＥＴ（MN1, MN2, MP1, MP2）
が‘off’の状態を、‘w.o（weakly on）’は‘弱いオ
ン’の状態を、‘s.o（strongly on）’は‘強いオン’
の状態を、そして‘f.o（fully on）’は‘完全なオ
ン’の状態を表している。
P1, MP2）の動作は‘オン（on）’状態と‘オフ（of
f）’状態が瞬時に反転するのではなく、過渡期を経て
反転する。図９の表において、‘off’はスイッチとし
て動作する各ＣＭＯＳ ＦＥＴ（MN1, MN2, MP1, MP2）
が‘off’の状態を、‘w.o（weakly on）’は‘弱いオ
ン’の状態を、‘s.o（strongly on）’は‘強いオン’
の状態を、そして‘f.o（fully on）’は‘完全なオ
ン’の状態を表している。
【００４０】まず、第１インバータ１３１ａ、１３１ｂ
のうち、第１入力電圧（Vin1）の入力されるＣＭＯＳ
（MN1, MP1）の動作を説明する。
のうち、第１入力電圧（Vin1）の入力されるＣＭＯＳ
（MN1, MP1）の動作を説明する。
【００４１】区間IIに至るまでＭＮ１は‘オフ’、ＭＰ
１は‘オン’の状態にあり、区間IIに到達すれば第１入
力電圧（Vin1）がある程度立上ってＭＮ１は‘弱いオ
ン’、ＭＰ１は‘強いオン’の状態となる。区間IIIで
は第１入力電圧（Vin1）がさらに立上ってＭＮ１は‘強
いオン’、ＭＰ１は‘弱いオン’の状態となり、区間IV
に到達すれば、ＭＮ１は‘完全なオン’、ＭＰ１は‘オ
フ’の状態となる。このような過程は、ＣＭＯＳの動作
がゲート電圧により抵抗値が可変する抵抗と類似に動作
するからである。
１は‘オン’の状態にあり、区間IIに到達すれば第１入
力電圧（Vin1）がある程度立上ってＭＮ１は‘弱いオ
ン’、ＭＰ１は‘強いオン’の状態となる。区間IIIで
は第１入力電圧（Vin1）がさらに立上ってＭＮ１は‘強
いオン’、ＭＰ１は‘弱いオン’の状態となり、区間IV
に到達すれば、ＭＮ１は‘完全なオン’、ＭＰ１は‘オ
フ’の状態となる。このような過程は、ＣＭＯＳの動作
がゲート電圧により抵抗値が可変する抵抗と類似に動作
するからである。
【００４２】上記と同一の原理により、区間Ｖから区間
VIIIに至るまで第１インバータ１３１ａ、１３１ｂのう
ち、第２入力電圧（Vin2）の入力されるＣＭＯＳ ＦＥ
Ｔ（MN2, MP2）の動作も第２入力電圧（Vin2）により制
御される。即ち、区間Ｖから区間VIIIに至るまでＭＮ２
は‘オフ’の状態から‘完全なオン’の状態に段階的に
変化し、ＭＰ２は‘完全なオン’の状態から‘オフ’の
状態に変化する。
VIIIに至るまで第１インバータ１３１ａ、１３１ｂのう
ち、第２入力電圧（Vin2）の入力されるＣＭＯＳ ＦＥ
Ｔ（MN2, MP2）の動作も第２入力電圧（Vin2）により制
御される。即ち、区間Ｖから区間VIIIに至るまでＭＮ２
は‘オフ’の状態から‘完全なオン’の状態に段階的に
変化し、ＭＰ２は‘完全なオン’の状態から‘オフ’の
状態に変化する。
【００４３】上記のように各ＣＭＯＳ（MP1, MN1, MP2,
MN2）の状態が変化するにつれて、出力される中間出力
電圧（Vmid）の値は図９に示されたように区間IIIから
区間VIに至るまで立下る。この時、中間出力電圧（Vmi
d）がその初期値の略半分程度まで立下る時点（区間IV
と区間Ｖとの境界となる時点＝ｔ3）を基準として反転
することとみることができ、これにより、各第２インバ
ータ１３２ａ、１３２ｂの出力電圧（Vout3, Vout4）は
前記境界時点（ｔ3）で‘ロー’から‘ハイ’に反転す
る。実際には第３及び第４出力電圧（Vout3, Vout4）は
中間出力電圧（Vmid）の反転信号として若干の立上り時
間にわたって立上るが、図９では第３及び第４出力電圧
（Vout3, Vout4）の反転時点を明確に表すために立上り
時間が考慮されない電圧波形を示している。また、実際
には中間出力電圧（Vmid）と第３及び第４出力電圧（Vo
ut3, Vout4）は各インバータの遅延時間だけ遅れて出力
されるが、図９ではこのような時間遅延が考慮されない
波形を示している。
MN2）の状態が変化するにつれて、出力される中間出力
電圧（Vmid）の値は図９に示されたように区間IIIから
区間VIに至るまで立下る。この時、中間出力電圧（Vmi
d）がその初期値の略半分程度まで立下る時点（区間IV
と区間Ｖとの境界となる時点＝ｔ3）を基準として反転
することとみることができ、これにより、各第２インバ
ータ１３２ａ、１３２ｂの出力電圧（Vout3, Vout4）は
前記境界時点（ｔ3）で‘ロー’から‘ハイ’に反転す
る。実際には第３及び第４出力電圧（Vout3, Vout4）は
中間出力電圧（Vmid）の反転信号として若干の立上り時
間にわたって立上るが、図９では第３及び第４出力電圧
（Vout3, Vout4）の反転時点を明確に表すために立上り
時間が考慮されない電圧波形を示している。また、実際
には中間出力電圧（Vmid）と第３及び第４出力電圧（Vo
ut3, Vout4）は各インバータの遅延時間だけ遅れて出力
されるが、図９ではこのような時間遅延が考慮されない
波形を示している。
【００４４】第１及び第２入力電圧（Vin1, Vin2）のそ
れぞれの反転時点（ｔ1、ｔ2）と第３及び第４出力電圧
（Vout3, Vout4）の反転時点（ｔ3）を比較してみれ
ば、第３及び第４出力電圧（Vout3, Vout4）は第１入力
電圧（Vin1）より入力電圧（Vin1, Vin2）の時間差（Δ
ｔ）の半分（１／２Δｔ）だけ遅延した時点で反転する
ことが分かる。従って、第３及び第４出力電圧（Vout3,
Vout4）は第１及び第２入力電圧（Vin1, Vin2）の位相
の中間位相を有することになる。
れぞれの反転時点（ｔ1、ｔ2）と第３及び第４出力電圧
（Vout3, Vout4）の反転時点（ｔ3）を比較してみれ
ば、第３及び第４出力電圧（Vout3, Vout4）は第１入力
電圧（Vin1）より入力電圧（Vin1, Vin2）の時間差（Δ
ｔ）の半分（１／２Δｔ）だけ遅延した時点で反転する
ことが分かる。従って、第３及び第４出力電圧（Vout3,
Vout4）は第１及び第２入力電圧（Vin1, Vin2）の位相
の中間位相を有することになる。
【００４５】また図６を参照すれば、出力選択部１４０
は、第１出力電圧（Vout1）と第３出力電圧（Vout3）を
選択的に出力するための第１マルチプレクサ１４１、及
び第２出力電圧（Vout2）と第４出力電圧（Vout4）を選
択的に出力するための第２マルチプレクサ１４２で構成
されている。従って、第１マルチプレクサ１４１の選択
によって第１入力電圧（Vin1）に対応する位相を有する
第１出力電圧（Vout1）又は中間位相を有する第３出力
電圧（Vout3）が出力され、第２マルチプレクサ１４２
の選択によって第２入力電圧（Vin2）に対応する位相を
有する第２出力電圧（Vout2）又は中間位相を有する第
４出力電圧（Vout4）が出力される。
は、第１出力電圧（Vout1）と第３出力電圧（Vout3）を
選択的に出力するための第１マルチプレクサ１４１、及
び第２出力電圧（Vout2）と第４出力電圧（Vout4）を選
択的に出力するための第２マルチプレクサ１４２で構成
されている。従って、第１マルチプレクサ１４１の選択
によって第１入力電圧（Vin1）に対応する位相を有する
第１出力電圧（Vout1）又は中間位相を有する第３出力
電圧（Vout3）が出力され、第２マルチプレクサ１４２
の選択によって第２入力電圧（Vin2）に対応する位相を
有する第２出力電圧（Vout2）又は中間位相を有する第
４出力電圧（Vout4）が出力される。
【００４６】各マルチプレクサ１４１、１４２は、１つ
の選択信号（sel 1）により選択動作をする。この時、
選択信号（sel 1）が‘ロー’の場合、第１マルチプレ
クサ１４１は第１出力電圧（Vout1）を、第２マルチプ
レクサ１４２は第４出力電圧（Vout4）をそれぞれ出力
し、選択信号（sel 1）が‘ハイ’の場合は、第１マル
チプレクサ１４１は第３出力電圧（Vout3）を、第２マ
ルチプレクサ１４２は第２出力電圧（Vout2）をそれぞ
れ出力する。従って、選択信号（sel 1）が‘ロー’の
場合は第１入力電圧（Vin1）に対応する位相を有する第
１出力電圧（Vout1）及び入力電圧（Vin1, Vin2）の位
相差の半分に該当する位相遅延を有する第４出力電圧
（Vout4）が出力され、選択信号（sel 1）が‘ハイ’の
場合は入力電圧（Vin1, Vin2）の位相差の半分に該当す
る位相遅延を有する第３出力電圧（Vout3）及び第２入
力電圧（Vin2）に対応する位相を有する第２出力電圧
（Vout2）が出力される。これにより、位相混合器１２
０は位相差が入力電圧（Vin1, Vin2）の位相差の半分に
該当する位相差を有する一対の電圧を出力することがで
き、この時マルチプレクサ１４１、１４２に入力される
選択信号（sel 1）を調節することにより出力電圧の位
相遅延量を調節することができる。
の選択信号（sel 1）により選択動作をする。この時、
選択信号（sel 1）が‘ロー’の場合、第１マルチプレ
クサ１４１は第１出力電圧（Vout1）を、第２マルチプ
レクサ１４２は第４出力電圧（Vout4）をそれぞれ出力
し、選択信号（sel 1）が‘ハイ’の場合は、第１マル
チプレクサ１４１は第３出力電圧（Vout3）を、第２マ
ルチプレクサ１４２は第２出力電圧（Vout2）をそれぞ
れ出力する。従って、選択信号（sel 1）が‘ロー’の
場合は第１入力電圧（Vin1）に対応する位相を有する第
１出力電圧（Vout1）及び入力電圧（Vin1, Vin2）の位
相差の半分に該当する位相遅延を有する第４出力電圧
（Vout4）が出力され、選択信号（sel 1）が‘ハイ’の
場合は入力電圧（Vin1, Vin2）の位相差の半分に該当す
る位相遅延を有する第３出力電圧（Vout3）及び第２入
力電圧（Vin2）に対応する位相を有する第２出力電圧
（Vout2）が出力される。これにより、位相混合器１２
０は位相差が入力電圧（Vin1, Vin2）の位相差の半分に
該当する位相差を有する一対の電圧を出力することがで
き、この時マルチプレクサ１４１、１４２に入力される
選択信号（sel 1）を調節することにより出力電圧の位
相遅延量を調節することができる。
【００４７】一方、図６の実施形態では、１つの選択信
号がマルチプレクサ１４１、１４２に入力される例を示
しているが、各マルチプレクサ１４１、１４２に相異な
る選択信号が入力されるようにすることもできる。この
場合、第１マルチプレクサ１４１は第１及び第３出力電
圧（Vout1, Vout3）のうち１つを選択することができ、
第２マルチプレクサ１４２は第４及び第２出力電圧（Vo
ut4, Vout2）のうち１つを選択することができる。従っ
て、位相差が入力電圧（Vin1, Vin2）の位相差と同一の
２つの出力電圧（Vout1, Vout2）を選択して出力するこ
とも可能となる。
号がマルチプレクサ１４１、１４２に入力される例を示
しているが、各マルチプレクサ１４１、１４２に相異な
る選択信号が入力されるようにすることもできる。この
場合、第１マルチプレクサ１４１は第１及び第３出力電
圧（Vout1, Vout3）のうち１つを選択することができ、
第２マルチプレクサ１４２は第４及び第２出力電圧（Vo
ut4, Vout2）のうち１つを選択することができる。従っ
て、位相差が入力電圧（Vin1, Vin2）の位相差と同一の
２つの出力電圧（Vout1, Vout2）を選択して出力するこ
とも可能となる。
【００４８】他方、位相混合器１２０の入力端にはキャ
パシタ（Ｃ1、Ｃ2）を設けることができる。該キャパシ
タ（Ｃ1、Ｃ2）は後に詳述するように、入力電圧（Vin
1, Vin2）の時間差が大きすぎて不完全な動作区間が存
在する場合、これを補正するために設けられる。また、
後述するように、該キャパシタは１つ以上の浮動インバ
ータからなるダミーキャパシタ（dummy capacitor）で
具現することもできる。
パシタ（Ｃ1、Ｃ2）を設けることができる。該キャパシ
タ（Ｃ1、Ｃ2）は後に詳述するように、入力電圧（Vin
1, Vin2）の時間差が大きすぎて不完全な動作区間が存
在する場合、これを補正するために設けられる。また、
後述するように、該キャパシタは１つ以上の浮動インバ
ータからなるダミーキャパシタ（dummy capacitor）で
具現することもできる。
【００４９】上記のような構成を有する本発明による位
相混合器１２０は、第１インバータ１３１ａ、１３１ｂ
の個数と第２インバータ１３２ａ、１３２ｂの個数が同
じであるため、従来の方式、即ち、第２インバータが１
つ設置された方式に比べてインバータの構成が容易であ
るとの利点がある。即ち、従来の位相混合器では、第１
インバータと第２インバータの負荷が相異なって正確な
中間位相の出力のためには第１インバータの容量比率を
実験的に調節しなければならないという問題点があった
が、本発明によれば、第１インバータ１３１ａ、１３１
ｂと第２インバータ１３２ａ、１３２ｂの負荷が互いに
同一であるため、全てのインバータが同一容量を有する
ようにすることができ、製作が容易となる。
相混合器１２０は、第１インバータ１３１ａ、１３１ｂ
の個数と第２インバータ１３２ａ、１３２ｂの個数が同
じであるため、従来の方式、即ち、第２インバータが１
つ設置された方式に比べてインバータの構成が容易であ
るとの利点がある。即ち、従来の位相混合器では、第１
インバータと第２インバータの負荷が相異なって正確な
中間位相の出力のためには第１インバータの容量比率を
実験的に調節しなければならないという問題点があった
が、本発明によれば、第１インバータ１３１ａ、１３１
ｂと第２インバータ１３２ａ、１３２ｂの負荷が互いに
同一であるため、全てのインバータが同一容量を有する
ようにすることができ、製作が容易となる。
【００５０】また、本発明による位相混合器１２０はそ
の内部にマルチプレクサ１４１、１４２を有しているた
め、後述するように直列構造の多重位相発生器を構成す
ることができる。
の内部にマルチプレクサ１４１、１４２を有しているた
め、後述するように直列構造の多重位相発生器を構成す
ることができる。
【００５１】図１０は上記のような位相混合器１２０を
利用した本発明による多重位相発生器を示している。本
発明による多重位相発生器は、上記した位相混合器１２
０と同一の構成を有する第１位相混合器１２０ａ及び該
第１位相混合器１２０ａに直列連結された第２位相混合
器１２０ｂを有しており、前記第２位相混合器１２０ｂ
には別の位相混合器１２０ｃ、１２０ｄが順次に直列連
結されている。第１段の位相混合器１２０ａには上記の
ような２つの入力電圧（Vin1, Vin2）が入力され、第２
段及びその以後の段の位相混合器１２０ｃ、１２０ｄに
はそれぞれその前段の位相混合器からの出力が入力され
る。
利用した本発明による多重位相発生器を示している。本
発明による多重位相発生器は、上記した位相混合器１２
０と同一の構成を有する第１位相混合器１２０ａ及び該
第１位相混合器１２０ａに直列連結された第２位相混合
器１２０ｂを有しており、前記第２位相混合器１２０ｂ
には別の位相混合器１２０ｃ、１２０ｄが順次に直列連
結されている。第１段の位相混合器１２０ａには上記の
ような２つの入力電圧（Vin1, Vin2）が入力され、第２
段及びその以後の段の位相混合器１２０ｃ、１２０ｄに
はそれぞれその前段の位相混合器からの出力が入力され
る。
【００５２】上記のような構成を有する多重位相発生器
を利用すれば、第１段の位相混合器１２０ａはその内部
のマルチプレクサを駆動する選択信号（sel 1）を制御
することにより、入力電圧（Vin1, Vin2）の位相差の半
分の位相差を有する２つの電圧を出力することができ
る。前記２つの出力電圧は、第２段の位相混合器１２０
ｂに入力され、第２段の位相混合器１２０ｂも同様に自
分の２つの入力電圧の位相差の半分に該当する位相差を
有する２つの電圧を出力することにより、結果として第
１段の位相混合器１２０ａの入力電圧（Vin1, Vin2）の
位相差の１／４の位相差を有する２つの電圧を出力する
ことができる。
を利用すれば、第１段の位相混合器１２０ａはその内部
のマルチプレクサを駆動する選択信号（sel 1）を制御
することにより、入力電圧（Vin1, Vin2）の位相差の半
分の位相差を有する２つの電圧を出力することができ
る。前記２つの出力電圧は、第２段の位相混合器１２０
ｂに入力され、第２段の位相混合器１２０ｂも同様に自
分の２つの入力電圧の位相差の半分に該当する位相差を
有する２つの電圧を出力することにより、結果として第
１段の位相混合器１２０ａの入力電圧（Vin1, Vin2）の
位相差の１／４の位相差を有する２つの電圧を出力する
ことができる。
【００５３】例えば、第１位相混合器１２０ａに図８の
ＶａとＶｅが入力される場合、第１位相混合器１２０ａ
はその中間位相を有するＶｃのような波形の電圧を出力
することができ、第２位相混合器１２０ｂにはまたＶａ
（又はＶｅ）とＶｃが入力されてＶｂ（又はＶｄ）のよ
うな波形の電圧を出力することができる。
ＶａとＶｅが入力される場合、第１位相混合器１２０ａ
はその中間位相を有するＶｃのような波形の電圧を出力
することができ、第２位相混合器１２０ｂにはまたＶａ
（又はＶｅ）とＶｃが入力されてＶｂ（又はＶｄ）のよ
うな波形の電圧を出力することができる。
【００５４】このような動作が次の段の位相混合器（１
２０ｃ、１２０ｄ）で繰り返されることにより、最終段
の位相混合器１２０ｄでは位相差の小さい幾つかの電圧
のうち１つを選択して出力することができる。従って、
最終段の位相混合器１２０ｄの出力は、位相混合器１２
０ａ乃至１２０ｄの個数がＮ個の多重位相発生器の場合
は１／２NΔｔだけ位相差がある電圧を出力することが
できる。
２０ｃ、１２０ｄ）で繰り返されることにより、最終段
の位相混合器１２０ｄでは位相差の小さい幾つかの電圧
のうち１つを選択して出力することができる。従って、
最終段の位相混合器１２０ｄの出力は、位相混合器１２
０ａ乃至１２０ｄの個数がＮ個の多重位相発生器の場合
は１／２NΔｔだけ位相差がある電圧を出力することが
できる。
【００５５】この時、最終段の位相混合器１２０ｄの２
つの出力は１／２NΔｔの位相差を有するが、各位相混
合器１２０ａ乃至１２０ｄの選択信号（sel 1乃至sel
n）を適切に選択することによりその位相遅延の度合い
を調節することができる。即ち、例えば多重位相発生器
が４つの位相混合器で構成された場合、最終段の位相混
合器では１／１６Δｔの位相差を有する２つの出力電圧
が出力されるが、この時、選択信号（sel 1乃至sel 4）
を‘００００’と設定すれば、２つの出力電圧は位相遅
延量の無い２つの出力電圧（実際は４つの位相混合器に
よる位相遅延量だけ遅延した位相を有する２つの出力電
圧）が出力されるため、第１入力電圧（Vin1）に対応す
る位相を有する１つの出力電圧とこれに比べて１／１６
Δｔだけ遅延した位相を有する他の１つの出力電圧が出
力されることになる。同様に、選択信号（sel 1乃至sel
4）を‘１１１１’と設定すれば、第２入力電圧（Vin
2）に対応する位相を有する１つの出力電圧とこれに比
べて１／１６Δｔだけ進んだ位相を有する他の１つの出
力電圧が出力される。従って、選択信号（sel 1乃至sel
n）を調節することにより、位相遅延量の相異なる多数
の出力電圧を出力することができる。
つの出力は１／２NΔｔの位相差を有するが、各位相混
合器１２０ａ乃至１２０ｄの選択信号（sel 1乃至sel
n）を適切に選択することによりその位相遅延の度合い
を調節することができる。即ち、例えば多重位相発生器
が４つの位相混合器で構成された場合、最終段の位相混
合器では１／１６Δｔの位相差を有する２つの出力電圧
が出力されるが、この時、選択信号（sel 1乃至sel 4）
を‘００００’と設定すれば、２つの出力電圧は位相遅
延量の無い２つの出力電圧（実際は４つの位相混合器に
よる位相遅延量だけ遅延した位相を有する２つの出力電
圧）が出力されるため、第１入力電圧（Vin1）に対応す
る位相を有する１つの出力電圧とこれに比べて１／１６
Δｔだけ遅延した位相を有する他の１つの出力電圧が出
力されることになる。同様に、選択信号（sel 1乃至sel
4）を‘１１１１’と設定すれば、第２入力電圧（Vin
2）に対応する位相を有する１つの出力電圧とこれに比
べて１／１６Δｔだけ進んだ位相を有する他の１つの出
力電圧が出力される。従って、選択信号（sel 1乃至sel
n）を調節することにより、位相遅延量の相異なる多数
の出力電圧を出力することができる。
【００５６】図１０では出力電圧が最終段の位相混合器
１２０ｄから出力される例を示しているが、中間の位相
混合器１２０ａ、１２０ｂ、又は１２０ｃから出力電圧
を得ることもできる。このような場合には位相差の相異
なる、即ち１／２NΔｔより大きい位相差を有する２つ
の出力電圧を得ることもでき、この時、２つの出力電圧
の位相遅延量は上記と同様に各選択信号を調節すること
により制御することができる。
１２０ｄから出力される例を示しているが、中間の位相
混合器１２０ａ、１２０ｂ、又は１２０ｃから出力電圧
を得ることもできる。このような場合には位相差の相異
なる、即ち１／２NΔｔより大きい位相差を有する２つ
の出力電圧を得ることもでき、この時、２つの出力電圧
の位相遅延量は上記と同様に各選択信号を調節すること
により制御することができる。
【００５７】また、前述のように各位相混合器に２つの
選択信号を入力するようにした場合は、中間の位相混合
器１２０ａ、１２０ｂ、又は１２０ｃではなく最終段の
位相混合器１２０ｄからのみ出力電圧を得る場合にも、
各位相混合器１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ
の選択信号を調節することにより出力電圧の位相差及び
位相遅延量を共に制御することができる。
選択信号を入力するようにした場合は、中間の位相混合
器１２０ａ、１２０ｂ、又は１２０ｃではなく最終段の
位相混合器１２０ｄからのみ出力電圧を得る場合にも、
各位相混合器１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ
の選択信号を調節することにより出力電圧の位相差及び
位相遅延量を共に制御することができる。
【００５８】上記のような本発明の多重位相発生器によ
れば、段（stage）の数が増加するほど位相混合器の数
が幾何級数的に増加していた従来の多重位相発生器に比
べ、必要な位相混合器の数が減少する。従って、回路の
規模が小さくなり、かつ電力消耗も減少するという利点
がある。
れば、段（stage）の数が増加するほど位相混合器の数
が幾何級数的に増加していた従来の多重位相発生器に比
べ、必要な位相混合器の数が減少する。従って、回路の
規模が小さくなり、かつ電力消耗も減少するという利点
がある。
【００５９】図１１は図６の位相混合器１２０の正常動
作のための入力電圧の位相差の許容範囲を説明するため
に入出力電圧の関係を示したグラフである。前述のよう
な位相混合器１２０の動作及びこれを利用した多重位相
発生器の動作は、入力電圧（Vin1, Vin2）の位相差が一
定の許容範囲内にある場合にのみ正常的に行われる。例
えば、図１１に示されたように第１及び第２入力電圧
（Vin1, Vin2）として図８の波形のうちＶａとＶｆが選
択された場合、Ｖａの立上りが完了した時点とＶｆの立
上りが開始する時点間には所定の時間差（ΔｔG）が存
在するため、位相混合器１２０の中間出力電圧（Vmid a
-f）はこの時間差が存在する区間（ΔｔG）では‘ハ
イ’と‘ロー’の中間の大きさを有する電圧を出力する
ことになる。従って、このように曖昧な大きさの電圧が
中間位相出力部１３０内の第２インバータ１３２ａ、１
３２ｂに入力されるため、中間位相出力部１３０の出力
は‘ロー’と‘ハイ’のうち何れかを明らかに表すこと
ができない。このため、位相混合器１２０は誤動作する
ことになる。
作のための入力電圧の位相差の許容範囲を説明するため
に入出力電圧の関係を示したグラフである。前述のよう
な位相混合器１２０の動作及びこれを利用した多重位相
発生器の動作は、入力電圧（Vin1, Vin2）の位相差が一
定の許容範囲内にある場合にのみ正常的に行われる。例
えば、図１１に示されたように第１及び第２入力電圧
（Vin1, Vin2）として図８の波形のうちＶａとＶｆが選
択された場合、Ｖａの立上りが完了した時点とＶｆの立
上りが開始する時点間には所定の時間差（ΔｔG）が存
在するため、位相混合器１２０の中間出力電圧（Vmid a
-f）はこの時間差が存在する区間（ΔｔG）では‘ハ
イ’と‘ロー’の中間の大きさを有する電圧を出力する
ことになる。従って、このように曖昧な大きさの電圧が
中間位相出力部１３０内の第２インバータ１３２ａ、１
３２ｂに入力されるため、中間位相出力部１３０の出力
は‘ロー’と‘ハイ’のうち何れかを明らかに表すこと
ができない。このため、位相混合器１２０は誤動作する
ことになる。
【００６０】このような問題点を解決するためには、入
力電圧（Vin1, Vin2）の時間差を図８におけるＶａとＶ
ｅの立上り時間（ｔr）より小さくして上記のような不
完全動作区間（ΔｔG）が存在しないようにしなければ
ならない。図１２乃至図１４はこのような不完全動作区
間（ΔｔG）を消滅させるための手段を備えた多重位相
発生器の他の実施形態を示している。上記の問題点を解
決するために、本実施形態では第１位相混合器に入力さ
れる第１及び第２入力電圧（Vin1, Vin2）の立上り時間
（ｔr）を遅延させるための方法を提案している。
力電圧（Vin1, Vin2）の時間差を図８におけるＶａとＶ
ｅの立上り時間（ｔr）より小さくして上記のような不
完全動作区間（ΔｔG）が存在しないようにしなければ
ならない。図１２乃至図１４はこのような不完全動作区
間（ΔｔG）を消滅させるための手段を備えた多重位相
発生器の他の実施形態を示している。上記の問題点を解
決するために、本実施形態では第１位相混合器に入力さ
れる第１及び第２入力電圧（Vin1, Vin2）の立上り時間
（ｔr）を遅延させるための方法を提案している。
【００６１】図１２では、立上り時間（ｔr）の遅延の
ために、第１及び第２入力電圧（Vin1, Vin2）を供給す
る部分と第１位相混合器１２０ａとの間に第１及び第２
遅延インバータ２２１、２２２を介在する方式を提案し
ている。この時、各遅延インバータ２２１、２２２はＣ
ＭＯＳで構成され、その大きさは第１位相混合器１２０
ａ内の各インバータ１２１ａ、１２１ｂ、１２２ａ、１
２２ｂ、１３１ａ、１３１ｂ、１３２ａ、１３２ｂの大
きさより小さくする。これにより、第１位相混合器１２
０ａの負荷が各遅延インバータ２２１、２２２のそれよ
り相対的に大きくなって立上り時間（ｔr）が長くな
る。
ために、第１及び第２入力電圧（Vin1, Vin2）を供給す
る部分と第１位相混合器１２０ａとの間に第１及び第２
遅延インバータ２２１、２２２を介在する方式を提案し
ている。この時、各遅延インバータ２２１、２２２はＣ
ＭＯＳで構成され、その大きさは第１位相混合器１２０
ａ内の各インバータ１２１ａ、１２１ｂ、１２２ａ、１
２２ｂ、１３１ａ、１３１ｂ、１３２ａ、１３２ｂの大
きさより小さくする。これにより、第１位相混合器１２
０ａの負荷が各遅延インバータ２２１、２２２のそれよ
り相対的に大きくなって立上り時間（ｔr）が長くな
る。
【００６２】図１３では、立上り時間（ｔr）の遅延の
ために、第１位相混合器１２０ａの入力端にキャパシタ
（Cin1, Cin2）を設置する方式を提案している。このキ
ャパシタ（Cin1, Cin2）はそれぞれ第１及び第２入力電
圧（Vin1, Vin2）を充電させ、これにより第１及び第２
入力電圧（Vin1, Vin2）の立上り時間（ｔr）が遅延す
る。
ために、第１位相混合器１２０ａの入力端にキャパシタ
（Cin1, Cin2）を設置する方式を提案している。このキ
ャパシタ（Cin1, Cin2）はそれぞれ第１及び第２入力電
圧（Vin1, Vin2）を充電させ、これにより第１及び第２
入力電圧（Vin1, Vin2）の立上り時間（ｔr）が遅延す
る。
【００６３】図１４では、立上り時間（ｔr）の遅延の
ために、第１位相混合器１２０ａの入力端にダミーキャ
パシタ２３１ａ、２３１ｂ、２３２ａ、２３２ｂを設置
する方式を提案している。ここで、ダミーキャパシタ２
３１ａ、２３１ｂ、２３２ａ、２３２ｂは第１位相混合
器１２０ａの入力端にそれぞれ設置され、その出力端が
開放されている多数の浮動インバータで構成されること
もできる。このように、浮動インバータを第１位相混合
器１２０ａの入力端に設置する場合、各浮動インバータ
は第１及び第２入力電圧（Vin1, Vin2）に対してキャパ
シタと同一の機能をするダミーキャパシタとしての機能
をすることになる。ここで、第１位相混合器１２０ａの
各入力端に浮動インバータを１つずつ設置することもで
き、図１４に示すように複数の浮動インバータを設置す
ることもできる。立上り時間（ｔ r）の調節が必要な場
合には、キャパシタ又は浮動インバータの容量を調節す
る方法もあるが、上記のように浮動インバータの個数を
調節することで、結果としてキャパシタの容量を調節す
るのと同じ効果を得ることができる。
ために、第１位相混合器１２０ａの入力端にダミーキャ
パシタ２３１ａ、２３１ｂ、２３２ａ、２３２ｂを設置
する方式を提案している。ここで、ダミーキャパシタ２
３１ａ、２３１ｂ、２３２ａ、２３２ｂは第１位相混合
器１２０ａの入力端にそれぞれ設置され、その出力端が
開放されている多数の浮動インバータで構成されること
もできる。このように、浮動インバータを第１位相混合
器１２０ａの入力端に設置する場合、各浮動インバータ
は第１及び第２入力電圧（Vin1, Vin2）に対してキャパ
シタと同一の機能をするダミーキャパシタとしての機能
をすることになる。ここで、第１位相混合器１２０ａの
各入力端に浮動インバータを１つずつ設置することもで
き、図１４に示すように複数の浮動インバータを設置す
ることもできる。立上り時間（ｔ r）の調節が必要な場
合には、キャパシタ又は浮動インバータの容量を調節す
る方法もあるが、上記のように浮動インバータの個数を
調節することで、結果としてキャパシタの容量を調節す
るのと同じ効果を得ることができる。
【００６４】図１５は図１２乃至図１４の実施形態によ
る多重位相発生器の動作を説明するための入出力電圧関
係を示したグラフである。図１１に示されたように入力
電圧の入力時間差が大きすぎて所定の不完全動作区間
（ΔｔG）が存在する場合は、図１５に示されたように
立上り時間を増加させることにより入力波形の勾配（sl
ew）を減少させて前記不完全動作区間（ΔｔG）を消滅
させることができる。立上り時間が遅延すれば、第１入
力電圧（Vin1）が最終値まで立上る前に第２入力電圧
（Vin2）の立上りが開始されるようにすることができ、
これにより不完全動作区間（ΔｔG）を消滅させること
ができるからである。図１５の電圧波形のうち破線で示
した波形は元のＶａ及びＶｆの波形を示したもので、実
線で示した波形（Ｖａ(mod)及びＶｆ(mod)）は上記のよ
うに立上り時間（ｔr）を増加させた後の波形である。
従って、立上り時間（ｔr）を増加させた波形が入力さ
れる場合の中間出力電圧（Vmid a-f(mod)）は、図１５
に示すように不完全動作区間（ΔｔG）が消滅され正常
的な波形をなすようになる。第２インバータ１３２ａ、
１３２ｂの出力電圧（Vout a-f(mod)）はこれを反転し
た出力となり、またこの出力電圧（Vout a-f(mod)）が
最終出力電圧値の半分になる時点で‘ロー’状態から
‘ハイ’状態に切替えされるものとみなせば、最終出力
電圧はV′out a-f(m od)のようになる。これにより、入
力電圧（Ｖａ、Ｖｆ）の時間差（Δｔ）の中間時間差
（１／２Δｔ）を有する電圧が出力される。
る多重位相発生器の動作を説明するための入出力電圧関
係を示したグラフである。図１１に示されたように入力
電圧の入力時間差が大きすぎて所定の不完全動作区間
（ΔｔG）が存在する場合は、図１５に示されたように
立上り時間を増加させることにより入力波形の勾配（sl
ew）を減少させて前記不完全動作区間（ΔｔG）を消滅
させることができる。立上り時間が遅延すれば、第１入
力電圧（Vin1）が最終値まで立上る前に第２入力電圧
（Vin2）の立上りが開始されるようにすることができ、
これにより不完全動作区間（ΔｔG）を消滅させること
ができるからである。図１５の電圧波形のうち破線で示
した波形は元のＶａ及びＶｆの波形を示したもので、実
線で示した波形（Ｖａ(mod)及びＶｆ(mod)）は上記のよ
うに立上り時間（ｔr）を増加させた後の波形である。
従って、立上り時間（ｔr）を増加させた波形が入力さ
れる場合の中間出力電圧（Vmid a-f(mod)）は、図１５
に示すように不完全動作区間（ΔｔG）が消滅され正常
的な波形をなすようになる。第２インバータ１３２ａ、
１３２ｂの出力電圧（Vout a-f(mod)）はこれを反転し
た出力となり、またこの出力電圧（Vout a-f(mod)）が
最終出力電圧値の半分になる時点で‘ロー’状態から
‘ハイ’状態に切替えされるものとみなせば、最終出力
電圧はV′out a-f(m od)のようになる。これにより、入
力電圧（Ｖａ、Ｖｆ）の時間差（Δｔ）の中間時間差
（１／２Δｔ）を有する電圧が出力される。
【００６５】上記のような遅延インバータ２２１、２２
２、キャパシタ（Cin1, Cin2）又はダミーキャパシタ２
３１ａ、２３１ｂ、２３２ａ、２３２ｂは第１段の位相
混合器１２０ａにのみ設置する。これは、第１段で正常
動作をすれば、第２段以後に存在する位相混合器１２０
ｂ、１２０ｃ、１２０ｄではその位相差が段々減少する
ため不完全動作区間（ΔｔG）が存在しなくなるからで
ある。
２、キャパシタ（Cin1, Cin2）又はダミーキャパシタ２
３１ａ、２３１ｂ、２３２ａ、２３２ｂは第１段の位相
混合器１２０ａにのみ設置する。これは、第１段で正常
動作をすれば、第２段以後に存在する位相混合器１２０
ｂ、１２０ｃ、１２０ｄではその位相差が段々減少する
ため不完全動作区間（ΔｔG）が存在しなくなるからで
ある。
【００６６】
【発明の効果】本発明によれば、各インバータの容量が
同一であるため回路の構成が容易で、また自体にマルチ
プレクサを備えて中間位相の発生が容易でかつ簡単な構
造の多重位相発生器を製作することができる位相混合器
が提供される。
同一であるため回路の構成が容易で、また自体にマルチ
プレクサを備えて中間位相の発生が容易でかつ簡単な構
造の多重位相発生器を製作することができる位相混合器
が提供される。
【００６７】また、本発明によれば、少数の位相混合器
を使用するためその構造が簡単で、電力消耗の少ない多
重位相発生器が提供でき、特に、入力電圧の時間差が大
きい場合に発生し得る不完全動作区間が除去された多重
位相発生器が提供できる。本発明による多重位相発生器
は、ＲＣフィルタリングによる非線形効果を最少化する
ことができる。
を使用するためその構造が簡単で、電力消耗の少ない多
重位相発生器が提供でき、特に、入力電圧の時間差が大
きい場合に発生し得る不完全動作区間が除去された多重
位相発生器が提供できる。本発明による多重位相発生器
は、ＲＣフィルタリングによる非線形効果を最少化する
ことができる。
【００６８】以上、本発明を望ましい実施形態に基づい
て具体的に説明したが、本発明はこれに限定されるもの
ではなく、本発明の要旨を逸脱しない範囲内で変更及び
改良が可能なことは勿論である。
て具体的に説明したが、本発明はこれに限定されるもの
ではなく、本発明の要旨を逸脱しない範囲内で変更及び
改良が可能なことは勿論である。
【図１】 従来の位相混合器のブロック図である。
【図２】 図１の各インバータの構成を示した回路図で
ある。
ある。
【図３】 図２のインバータの入出力電圧の関係を示し
たグラフである。
たグラフである。
【図４】 図１の位相混合器の入出力電圧の関係を示し
たグラフである。
たグラフである。
【図５】 従来の多重位相発生器のブロック図である。
【図６】 本発明による位相混合器のブロック図であ
る。
る。
【図７】 図６の中間位相出力部の回路図である。
【図８】 位相混合器に入力される位相差の異なる多様
な入力電圧の波形を例示したグラフである。
な入力電圧の波形を例示したグラフである。
【図９】 図７の回路の入出力電圧の関係を示したグラ
フである。
フである。
【図１０】 本発明による多重位相発生器のブロック図
である。
である。
【図１１】 位相混合器の正常動作のための入力電圧の
位相差の許容範囲を説明するために入出力電圧の関係を
示したグラフである。
位相差の許容範囲を説明するために入出力電圧の関係を
示したグラフである。
【図１２】 本発明による多重位相発生器の他の実施形
態を示した図である。
態を示した図である。
【図１３】 図１２と同様の図である
【図１４】 図１２と同様の図である
【図１５】 図１２乃至図１４の実施形態による多重位
相発生器の動作を説明するための入出力電圧の関係を示
したグラフである。
相発生器の動作を説明するための入出力電圧の関係を示
したグラフである。
１２０ 位相混合器
１２１ 第１位相遅延部
１２２ 第２位相遅延部
１３０ 中間位相出力部
１４０ 出力選択部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−192312（ＪＰ，Ａ)
特開2002−141785（ＪＰ，Ａ)
Ｂｒｕｎｏ Ｗ．Ｇａｒｌｅｐｐ ｅ
ｔ．ａｌ，Ａ Ｐｏｒｔａｂｌｅ Ｄｉ
ｇｉｔａｌ ＤＬＬ ｆｏｒ Ｈｉｇｈ
−Ｓｐｅｅｄ ＣＭＯＳ Ｉｎｔｅｒｆ
ａｃｅ Ｃｉｒｃｕｉｔｓ，ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−Ｓ
ＴＡＴＥ ＣＩＲＣＵＩＴＳ，1999年
５月，ＶＯＬ．34，ＮＯ．５，ｐ．632
−644
Ｔａｅ−ｓｕｎｇ ｅｔ．ａｌ，Ａ
ＬＯＷ ＪＩＴＴＥＲ，ＦＡＳＴ ＬＯ
ＣＫＩＮＧ ＤＥＬＡＹ ＬＯＣＫＥＤ
ＬＯＯＰ ＵＳＩＮＧ ＭＥＡＳＵＲ
Ｅ ＡＮＤ ＣＯＮＴＲＯＬ ＳＣＨＥ
ＭＥ，Ｍｉｘｅｄ−Ｓｉｇｎａｌ Ｄｅ
ｓｉｇｎ，2001，ＳＳＭＳＤ．2001 Ｓ
ｏｕｔｈｗｅｓｔ Ｓｙｍｐｏｓｉｕ
ｍ，2001年 ２月27日，ｐ．45−50
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03H 11/22
H03H 11/20
Claims (13)
- 【請求項１】 所定の位相差を有する第１及び第２入力
電圧がそれぞれ入力され、前記第１及び第２入力電圧の
位相にそれぞれ対応する位相を有する第１及び第２出力
電圧を出力する第１及び第２位相遅延部； 前記第１及び第２入力電圧がそれぞれ入力され、その出
力端が互いに連結された一対の第１インバータと、前記
第１インバータの出力電圧が入力され、それぞれ第３及
び第４出力電圧を出力する一対の第２インバータとを備
えた中間位相出力部；及び、 前記第１出力電圧と前記第３出力電圧を選択的に出力す
る第１マルチプレクサと、前記第２出力電圧と前記第４
出力電圧を選択的に出力する第２マルチプレクサとを備
えた出力選択部；を含み、 ここで、それぞれの前記第１及び第２インバータはゲー
トに入力された電圧の大きさに応じて相反したスイッチ
ング動作をするＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタで構成され、前記第１及び第２入力電圧は前記
ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの
ゲートに入力され、 これにより、前記第３及び第４出力電圧は前記第１及び
第２出力電圧の中間位相を有することを特徴とする位相
混合器。 - 【請求項２】 それぞれの第１及び第２位相遅延部は、
互いに直列連結された一対の第３インバータを含むこと
を特徴とする請求項１に記載の位相混合器。 - 【請求項３】 前記第１及び第２入力電圧の立上り時間
を遅延する手段をさらに含むことを特徴とする請求項１
に記載の位相混合器。 - 【請求項４】 前記遅延手段は、各インバータより小さ
なサイズを有し、前記第１及び第２入力電圧の入力部位
に設置される遅延インバータであることを特徴とする請
求項３に記載の位相混合器。 - 【請求項５】 前記遅延手段は、前記第１及び第２入力
電圧の入力部位に設置され、前記第１及び第２入力電圧
を充電するキャパシタであることを特徴とする請求項３
に記載の位相混合器。 - 【請求項６】 前記遅延手段は、前記第１及び第２入力
電圧の入力部位に設置され、その出力端が開放されて前
記第１及び第２入力電圧に対してダミーキャパシタ（du
mmy capacitor）の機能をする浮動インバータであるこ
とを特徴とする請求項３に記載の位相混合器。 - 【請求項７】 前記第１及び第２入力電圧に対してそれ
ぞれ複数の前記浮動インバータが設置されることを特徴
とする請求項６に記載の位相混合器。 - 【請求項８】 所定の位相差を有する第１及び第２入力
電圧が入力され、前記第１及び第２入力電圧の位相に対
応する位相を有する電圧と前記入力電圧の中間位相に対
応する位相を有する電圧のうち、少なくとも２つの電圧
を出力する第１位相混合器；及び前記第１位相混合器と
同一の機能をし、前記第１位相混合器に順次に直列連結
された少なくとも１つの第２位相混合器；を含み、 それぞれの前記位相混合器は、 前記第１及び第２入力電圧がそれぞれ入力され、前記第
１及び第２入力電圧の位相にそれぞれ対応する位相を有
する第１及び第２出力電圧を出力する第１及び第２位相
遅延部； 前記第１及び第２入力電圧がそれぞれ入力され、その出
力端が互いに連結された一対の第１インバータと、前記
第１インバータの出力電圧が入力され、それぞれ第３及
び第４出力電圧を出力する一対の第２インバータとを備
えた中間位相出力部；及び、 前記第１出力電圧と前記第３出力電圧を選択的に出力す
る第１マルチプレクサと、前記第２出力電圧と前記第４
出力電圧を選択的に出力する第２マルチプレクサとを備
えた出力選択部；を含み、 ここで、それぞれの前記第１及び第２インバータはゲー
トに入力された電圧の大きさに応じて相反したスイッチ
ング動作をするＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタで構成され、前記第１及び第２入力電圧は前記
ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの
ゲートに入力され、 これにより、前記第３及び第４出力電圧は前記第１及び
第２出力電圧の中間位相を有する ことを特徴とする多重
位相発生器。 - 【請求項９】 前記第１位相混合器に入力される前記第
１及び第２入力電圧の立上り時間を遅延させる手段をさ
らに含むことを特徴とする請求項８に記載の多重位相発
生器。 - 【請求項１０】 前記遅延手段は、前記第１位相混合器
内の前記インバータより小さなサイズを有し、前記第１
及び第２入力電圧と前記第１位相混合器との間に介在さ
れる遅延インバータであることを特徴とする請求項９に
記載の多重位相発生器。 - 【請求項１１】 前記遅延手段は、前記第１位相混合器
の入力端にそれぞれ設置され、前記第１及び第２入力電
圧を充電させるキャパシタであることを特徴とする請求
項９に記載の多重位相発生器。 - 【請求項１２】 前記遅延手段は、前記第１位相混合器
の入力端にそれぞれ設置され、その出力端が開放されて
前記第１及び第２入力電圧に対してダミーキャパシタと
しての機能をする浮動インバータであることを特徴とす
る請求項９に記載の多重位相発生器。 - 【請求項１３】 前記位相混合器の各入力端に複数の前
記浮動インバータが設置されることを特徴とする請求項
１２に記載の多重位相発生器。
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| US10305459B2 (en) * | 2017-06-14 | 2019-05-28 | Micron Technology, Inc. | Multi-phase clock generator |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4308617A (en) * | 1977-11-07 | 1981-12-29 | The Bendix Corporation | Noiselike amplitude and phase modulation coding for spread spectrum transmissions |
| US4896374A (en) * | 1988-12-09 | 1990-01-23 | Siemens Aktiengesellschaft | Broadband monolithic balanced mixer apparatus |
| US5099202A (en) * | 1990-02-26 | 1992-03-24 | General Electric Company | Phase shift generator |
| JPH07122998A (ja) * | 1993-10-25 | 1995-05-12 | Hitachi Ltd | 周波数シンセサイザ |
| US5463337A (en) * | 1993-11-30 | 1995-10-31 | At&T Corp. | Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein |
| US5672991A (en) * | 1995-04-14 | 1997-09-30 | International Business Machines Corporation | Differential delay line circuit for outputting signal with equal pulse widths |
| JP3346224B2 (ja) * | 1997-06-13 | 2002-11-18 | 日本電気株式会社 | クロック信号制御装置 |
| KR100289395B1 (ko) * | 1998-04-07 | 2001-05-02 | 김영환 | 기준클럭발생회로 |
| US6393083B1 (en) * | 1998-07-31 | 2002-05-21 | International Business Machines Corporation | Apparatus and method for hardware implementation of a digital phase shifter |
-
2001
- 2001-02-17 KR KR1020010008033A patent/KR100715845B1/ko not_active IP Right Cessation
- 2001-09-18 CN CNB011406100A patent/CN1170367C/zh not_active Expired - Fee Related
- 2001-09-25 US US09/961,270 patent/US6617909B2/en not_active Expired - Fee Related
- 2001-10-05 JP JP2001310518A patent/JP3527225B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ｂｒｕｎｏ Ｗ．Ｇａｒｌｅｐｐ ｅｔ．ａｌ，Ａ Ｐｏｒｔａｂｌｅ Ｄｉｇｉｔａｌ ＤＬＬ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＣＭＯＳ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔｓ，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，１９９９年 ５月，ＶＯＬ．３４，ＮＯ．５，ｐ．６３２−６４４ |
| Ｔａｅ−ｓｕｎｇ ｅｔ．ａｌ，Ａ ＬＯＷ ＪＩＴＴＥＲ，ＦＡＳＴ ＬＯＣＫＩＮＧ ＤＥＬＡＹ ＬＯＣＫＥＤ ＬＯＯＰ ＵＳＩＮＧ ＭＥＡＳＵＲＥ ＡＮＤ ＣＯＮＴＲＯＬ ＳＣＨＥＭＥ，Ｍｉｘｅｄ−Ｓｉｇｎａｌ Ｄｅｓｉｇｎ，２００１，ＳＳＭＳＤ．２００１ Ｓｏｕｔｈｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ，２００１年 ２月２７日，ｐ．４５−５０ |
Also Published As
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