CN101145779B - 相角产生器 - Google Patents

Abstract

本发明是指一种用来延迟输入信号的相角产生器，该相角产生器包含第一四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器。本发明有效减少了延迟单元数目，而且延迟精准度也不致于受较大的影响，如此让因为延迟精准度的增加而造成电路芯片尺寸和功率消耗快速恶化的状况获得显著的改善，可以用来任意产生所要的信号角度值。

Description

相角产生器

技术领域

本发明关于一种相角产生器，特别是一种可产生任意角度信号的信号相角产生器。

背景技术

由于各式各样消费性电子产品的需求日益增多，所以具备多功能，快反应速度，高精确度的各种电子系统变得越来越普及。而建构出此等高速精密电子系统的主要核心电路之一便是延迟锁定回路。延迟锁定回路的主要功能是在于让系统内外部电路的信号同步，让系统可以稳定且正确工作。DLL(Delay Lock Loop；DLL)电路架构众多。就信号的性质区分，可以分成数字式及模拟式DLL。

一般公知的数字式DLL有寄存器控制的延迟锁定回路(Registercontrolled DLL)及计数器控制的延迟锁定回路(Counter controlled DLL)。不过数字式DLL在架构上有其不可避免的先天需求，那就是它需要额外的数字控制电路去控制锁定回路。然而如此一来数字式DLL不但其电路芯片尺寸相对上会变的比较大，它的耗电量(power consumption)也会因此增加，而且还会影响到它的延迟功能(delay)的精准度。

相对于数字式DLL必须具备的额外控制电路，模拟式DLL则是在其内部使用电压控制延迟线(Voltage controlled delay line；VCDL)来达到控制延迟的目的。它的做法是，以回路电压来控制一串延迟单元(delay cell)，进而达到所想要的延迟值。相较于数字式DLL来说，模拟式DLL的主要优点便在于所产生的延迟精准度较高，所以在应用于较高频或需要较精细延迟的系统上，较常采用模拟式架构。

而模拟式DLL的核心电路之一便是电压控制延迟线VCDL，此核心电路的架构方式一般有无源式及有源式两种。无源式VCDL是采用电阻、电容等无源元件所组成的无源式延迟单元，而有源式的VCDL则是采用金属氧化半导体集成电路(MOS)所组成的有源式延迟单元。无源式VCDL的优点为消耗功率低，缺点是如果系统要求较多的延迟时，就需要相当大的电路芯片尺寸，而且电阻、电容元件等的特性很容易受到工艺的影响，进而又影响到延迟单元的精准度；有源式VCDL的优点则是精准度高，不过它的缺点就是消耗电力较大。然而，不管是无源式或是有源式VCDL都面临相同的问题，那就是如果系统要求较多较细微的延迟时，那么此模拟式DLL便会需要较多的延迟单元，如此一来便又落入了公知技术跳脱不出的电路芯片尺寸变大以及功率消耗增加的恶性循环中，再加上元件一变多，噪声亦无可避免的变大，进而影响到DLL电路的功能特性。

如果要改善这些问题，那么根本的解决方式就是要有效的减少延迟单元的数目变。虽然，公知技术也曾提及使用阵列配置的方式(array)或是使用内插(interpolator)的方法来降低延迟单元的数目，但是这样的作法需要额外附加的数字控制电路来加以辅助，不仅容易产生误差，还会降低延迟的精准度。

发明内容

基于上述公知技术的缺失，所以本发明的目的就是要提出一种全新架构的VCDL，它可以实质有效的减少延迟单元的数目并让电路具备相同的延迟功能，本发明的另一个目的是要提出一个可产生任意角度信号的信号产生器。

本发明的目的是提供一种用来延迟输入信号的延迟锁定回路，其包含四相位产生器、电压控制器以及延迟单元，其中该输入信号被馈入该四相位产生器及该延迟单元，而分别从该四相位产生器及该延迟单元产生的变相信号及延迟信号则同时被馈入该电压控制器以产生被馈入该延迟单元的控制电压，并借此来控制该延迟信号的延迟时间。

根据所述的延迟锁定回路，其中该四相位产生器被用来当作50％占空比校正电路。

根据所述的延迟锁定回路，其中该延迟单元是四相位延迟单元。

根据所述的延迟锁定回路，其中可以采用多个所述延迟单元以产生多个延迟信号，而且任一个所述延迟信号具有与其它延迟信号不同的延迟时间。

根据所述的延迟锁定回路，其中该电压控制器还包括相位检测器、电荷泵电路及回路滤波器；而该相位检测器用来决定该变相信号及该延迟信号间的相位误差，借此经由该电荷泵电路产生电流，该电流再经由该回路滤波器产生该控制电压。

本发明还提供一种用来产生具有任意相位信号的相角产生器，其包含第一四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器；其中，输入信号被馈入该第一四相位产生器及所述多个延迟单元，变相信号由该第一四相位产生器所产生，而多个延迟信号则分别由所述多个延迟单元产生，该变相信号及任一个所述延迟信号则同时被馈入该电压控制器以产生被馈入所述多个延迟单元的控制电压借以控制任一个所述延迟信号的延迟时间；被馈入该第一多任务器的所述延迟信号中的任一个由该第一多任务器被选出，并再被馈入该第二四相位产生器产生四相值，且与通过该第二多任务器所选出的四相值相加而产生输出值。

根据所述的相角产生器，其中该电压控制器还包括相位检测器、电荷泵电路及回路滤波器；而该相位检测器用来决定该变相信号及任一个所述延迟信号间的相位误差，该相位误差经由该电荷泵电路产生电流，该电流再经由该回路滤波器产生该控制电压。

本发明还提供另一种用来产生具有任意相位信号的相角产生器，其包含多个次相角产生器，而任一个所述次相角产生器，包含第一四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器；其中该输入信号被馈入该第一四相位产生器及所述多个延迟单元，变相信号由该第一四相位产生器所产生，而多个延迟信号则分别由所述多个延迟单元产生；该变相信号及任一个所述延迟信号则同时被馈入该电压控制器以产生被馈入所述延迟单元的控制电压以控制任一个所述延迟信号的延迟时间；而被馈入该第一多任务器的所述延迟信号的任一个则又被馈入该第二四相位产生器产生四相值，并与由该第二多任务器所选出的四相值相加而产生输出值，该输出值则被当作生成输入而被馈入下一个次相角产生器。

根据所述的相角产生器，其中该电压控制器还包括相位检测器，电荷泵电路，及回路滤波器；而该相位检测器是用来决定该变相信号及任一个所述延迟信号间的相位误差，该相位误差经由该电荷泵电路产生电流，该电流再经由该回路滤波器产生该控制电压。

本发明还提供另一种用来产生具有任意相位信号的相角产生器，其包含第一相角产生器及第二相角产生器；其中任一个所述相角产生器还包含第一四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器；输入信号被馈入该第一相角产生器的该第一四相位产生器及所述多个延迟单元，由该第一四相位产生器产生第一变相信号，而由所述多个延迟单元分别产生多个延迟信号，该第一变相信号及任一个所述延迟信号则同时被馈入该第一相角产生器的该电压控制器以产生被馈入该第一相角产生器的该延迟单元的控制电压来控制任一个所述延迟信号的延迟时间；而被馈入该第一相角产生器的该第一多任务器的所述延迟信号的任一个则又被馈入该第一相角产生器的该第二四相位产生器产生四相值，并与由该第一相角产生器的该第二多任务器所选出的四相值相加而产生输出值，该输出值被当作第二输入而被馈入该第二相角产生器并以相同于上述的运作方式产生输出信号。

本发明的实际做法是，在DLL电路中加入一个50％的占空比校正电路(Duty cycle correction)或一个四相位产生器(Quadrature generator)来预先处理输入信号，而让延迟单元数目有效减少，而且延迟精准度也不致于受较大的影响，如此让因为延迟精准度的增加而造成电路芯片尺寸和功率消耗快速恶化的状况获得显著的改善。另外，本发明的另一目的是利用此新颖的电路架构及相关的计算式开发出角度产生器，用来任意产生所要的信号角度值。

附图说明

图1(A)是根据本发明的具体实施例的具有50％占空比校正(50％dutycycle correction)电路的DLL电路示意图；

图1(B)是根据本发明的具体实施例的具有四相位产生器(Quadraturegenerator)的DLL电路示意图；

图2(A)是公知的具有8级延迟单元的模拟式DLL电路架构示意图；

图2(B)是公知技术中通过VCDL来产生φ₁～φ₈，8个不同分时点的延迟信号示意图；

图3是根据本发明的具体实施例的使用50％占空比校正电路的DLL电

路示意图；

图4是根据本发明的具体实施例的具有四相位产生器的DLL电路示意图；

图5是频率周期信号的分割时距的对映角度示意图；

图6是根据本发明的任意角度产生器电路的构想示意图；

图7是根据本发明的一个具有特定9°的倍数角度的输出具体实施例示意图；

图8是根据本发明的具体实施例的用来产生具有特定9°的倍数角度信号的任意角度产生器电路示意图；及

图9根据本发明的具体实施例的连续两级级联的(cascade)角度产生器的具体实施例示意图。

其中，附图标记说明如下：

10        相位检测器

20        电荷泵电路

30        回路滤波器

25、25’  四相位产生器

40        电压控制延迟线

41、42    四相位延迟单元

50、60    多任务器

100、200  角度产生器

具体实施方式

请参阅附图，本发明的特征及优点将通过如下的诸个具体实施例，让读者更清楚的了解。在复杂的电路系统中，电路区块间的信号流通，会因为电子元件本身及其间连接导线的电阻、电容、及电感等的诸种寄生效应，让系统无法在理论的时间点上工作，造成系统操作时间发生误差，进而导致响应错乱。要解决这个问题，一般会使用具有时钟产生器(Clock generator)的电路，如延迟锁定回路(DLL)电路，让电路系统可以依循其产生的频率来运作。而延迟锁定回路的做法是，它提供信号的频率延迟，如同时钟一般，让系统可以依照正确的频率时间点，让不同电路间的动作可以同步。

DLL功能为产生细微的延迟时间点，产生分时的一个时距(step)分时点则如同第(1)式所示，即

$\mathrm{\σT}=\frac{1}{f\×N}---\left(1\right)$

其中f为欲分时的时钟(clock)工作频率，N为分时点的数目。

此处以电荷耦合元件(Charge Coupled Device；CCD)为例，其系统工作频率f一般设定为10MHz～40MHz，而频率切割的分时点数目N为48个时距，所以系统要求的每个时距σT则为2.08ns～0.52ns。若是以模拟式DLL电路来实践，那么其电压控制延迟线电路方块(VCDL Block)便必须使用48个延迟单元(delay cell)，然而，如此一来便会让此VCDL电路方块既占面积又耗电量。

要解决上述问题，可以从DLL的锁定方式下手。图1(A)是根据本发明的具有一个50％占空比校正电路的DLL电路具体实施例的操作示意图，图1(B)是根据本发明的具有四相位产生器的DLL电路具体实施例的操作示意图。如图1(A)所示，在输入信号(input signal)和DLL间，加入了一个50％占空比校正电路，将输入信号校正为50％的频率周期信号，如此得到一个1/2周期的频率信号，而DLL运作的锁定方式便配合此频率而加以修改，让DLL只需锁定半个周期，因此每个分时点之间的时距便可以第(2)式来表示，即

$\mathrm{\σT}=\frac{1}{2\×f\×N}---\left(2\right)$

此处再以CCD的操作为例，同前述即f＝10MHz～40MHz、σT为2.08ns～0.52ns时，由第(2)式可得出分时点数目N为24，也就是当输入信号其变成为原来的1/2周期的频率信号时，分时点数目也会变成原来的一半，所以DLL内部VCDL所需要的延迟单元也就从48个减少到只需要24个。

也就是如图1(B)所示，如果在输入信号和DLL间，加入一个四相位产生器，让此输入信号变成相移90°的变相信号，那么可得到25％即1/4周期的频率，DLL便可据此来改变其锁定分时点，那么每个时距的表示式就变成如第(3)式所示，即

$\mathrm{\σT}=\frac{1}{4\×f\×N}---\left(3\right)$

就同样CCD的条件来看，分时点数目N则只需要12个。

从上面的具体实施例来看，由于占空比校正电路或四相位产生器的采用能够让延迟单元数目有效的减少成原先的1/2及1/4，所以电压控制延迟线电路区块(Block VCDL)中，就延迟单元部分所占的实体面积及耗电量也会减少到原先的1/2及1/4。由此看出，如果将本发明用在其它需要更精细微小的分时时距的系统时，此新颖技术，定更能发挥它的效用！

接下来，以一般的模拟式DLL电路架构来进一步说明本发明的优点。图2(A)是公知的具有8级延迟单元的模拟式DLL电路架构示意图。诚如图2(A)所示，要让输入信号产生8级的延迟，输入信号被送入一串8级的延迟单元中(注：每级的延迟单元其元件规格一样)，也就是送入电压控制延迟线中，然后产生了如图2(B)所示的φ₁～φ₈，8个不同分时点的延迟信号。通过反馈的方式把最后一个延迟信号phaseφ₈，拉回相位检测器(Phase Detector)10，也就是通过比较FB_S信号与输入信号的频率误差，得到两个信号的误差(UP/DN)后，通过电荷泵电路(Charge Pump)20产生电流ICH，ICH再通过回路滤波器(Loop Filter)30而转成电压控制信号VCTRL，此电压控制信号会被送入电压控制延迟线(VCDL)40内部的每个延迟单元内，来控制调整延迟值的大小。以如此反馈方式，最后会将此输入信号锁定至一个频率周期，所以每级的延迟单元就会平均的产生出正确的延迟值或相位变化值(φ₁～φ₈)。在本发明的此具体实施例中，是以8级的延迟时距(Delay step)为例，若电路系统需有48级或者更多级的延迟，那么电路面积及耗电量的增加自然会更为可观，那是因为DLL电路中主要消耗面积及功率的电路部分就在VCDL内所用的延迟单元件数。

本发明在降低VCDL内延迟单元件数的实际做法是，通过改变DLL的锁定方式来减少延迟单元件数。图3是本发明的使用50％占空比校正电路的DLL电路具体实施例示意图。为了要让DLL去锁定输入信号的半个周期，本发明的实际做法是让此输入信号经过50％占空比校正电路，借此产生一个确定是具有此输入信号周期时间一半的变相信号(F50)。由于仅让DLL锁定所述时间周期，所以依第(2)式所述，延迟元件数也仅需要一半，而从图3也可以看到，搭配此50％占空比校正电路，VCDL中只需使用四级的延迟单元。然后一样经过反馈的机制，将最后一级(第四级)的延迟信号phaseφ₄(FB S)拉回与此变相信号F50作比较判断两者间的相位差。借此反馈，会将这两个信号锁住，而让DLL得到正确的延迟值，产生了φ₁～φ₄的延迟信号。至于另外四个相位延迟信号phase delay(φ₅～φ₈)，便可使用差动式(differential)的延迟单元来形成。也就是由于φ₅～φ₈等延迟恰好是φ₁～φ₄的反相，所以可由DLL电路上产生的φ₁～φ₄推出另外的四个相位延迟(phase delay)φ₅～φ₈。

本发明就是通过这样的想法，不但能够产生所想要的8级延迟信号，还可以让DLL电路内的延迟单元件数及与之相关的耗电功率减半。甚至如果可以确定送入DLL的输入信号的占空比即是原先欲处理的输入信号的50％的话，那本发明的DLL电路甚至可以不需使用此50％占空比校正电路了。

若将本发明应用在需更多极细微时距的系统(如CCD)时，就更能显示其优势所在。甚至就本发明相较于公知的阵列或内插的方式来看，由于本发明清晰直接，不需额外复杂数字电路辅助，不仅降低了相位偏差(Phase error)的问题，还可产生精准的相位延迟，另外也节省成本。

相似的，通过本发明，若产生一个变相信号它具有输入信号1/4占空比时间，那么DLL所需的延迟单元件数就可更少了。图4是本发明的具有四相位产生器的DLL电路具体实施例示意图。图4中所示的就是一般可见的四相位产生器25，如相位内插器(phase interpolator)、混相器(phase blender)等，可将此输入信号转换成四个不同相位角，分别为0°、90°、180°、270°的变相信号。在本发明的此具体实施例中，就是取出90°的相位角，即具有输入信号1/4周期的信号(F25)来锁定。诚如第(3)式所示，如此一来，本发明的此具体实施例的VCDL便只需要两级延迟单元。而配合此四相位产生器，此两级延迟单元则是采用可以产生四相位延迟信号的四相位延迟单元41及42。相同的，通过反馈的方式将最后一级输出的延迟信号φ₂(FB_S)与F25信号锁定比较相位差，锁定后第一级QDC 41可以产生45°(φ₁)、135°(φ₃)、225°(φ₅)、315°(φ₇)等延迟信号，而第二级QDC 42则可以产生90°(φ₂)、180°(φ₄)、270°(φ₆)、360°(φ₈)等另外4个延迟值。因此，就所述应用实施例来看，可利用本发明的技术，对公知DLL电路进行改善，并将锁定方式略作改变，即可超越公知技术的效果，产生精准的时间延迟。不仅如此，VCDL的电路面积以及电力消耗还可因此而降低进而节省成本。

由于采用四相位产生器可获得如此多的优点，所以可将本发明的构想再行延伸。从上述的具体实施例中，可以看到延迟信号输出的表示方式，是用角度来呈现，因此可更进一步的利用DLL来将角度切割的更为细致。所以，从图4的具体实施例及第(3)式的概念，可以了解本发明所提的DLL电路，它对信号的锁定方式，是以输入信号的1/4周期来作栓锁动作，而延迟单元件数也只需要N/4即可(N为分时点数)，也就是在1/4的周期内被分成N/4个时距，从角度来看，也就是每一个时距的分辨率Δψ可用第(4)式来表示，即

$\mathrm{\Δ\φ}=\frac{\mathrm{\π}/2}{N/4}---\left(4\right)$

从图4的具体实施例可以看出，若一个频率的周期对映到360°，当此频率周期被分成8个时距，那么每个时距便对映到45°，若把N＝8代入第(4)式中，亦可求得Δφ＝45°，所以DLL可以用来产生45°、90°、135°、180°、225°、270°、315°、360°等八个不同的角度。

用这样的作法，可以建构成一个任意角度产生器。诚如图5所示，图5是频率周期信号的分割时距的对映角度示意图。也就是输入信号可以通过四个象限j来粗分割，而每个象限j内再细分成i个时距来表示，如此一来输入信号便可以有i*j个时距的角度分辨率，因此一个任意角度φ_i×j便可以用下面的第(5)式来表示，即

${\mathrm{\φ}}_{i\×j}=\mathrm{\Δ\φ}\×i+\frac{\mathrm{\π}}{2}\×(j-1)---\left(5\right)$

再将第(4)式代入上式，得到：

$\→{\mathrm{\φ}}_{i\×j}=\frac{\mathrm{\π}/2}{N/4}\×i+\frac{\mathrm{\π}}{2}\×(j-1)---\left(6\right)$

其中i＝1～N/4，j＝1～4

若以矩阵表示式来表示每个角度的位置，则如第(7)式所示：

${\mathrm{\φ}}_{i\×j}={\left[\begin{array}{cccc}{\mathrm{\φ}}_{11}& {\mathrm{\φ}}_{12}& \mathrm{\Λ}& {\mathrm{\φ}}_{1j}\\ {\mathrm{\φ}}_{21}& {\mathrm{\φ}}_{22}& \mathrm{\Λ}& {\mathrm{\φ}}_{2j}\\ M& M& O& M\\ {\mathrm{\φ}}_{i1}& {\mathrm{\φ}}_{i2}& \mathrm{\Λ}& {\mathrm{\φ}}_{\mathrm{ij}}\end{array}\right]}_{i\×j}$

接下来，以本发明的电路来实践此角度产生器的构想。由上列式子的概念，通过整理成如图6所示的任意角度产生器电路的构想示意图。在频率周期为360°的范围中，分割了N＝i*j个角度。以上面提及的锁定机制来看，首先让DLL锁定在90°的相角里，在此1/4周期的相角内共分成了i个角度，而一个角度的时距分辨率大小则如第(4)式所示，当DLL锁定后会稳定产生i个时距角度，将这些角度通过一个i对1的多任务器(MUX)50，就可以选出在某一象限内的第i个角度值，然后再利用四相位产生器25’来产生四个象限，并且用一个j对1的多任务器(MUX)60来选出所在的象限位置，如此，可以用所选出的i与j，将之代入第(6)式及第(7)式中，求得任意角度值的输出φ_out。

在此，再举另一个优选具体实施例来说明本发明的特征及优点。图7是本发明的一个具有特定9°的倍数角度的输出示意图。系统将输入信号所产生的具有9°倍数角度的信号输出，如图7所示，那么在一个频率周期为360°里共产生了N＝i*j＝40个角度时距。那么由第(4)式可以将此输出信号切割成四个象限，j＝4，而每个象限内有10个时距角度，即i＝10的格式来表示。据此，给出本发明的此具体实施例电路，如图8所示。在此具体实施例的电路中，其VCDL 40内只需要10个延迟单元，加上一个用来选出i的10对1规格的多任务器50，以及一个用来选出j的4对1的多任务器60。通过第(5)式的计算可得到所想要的任意角度值，也就是

如果i＝5，j＝2则

如果i＝8，j＝4则

依照第(7)式的矩阵表示式可以将每个角度写成如下：

因此，通过本发明的此具体实施例的电路，便可得到所设定具有9°倍数的信号角度值了。

根据本发明构想的推广，可以推出一个可获得更精细角度值的电路系统。例如，若要获得更精细的角度分辨率为Δφ＝0.5°，那么通过第(4)式，就一个频率周期对应360°来看就共有N＝i*j＝720时距，若依本发明的原先构想，此电路系统所需的延迟单元可以减少到所须的720个的1/4的数量，但也还是需要i＝180个延迟单元。然而，通过本发明构想的延伸，如图9所示，可以将此180个延迟单元再一次的大幅减少。图9是本发明的连续两级级联的角度产生器的具体实施例示意图。在第一级电路100中，先将360°角度分割为Δφ₁＝10°，由第(4)式可得N₁＝i₁*j₁＝36，也就是第一级电路需要i₁＝9个延迟单元，然后再将角度10°代入第二级电路200内再分割成Δφ₂＝0.5°，同样通过第(4)式，可得N₂＝i₂*j₂＝20，也就是第二级电路中需要的延迟单元数目i₂＝5个。如此不仅可获得0.5°的精细角度值，就第一级及第二级两级电路加起来也仅需要14个延迟单元，比起原先需要180个延迟单元，大大的减少了元件数目。相较于原先需要的庞大延迟单元数目，纵使使用了两级的角度产生器，然而其电路面积及耗电功率还是较原先需要180个延迟单元的设计减少了许多。另外，由于电路元件数大幅减少，使得由于电子元件所带来的噪声及相关的各种电性的寄生效应也会显著的变小，故所产生的精细角度值也会更为精准。所以极适合应用于广泛的消费电子系统中，如：通讯系统、数字信号处理系统(DSP)、马达转动控制系统，或其它机械装置设施上，而能通过此任意角度产生器来实现系统的功能。

Claims (5)

1.一种用来产生具有任意相位信号的相角产生器，其包含第一四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器；其中，输入信号被馈入该第一四相位产生器及所述多个延迟单元，变相信号由该第一四相位产生器所产生，而多个延迟信号则分别由所述多个延迟单元产生，该变相信号及任一个所述延迟信号则同时被馈入该电压控制器以产生被馈入所述多个延迟单元的控制电压借以控制任一个所述延迟信号的延迟时间；被馈入该第一多任务器的所述延迟信号中的任一个由该第一多任务器被选出，并再被馈入该第二四相位产生器产生四相值，且与通过该第二多任务器所选出的四相值相加而产生输出值。

2.如权利要求1所述的相角产生器，其中该电压控制器包括相位检测器、电荷泵电路及回路滤波器；而该相位检测器用来决定该变相信号及任一个所述延迟信号间的相位误差，该相位误差经由该电荷泵电路产生电流，该电流再经由该回路滤波器产生该控制电压。

3.一种用来产生具有任意相位信号的相角产生器，其包含多个次相角产生器，而任一个所述次相角产生器，包含第一四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器；其中输入信号被馈入该第一四相位产生器及所述多个延迟单元，变相信号由该第一四相位产生器所产生，而多个延迟信号则分别由所述多个延迟单元产生；该变相信号及任一个所述延迟信号则同时被馈入该电压控制器以产生被馈入所述延迟单元的控制电压以控制任一个所述延迟信号的延迟时间；而被馈入该第一多任务器的所述延迟信号的任一个则又被馈入该第二四相位产生器产生四相值，并与由该第二多任务器所选出的四相值相加而产生输出值，该输出值则被当作生成输入而被馈入下一个次相角产生器。

4.如权利要求3所述的相角产生器，其中该电压控制器包括相位检测器，电荷泵电路，及回路滤波器；而该相位检测器是用来决定该变相信号及任一个所述延迟信号间的相位误差，该相位误差经由该电荷泵电路产生电流，该电流再经由该回路滤波器产生该控制电压。

5.一种用来产生具有任意相位信号的相角产生器，其包含第一相角产生器及第二相角产生器；其中任一个所述相角产生器包含第一四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器；输入信号被馈入该第一相角产生器的该第一四相位产生器及所述多个延迟单元，由该第一四相位产生器产生第一变相信号，而由所述多个延迟单元分别产生多个延迟信号，该第一变相信号及任一个所述延迟信号则同时被馈入该第一相角产生器的该电压控制器以产生被馈入该第一相角产生器的该延迟单元的控制电压来控制任一个所述延迟信号的延迟时间；而被馈入该第一相角产生器的该第一多任务器的所述延迟信号的任一个则又被馈入该第一相角产生器的该第二四相位产生器产生四相值，并与由该第一相角产生器的该第二多任务器所选出的四相值相加而产生输出值，该输出值被当作第二输入而被馈入该第二相角产生器并以相同于上述的运作方式产生输出信号。

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