KR100505698B1

KR100505698B1 - 주파수 변화와 ｐｖｔ 변화에 둔감한 위상 믹서 및 이의제어방법

Info

Publication number: KR100505698B1
Application number: KR10-2003-0054349A
Authority: KR
Inventors: 박원기
Original assignee: 삼성전자주식회사
Priority date: 2003-08-06
Filing date: 2003-08-06
Publication date: 2005-08-02
Also published as: US7138849B2; US20050030082A1; DE102004038871A1; KR20050015501A; DE102004038871B4

Abstract

주파수 변화와 PVT(Process, Voltage, Temperature) 변화에 둔감한, 즉 주파수 변화와 PVT 변화에 따라 입력신호들의 슬루율(slew rate)을 자동으로 조절할 수 있는 위상 믹서 및 이의 제어방법이 개시된다. 상기 위상 믹서는, 입력단들을 통해 위상이 서로 다른 두 개의 신호들을 수신하여 이들을 인터폴레이트(interpolate)하는 믹서, 입력신호의 주파수 변화를 검출하는 주파수 검출기, 상기 주파수 검출기의 출력신호를 일정한 DC 값으로 변환시키는 적분기, 및 상기 믹서의 입력단들에 연결되고, 상기 DC 값에 응답하여 각각의 커패시터 값을 변화시키는 두 개의 가변 커패시터들을 구비하는 것을 특징으로 한다. 상기 주파수 검출기는 펄스 발생기 타입으로서, 상기 입력신호를 반전 지연시키는 반전 지연기, 및 상기 입력신호와 상기 반전 지연기의 출력신호를 낸드게이팅하는 낸드 게이트를 구비한다. 상기 가변 커패시터들 각각은, 드레인이 상기 믹서의 입력단들중 하나에 연결되고 게이트에 상기 DC 값이 인가되는 트랜지스터, 및 일단이 상기 트랜지스터의 소오스에 연결되고 타단이 전압원에 연결되는 커패시터를 구비한다.

Description

주파수 변화와 ＰＶＴ 변화에 둔감한 위상 믹서 및 이의 제어방법{Phase mixer insensitive to frequency variation and PVT variation and control method thereof}

본 발명은 반도체 집적회로에 관한 것으로, 특히 위상 믹서(Phase mixer) 및 이의 제어방법에 관한 것이다.

전자 시스템이 고속화됨에 따라 더 빠른 중앙처리장치(CPU), 더 빠른 메모리소자, 및 더 빠른 주변장치들이 요구되고 있다. 이러한 고속동작을 구현하기 위해 중앙처리장치(CPU)와 메모리소자와 같은 반도체 집적회로에 가장 널리 사용되는 회로가 PLL(Phase Locked Loop)이나 DLL(Delay Locked Loop)이다. 이 회로들은 외부클럭 신호에 동기되는 내부클럭 신호를 생성시켜, 내부와 외부 간의 클럭 스큐(clock skew)를 제거하기 위한 회로이다.

이러한 PLL이나 DLL 회로는, 외부클럭 신호를 기준으로 하여, 내부에서 생성된 내부클럭 신호의 위상과 외부클럭 신호의 위상을 비교하여 위상차를 줄이는 방향으로 내부클럭 신호의 위상을 변화시킨다. 내부클럭 신호의 위상을 변화시킬 때, 여러개의 기준 위상신호들을 미리 생성시켜놓고, 이 기준 위상신호들중 현재 외부클럭 신호와 가장 근사하게 접근할수 있는 두 개의 기준 위상신호들을 선택하고, 이 선택된 두 개의 기준 위상신호들을 인터폴레이션(interpolation)하여 외부클럭신호와 위상이 일치하는 내부클럭 신호를 생성시킨다.

인터폴레이션은 위상이 서로 다른 두 신호를 각각 일정한 비율로 가중치(weight)를 주어 평균을 취하는 것을 의미하며 PLL 회로 또는 DLL 회로내의 위상 믹서가 이러한 인터폴레이션 기능을 수행한다. 위상 믹서는 위상 블렌더(Phase blender)라고도 불리며, 종래의 위상 믹서에 관한 기술이 미국특허출원 공개번호 US 2002/0140491에 개시되어 있다.

PLL 회로 및 DLL 회로는 넓은 주파수 범위(wide frequency range)를 가져야 하고 PVT(Process, Voltage, Temperature) 변화에 둔감하게 외부클럭 신호를 트랙킹(tracking)해야 한다. 그러나 PLL과 DLL의 가장 중요한 회로들중 하나인 위상 믹서가 인터폴레이션을 수행할 때, 주파수 변화 및 PVT 변화에 따라 shouldering effect(아래에서 상세히 설명된다.)가 발생해 지터(jitter)가 유발된다. 이러한 현상이 발생하지 않기 위해서는 신호의 주파수 변화와 PVT 변화에 따라 위상 믹서의 입력신호들, 즉 두 개의 기준 위상신호들의 슬루율(slew rate)이 조절되어야 한다.

도 1은 위상 믹서가 서로 위상이 다른 제1신호(101)와 제2신호(102)를 인터폴레이션하여 제3신호(103)를 생성시키는 일예를 나타내는 도면이고 도 2는 위상 믹서가 서로 위상이 다른 제1신호(201)와 제2신호(202)를 인터폴레이션하여 제3신호(203)를 생성시키는 다른 예를 나타내는 도면이다. 도 1 및 도 2에서는 편의상 제1신호(101,201)와 제2신호(102,202)를 서로 50% 씩의 비율로 가중치(weight)를 두어 평균을 취한 경우가 도시되었다.

도 1에 도시된 바와 같이 제1신호(101)와 제2신호(102)가 주기에 비해 상승시간(rising time) 및 하강시간(falling time)이 충분히 길고 주파수가 높으며 또한 PVT 조건이 최악의 조건(worst condition)일 경우 인터폴레이션 출력신호인 제3신호(103)는 왜곡없이 제1신호(101)와 제2신호(102)의 평균값을 취한 신호가 된다. 여기에서 최악의 조건(worst condition)은 프로세스(process) 파라미터가 트랜지스터 특성을 나쁘게 하는 조건이고 전원전압이 동작범위의 최소값이며 온도가 상대적으로 높은 값인 경우를 의미한다.

그러나, 도2에 도시된 바와 같이 제1신호(201)와 제2신호(202)가 주기에 비해 상승시간(rising time) 및 하강시간(falling time)이 상대적으로 짧고 주파수가 낮으며 또한 PVT 조건이 최상의 조건(best condition)일 경우에는, 제1신호(201)가 논리 하이(high)이고 제2신호(202)가 논리 로우(low)인 구간이 발생함으로 인하여 인터폴레이션 출력신호인 제3신호(103)에는 왜곡이 발생하게 된다. 이러한 현상을 shouldering effect라 한다. 여기에서 최상의 조건(best condition)은 프로세스 파라미터가 트랜지스터 특성을 좋게 하는 조건이고 전원전압이 동작범위의 최대값이며 온도가 상대적으로 낮은 값인 경우를 의미한다.

따라서 인터폴레이션 출력신호의 왜곡을 방지하기 위해, 종래에는 특정한 주파수나 특정한 PVT에 대해 특정한 값의 커패시터를 위상 믹서의 입력단에 연결하여, 위상 믹서의 입력신호들의 슬루율을 조절하였다. 그러나 이러한 종래의 방법은 특정한 경우에 대한 대책일뿐, 다른 주파수나 다른 조건의 PVT에 따른 대응책은 아니어서 인터폴레이션시 많은 문제점을 야기시킨다.

따라서 본 발명이 이루고자하는 기술적 과제는, 주파수 변화와 PVT 변화에 둔감한, 즉 주파수 변화와 PVT 변화에 따라 입력신호들의 슬루율(slew rate)을 자동으로 조절할 수 있는 위상 믹서를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 위상 믹서에서 주파수 변화와 PVT 변화에 따라 입력신호들의 슬루율(slew rate)을 자동으로 조절할 수 있는 제어방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 위상 믹서는, 입력단들을 통해 위상이 서로 다른 두 개의 신호들을 수신하여 이들을 인터폴레이트(interpolate)하는 믹서, 입력신호의 주파수 변화를 검출하는 주파수 검출기, 상기 주파수 검출기의 출력신호를 일정한 DC 값으로 변환시키는 적분기, 및 상기 믹서의 입력단들에 연결되고, 상기 DC 값에 응답하여 각각의 커패시터 값을 변화시키는 두 개의 가변 커패시터들을 구비하는 것을 특징으로 한다.

바람직한 일실시예에 따르면 상기 주파수 검출기는 펄스 발생기 타입으로서, 상기 입력신호를 반전 지연시키는 반전 지연기, 및 상기 입력신호와 상기 반전 지연기의 출력신호를 낸드게이팅하는 낸드 게이트를 구비한다.

바람직한 일실시예에 따르면 상기 가변 커패시터들 각각은, 드레인이 상기 믹서의 입력단들중 하나에 연결되고 게이트에 상기 DC 값이 인가되는 트랜지스터, 및 일단이 상기 트랜지스터의 소오스에 연결되고 타단이 전압원에 연결되는 커패시터를 구비한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 위상 믹서의 제어방법은, 입력단들을 통해 위상이 서로 다른 두 개의 신호들을 수신하여 이들을 인터폴레이트(interpolate)하는 위상 믹서의 제어방법에 있어서, 상기 믹서의 입력단들에 두 개의 가변 커패시터들을 연결시키는 단계, 입력신호의 주파수 변화를 검출하는 단계, 상기 검출된 값을 적분하여 일정한 DC 값으로 변환시키는 단계, 및 상기 DC 값에 응답하여 상기 가변 커패시터들의 커패시터 값을 변화시키는 단계를 구비하는 것을 특징으로 한다.

바람직하기로는 상기 검출하는 단계는, 상기 입력신호를 반전 지연시키는 단계, 및 상기 입력신호와 상기 반전 지연된 신호를 낸드게이팅하는 단계를 구비한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 위상 믹서를 나타내는 블록도이다.

도 3을 참조하면, 본 발명의 일실시예에 따른 위상 믹서는, 믹서(31), 주파수 검출기(frequency detector)(33), 적분기(integrator)(35), 및 가변 커패시터부(37)을 구비한다.

믹서(31)는 입력단들을 통해 위상이 서로 다른 두 개의 신호들(IN1,IN2)을 수신하여 이들을 인터폴레이트(interpolate)한다. 주파수 검출기(33)는 입력클럭(CLK)의 주파수 변화를 검출한다. 적분기(35)는 주파수 검출기(33)의 출력신호(OUT)를 일정한 DC 값(VO)으로 변환시킨다. 가변 커패시터부(37)는 믹서(31)의 입력단들에 연결되는 두 개의 가변 커패시터를 구비하고, 상기 DC 값(VO)에 응답하여 각각의 커패시터 값을 변화시킨다.

도 4는 도 3에 도시된 주파수 검출기의 상세 회로도이고 도 5는 도 4의 주파수 검출기의 동작 타이밍도이다. 도 6은 입력클럭(CLK)의 주파수 변화에 따른 상기 주파수 검출기의 동작 타이밍도를 나타낸다.

도 4를 참조하면, 주파수 검출기(33)는 외부에서 인가되는 입력클럭(CLK)의 주파수를 검출하기 위한 회로로서 펄스 발생기 타입으로 구성된다. 주파수 검출기(33)는 입력클럭(CLK)를 소정의 시간 만큼 반전 지연시키는 반전 지연기(41), 및 입력클럭(CLK)와 반전 지연기(41)의 출력신호(DCLKB)를 낸드게이팅하는 낸드 게이트(43)를 구비한다. 반전 지연기(41)는 직렬로 연결된 홀수개의 인버터들(I1-I3)을 포함하여 구성된다.

도 5의 타이밍도를 참조하여 주파수 검출기(33)의 동작을 살펴보면, 입력클럭(CLK)은 반전 지연기(41)를 통해 상기 소정의 시간 만큼 지연되고 또한 반전되어 신호(DCLKB)가 생성된다. 신호(DCLKB)와 입력클럭(CLK)가 낸드 게이트(43)로 입력되면 입력클럭(CLK)의 상승에지부터 상기 소정의 시간 동안만 논리 로우(low)가 되는 출력신호(OUT)가 발생된다.

한편 도 6의 타이밍도를 참조하면 입력클럭(CLK)의 주파수(f)가 높아질수록 출력신호(OUT)에서 하이에서 로우로 천이하는 회수가 많아지게 된다.

도 7은 도 3에 도시된 적분기의 상세 회로도이고 도 8은 도 7에 도시된 적분기의 출력값(VO)을 나타내는 도면이다.

도 7을 참조하면, 적분기(35)는 간단하게 저항(R)과 커패시터(C)로 구성되며 주파수 검출기(33)의 출력신호(OUT)를 적분하여 일정한 DC 값(VO)으로 변환시킨다. 여기에서는 간단한 RC 적분기가 도시되었으나 여러 가지 다른 형태로 구성될 수 있음은 자명하다.

입력클럭(CLK)의 주파수(f)가 높아질수록 주파수 검출기(33)의 출력신호(OUT)에서 하이에서 로우로 천이하는 회수가 많아지므로, 도 8에 도시된 바와 같이 주파수(f)가 높아질수록 DC 값(VO)은 더 낮아진다.

도 9는 도 3에 도시된 가변 커패시터부(37)의 상세 회로도이다.

도 9를 참조하면, 가변 커패시터부(37)는 두 개의 가변 커패시터(91,93)를 구비한다. 가변 커패시터(91)는, 드레인이 도 3에 도시된 믹서(31)의 입력단들중 하나(IN2)에 연결되고 게이트에 상기 DC 값(VO)이 인가되는 엔모스 트랜지스터(NM1), 및 일단이 엔모스 트랜지스터(NM1)의 소오스에 연결되고 타단이 접지전압(VSS)에 연결되는 커패시터(CP1)를 구비한다.

가변 커패시터(93)는, 드레인이 도 3에 도시된 믹서(31)의 입력단들중 다른 하나(IN1)에 연결되고 게이트에 상기 DC 값(VO)이 인가되는 엔모스 트랜지스터(NM2), 및 일단이 엔모스 트랜지스터(NM2)의 소오스에 연결되고 타단이 접지전압(VSS)에 연결되는 커패시터(CP2)를 구비한다.

DC 값(VO)이 조절됨으로써 엔모스 트랜지스터(NM1) 및 엔모스 트랜지스터(NM2)가 가변저항 역할을 하고 이에 따라 믹서(31)의 입력단들(IN1,IN2)의 부하 커패시턴스가 가변된다. DC 값(VO)이 낮으면 엔모스 트랜지스터(NM1)의 저항값 및 엔모스 트랜지스터(NM2)의 저항값이 커져서 입력단들(IN1,IN2)의 부하 커패시턴스가 작아진다. 반면에 DC 값(VO)이 높으면 엔모스 트랜지스터(NM1)의 저항값 및 엔모스 트랜지스터(NM2)의 저항값이 작아져서 입력단들(IN1,IN2)의 부하 커패시턴스가 커진다.

따라서 본 발명에 따른 위상 믹서에서는 입력클럭(CLK)의 주파수(f)가 높아지면 DC 값(VO)은 낮아져서 결국 입력단들(IN1,IN2)의 부하 커패시턴스가 작아지고 이에 따라 믹서(31)의 입력단들(IN1,IN2)을 통해 입력되는 신호들의 슬루율이 작아진다. 즉 입력단들(IN1,IN2)을 통해 입력되는 신호들의 경사(slope)가 급해진다.

입력클럭(CLK)의 주파수(f)가 낮아지면 DC 값(VO)은 높아져서 결국 입력단들(IN1,IN2)의 부하 커패시턴스가 커지고 이에 따라 믹서(31)의 입력단들(IN1,IN2)을 통해 입력되는 신호들의 슬루율이 커진다. 즉 입력단들(IN1,IN2)을 통해 입력되는 신호들의 경사(slope)가 완만해 진다.

이상에서는 입력클럭(CLK)의 주파수 변화에 따라 믹서(31)의 입력단들(IN1,IN2)을 통해 입력되는 신호들의 슬루율이 조절되는 것이 설명되었으며, 이하에서는 PVT 변화에 따라 믹서(31)의 입력단들(IN1,IN2)을 통해 입력되는 신호들의 슬루율이 조절되는 것이 설명된다.

도 4에 도시된 주파수 검출기(33)는 PVT 변화 검출기능을 포함한다. 주파수 검출기(33) 내의 반전 지연기(41)의 지연시간은 PVT가 변하면 그에 따라 변하게 되며 따라서 도 10에 도시된 바와 같이 출력신호(OUT)의 로우(low) 구간이 PVT 변화에 따라 변화된다.

도 10은 일예로 프로세스(process) 변화에 따른 주파수 검출기(33)의 출력신호(OUT)의 변화 및 적분기(35)의 출력값의 변화를 나타낸다. OUT(ff)는 프로세스가 최상의 조건(best condition)(ff)일 때 주파수 검출기(33)의 출력신호를 나타내고 VO(ff)는 이때의 적분기(35)의 출력 DC값을 나타낸다. OUT(tt)는 프로세스가 표준조건(typical condition)(ff)일 때 주파수 검출기(33)의 출력신호를 나타내고 VO(tt)는 이때의 적분기(35)의 출력 DC값을 나타낸다. OUT(ss)는 프로세스가 최악의 조건(worst condition)(ss)일 때 주파수 검출기(33)의 출력신호를 나타내고 VO(ss)는 이때의 적분기(35)의 출력 DC값을 나타낸다.

여기에서 최악의 조건은 프로세스(process) 파라미터가 트랜지스터 특성을 나쁘게 하는 조건이고 최상의 조건은 프로세스 파라미터가 트랜지스터 특성을 좋게 하는 조건을 의미한다.

프로세스가 최상의 조건(ff)에서 최악의 조건(ss)으로 갈수록 반전 지연기(41)의 지연시간이 증가하게 되어, 주파수 검출기(33)의 출력신호(OUT)의 로우(low) 구간이 늘어나게 된다. 따라서 최상의 조건(ff)에 비해 최악의 조건(ss)에서 적분기(35)의 출력 DC 전압값(VO)이 더 낮아지게 된다.

최악의 조건(ss)에서는 낮은 DC 전압값(VO(ss))에 의해 도 9의 가변 커패시터부(37)에서 엔모스 트랜지스터(NM1)의 저항값 및 엔모스 트랜지스터(NM2)의 저항값이 커져서 믹서(31)의 입력단들(IN1,IN2)의 부하 커패시턴스가 작아지고, 이에 따라 믹서(31)의 입력단들(IN1,IN2)을 통해 입력되는 신호들의 슬루율이 작아진다. 즉 입력단들(IN1,IN2)을 통해 입력되는 신호들의 경사(slope)가 급해진다.

최상의 조건(ff)에서는 높은 DC 전압값(VO(ff))에 의해 도 9의 가변 커패시터부(37)에서 엔모스 트랜지스터(NM1)의 저항값 및 엔모스 트랜지스터(NM2)의 저항값이 작아져서 믹서(31)의 입력단들(IN1,IN2)의 부하 커패시턴스가 커지고, 이에 따라 믹서(31)의 입력단들(IN1,IN2)을 통해 입력되는 신호들의 슬루율이 커진다. 즉 믹서(31)의 입력단들(IN1,IN2)을 통해 입력되는 두 신호들의 경사(slope)가 완만해 지고 그 결과 믹서(31)의 출력신호에 왜곡이 감소된다. 즉 shouldering effect가 감소된다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 위상 믹서 및 이의 제어방법은 입력클럭의 주파수 변화와 PVT 변화에 따라 위상 믹서의 두 입력신호들의 슬루율(slew rate)을 자동으로 조절할 수 있다. 따라서 입력클럭의 주파수가 변하거나 PVT가 변하더라도 위상 믹서의 출력신호의 왜곡을 감소시킬 수 있는 장점이 있다. 즉 shouldering effect를 감소시킬 수 있는 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 위상 믹서가 서로 위상이 다른 제1신호와 제2신호를 인터폴레이션하여 제3신호를 생성시키는 일예를 나타내는 도면이다.

도 2는 위상 믹서가 서로 위상이 다른 제1신호와 제2신호를 인터폴레이션하여 제3신호를 생성시키는 다른 예를 나타내는 도면이다.

도 4는 도 3에 도시된 주파수 검출기의 상세 회로도이다.

도 5는 도 4의 주파수 검출기의 동작 타이밍도이다.

도 6은 입력클럭의 주파수 변화에 따른 상기 주파수 검출기의 동작 타이밍도를 나타낸다.

도 7은 도 3에 도시된 적분기의 상세 회로도이다.

도 8은 도 7에 도시된 적분기의 출력값을 나타내는 도면이다.

도 9는 도 3에 도시된 가변 커패시터부의 상세 회로도이다.

도 10은 프로세스(process) 변화에 따른 주파수 검출기의 출력신호의 변화 및 적분기의 출력값의 변화를 나타낸다.

Claims

입력단들을 통해 위상이 서로 다른 두 개의 신호들을 수신하여 이들을 인터폴레이트(interpolate)하는 믹서;

입력신호의 주파수 변화를 검출하는 주파수 검출기;

상기 주파수 검출기의 출력신호를 일정한 DC 값으로 변환시키는 적분기; 및

상기 믹서의 입력단들에 연결되고, 상기 DC 값에 응답하여 각각의 커패시터 값을 변화시키는 두 개의 가변 커패시터들을 구비하는 것을 특징으로 하는 위상 믹서.
제1항에 있어서, 상기 주파수 검출기는 펄스 발생기 타입인 것을 특징으로 하는 위상 믹서.
제2항에 있어서, 상기 주파수 검출기는,

상기 입력신호를 반전 지연시키는 반전 지연기; 및

상기 입력신호와 상기 반전 지연기의 출력신호를 낸드게이팅하는 낸드 게이트를 구비하는 것을 특징으로 하는 위상 믹서.
제1항에 있어서, 상기 가변 커패시터들 각각은,

드레인이 상기 믹서의 입력단들중 하나에 연결되고 게이트에 상기 DC 값이 인가되는 트랜지스터; 및

일단이 상기 트랜지스터의 소오스에 연결되고 타단이 전압원에 연결되는 커패시터를 구비하는 것을 특징으로 하는 위상 믹서.
입력단들을 통해 위상이 서로 다른 두 개의 신호들을 수신하여 이들을 인터폴레이트(interpolate)하는 위상 믹서의 제어방법에 있어서,

상기 믹서의 입력단들에 두 개의 가변 커패시터들을 연결시키는 단계;

입력신호의 주파수 변화를 검출하는 단계;

상기 검출된 값을 적분하여 일정한 DC 값으로 변환시키는 단계; 및

상기 DC 값에 응답하여 상기 가변 커패시터들의 커패시터 값을 변화시키는 단계를 구비하는 것을 특징으로 하는 위상 믹서의 제어방법.
제5항에 있어서, 상기 검출하는 단계는,

상기 입력신호를 반전 지연시키는 단계; 및

상기 입력신호와 상기 반전 지연된 신호를 낸드게이팅하는 단계를 구비하는 것을 특징으로 하는 위상 믹서의 제어방법.