KR100400041B1 - 정밀한 위상 조절이 가능한 지연 동기 루프 및 위상 조절방법 - Google Patents

정밀한 위상 조절이 가능한 지연 동기 루프 및 위상 조절방법 Download PDF

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Abstract

지연 동기 루프 내부의 지연 라인의 지연 소자의 개수를 조절할 수 있고, 지연 소자의 개수의 조절에 의한 위상 변화보다 정밀하게 위상의 증감을 조절할 수 있는 지연 동기 루프 및 방법이 개시된다. 본 발명에 따른 지연 동기 루프는, 위상 검출기, 지연 라인 및 지연 시간 조절부를 구비한다. 위상 검출기는 기준 클럭 신호의 위상과 상기 피드백 되는 클럭 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력한다.
지연 라인은 고정된 소정의 지연 시간을 가지며 직렬 연결되는 복수개의 제 1 지연 소자들을 구비하며 소정의 쉬프트 신호에 응답하여 직렬 연결되는 제 1 지연 소자들의 개수가 조절되고, 입력 클럭 신호를 수신하여 출력 클럭 신호를 발생한다. 지연 시간 조절부는 기준 클럭 신호를 수신하고, 위상 검출기에서 발생하는 오차 제어 신호에 응답하여 지연 시간을 정밀하게 조절하고 기준 클럭 신호가 증감되는 지연시간을 나타내는 입력 클럭 신호 및 쉬프트 신호를 발생하여 제 1 지연 소자들의 개수를 조절한다.
본 발명에 따른 지연 동기 루프 및 정밀하게 위상을 조절하는 방법에 의해 지연 동기 루프 내부의 지연 라인의 지연 소자의 한 단에 의한 위상의 변화보다 정밀하게 위상의 증감을 조절할 수 있다.

Description

정밀한 위상 조절이 가능한 지연 동기 루프 및 위상 조절 방법{Method and DLL(Delay Locked Loop) with controlling phase precisely}
본 발명은 반도체 회로 기술에 관한 것으로서 특히 지연 동기 루프(DelayLocked Loop :DLL)에 관한 것이다.
지연 동기 루프는 칩 내부 클럭의 위상을 칩 외부 클럭과 정확히 동기시키기 위해서 사용되는 일종의 클럭 복구 회로로서, SDRAM(synchronous dynamic random access memory), DDR SDRAM(double data rate synchronous dynamic random access memory)과 같은 차세대 메모리나 시스템 아이씨에 널리 적용되고 있다.
이와 같이 칩 내부 클럭의 위상을 칩 외부 클럭과 정확히 동기시키기 위해서는 위상 동기 루프(phase locked loop :PLL) 또는 지연 동기 루프와 같은 위상 동기 장치를 사용하여야 한다. 외부 클럭의 주파수와 내부 클럭의 주파수가 서로 다를 경우에는 위상 동기 루프의 주파수 체배 기능을 사용할 필요가 있으나, 외부 클럭의 주파수와 내부 클럭의 주파수가 동일할 경우에는 지연 동기 루프를 사용할 수 있다. 지연 동기 루프는 위상 동기 루프와 달리 위상 잡음이 누적되는 문제가 없어 내부 클럭의 지터(jitter)를 더 작게 할 수 있는 장점이 있다. 따라서, 주파수 체배의 필요성이 없을 때에는 지연 동기 루프를 사용하여 내부 클럭을 생성하는 것이 일반적이다.
지연 동기 루프를 구성하는 방법은 여러 가지가 있다. 먼저 SMD(synchronous mirror delay)와 같은 개루프 형태의 지연 동기 루프와 폐루프 형태의 지연 동기 루프로 나눌 수 있다. 개루프 형태의 지연 동기 루프는 동기 시간(locking time)이 짧은 장점이 있으나 위상 오차가 큰 단점이 있어서 클럭의 주파수가 높은 경우에는 사용이 어렵다.
폐루프 형태의 지연 동기 루프를 구성하는데 있어 지연 소자의 개수를 조절하여 원하는 지연 시간을 얻는 방법과 지연 소자의 지연 시간을 조절하여 원하는 지연 시간을 얻는 방법이 있다.
지연 소자의 개수를 조절하여 원하는 지연 시간을 얻는 방법을 사용할 경우에는 많은 수의 지연 소자를 구비하고 있으면 입력 클럭의 주파수가 넓은 영역에서 변하더라도 원하는 지연 시간을 얻을 수 있다. 예를 들어 지연 소자 하나의 지연 시간이 500ps이고 입력 클럭의 주기에 해당하는 지연 시간을 얻고자 할 때 입력 클럭의 주파수가 50MHz 일 때에는 40개의 지연 소자를 선택하고, 입력 클럭의 주파수가 250MHz 일 때에는 8개의 지연 소자를 선택하면 원하는 지연 시간을 얻을 수 있다. 하지만, 조절되는 지연 시간의 정밀도가 지연 소자 하나의 지연 시간, 즉 500ps 이므로 정밀한 위상 조절이 어려운 문제가 있다.
지연 소자 한 단의 지연 시간이 최소 동기 정밀도(locking resolution)가 되므로 미세한 동기 특성을 가지려면 지연 소자 한 단의 지연 시간이 작아져야 하나 최대 동작 클럭 사이클 시간을 모두 커버하려면 지연 라인의 단수가 길어지게 되어 큰 래이 아웃 면적 및 전력 소모가 필요한 단점이 있다. 예컨대, 최대 동작 클럭 주기가 20ns이고 동기 정밀도를 20ps로 하기 위해서는 최소한 1000개의 지연 소자를 구비하는 지연 라인이 필요하다.
지연 소자의 지연 시간을 조절하여 원하는 지연 시간을 얻는 경우에는 지연 시간이 조절되는 정밀도를 크게 높일 수 있다. 예를 들어 아날로그 전압으로 지연 시간을 조절할 경우에는 이론적으로 무한대의 정밀도를 얻을 수 있다. 하지만, 지연 소자 하나의 지연 시간이 조절될 수 있는 범위가 한정되어 있으므로 입력 클럭의 주파수가 넓은 영역에서 변할 경우 원하는 지연 시간을 얻지 못할 수 있다. 예를 들어 지연 소자 하나의 지연 시간이 200ps에서 500ps 범위에서 변할 수 있고 모두 20개의 지연 소자를 구비하고 있으며, 입력 클럭의 주기에 해당하는 지연 시간을 얻고자 하는 경우, 입력 클럭의 주파수가 50MHz 일 경우 하나의 지연 소자가 1ns의 지연 시간을 가져야 하지만 이는 지연 소자가 가질 수 있는 지연 시간의 범위에서 벗어나게 되는 문제가 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 지연 라인의 지연 소자의 개수를 변화시키면서 지연 소자 한 단에 의한 위상의 변화보다 정밀하게 위상의 증감을 조절할 수 있는 지연 동기 루프를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 지연 라인의 지연 소자의 한 단에 의한 위상의 변화보다 정밀하게 위상의 증감을 조절할 수 있는 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 지연 동기 루프를 나타내는 블록도이다.
도 2는 도 1의 지연 시간 조절부를 나타내는 도면이다.
도 3은 도 2의 제어부의 동작을 설명하는 타이밍도이다.
도 4는 기준 클럭 신호의 위상지연이 증가하는 경우의 지연 시간 조절부의 동작을 나타내는 도면이다.
도 5는 기준 클럭 신호의 위상지연이 감소하는 경우의 지연 시간 조절부의 동작을 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 위상 증감의 방법을 나타내는 순서도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 지연 동기 루프는, 위상 검출기, 지연 라인, 지연 시간 조절부 및 지연 보상 회로를 구비하는 것을 특징으로 한다.
위상 검출기는 기준 클럭 신호의 위상과 피드백 되는 클럭 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력한다. 지연 라인은 고정된 소정의 지연 시간을 가지며 직렬 연결되는 복수개의 제 1 지연 소자들을 구비하며 소정의 쉬프트 신호에 응답하여 직렬 연결되는 제 1 지연 소자들의 개수가 조절되고 입력 클럭신호를 수신하여 출력 클럭 신호를 발생한다. 지연 시간 조절부는 상기 기준 클럭 신호를 수신하고, 상기 오차 제어 신호에 응답하여, 상기 기준 클럭 신호를 가변적으로 지연시켜 상기 입력 클럭 신호 및 상기 쉬프트 신호를 발생한다.
지연 보상 회로는 상기 출력 클럭 신호와 상기 피드백 되는 클럭 신호의 위상차를 보상해준다.
바람직하기로는, 상기 지연 시간 조절부는 가변 지연 소자, 최대 가변 지연 소자, 최소 가변 지연 소자, 멀티플렉서 및 제어부를 구비한다.
가변 지연 소자는 상기 기준 클럭 신호를 수신하고 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 가변적으로 지연시켜 가변 지연 신호를 발생한다. 최대 가변 지연 소자는 상기 기준 클럭 신호를 수신하고 상기 기준 클럭 신호를 상기 가변 지연 소자의 최대 지연 시간 만큼 지연시켜 최대 지연 클럭 신호를 발생한다. 최소 가변 지연 소자는 상기 기준 클럭 신호를 수신하고 상기 기준 클럭 신호를 상기 가변 지연 소자의 최소 지연 시간 만큼 지연시켜 최소 지연 신호를 발생한다. 멀티플렉서는 소정의 선택 신호에 응답하여 상기 가변 지연 신호, 상기 최대 지연 클럭 신호 및 상기 최소 지연 신호중 하나를 선택하여 상기 입력 클럭 신호로서 발생한다. 제어부는 상기 가변 지연 신호를 하나의 제 1 지연 소자를 통과시켜 지연시킨 가변 지연 클럭 신호, 상기 최대 지연 클럭 신호 및 상기 최소 지연 신호를 두 개의 제 1 지연 소자들을 통과시켜 지연시킨 최소 지연 클럭 신호를 비교하여 상기 쉬프트 신호 및 상기 멀티플렉서를 제어하는 상기 선택 신호를 발생한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 고정된 소정의지연 시간을 가지며 직렬 연결되는 복수개의 제 1 지연 소자들을 가지는 지연 라인을 구비하는 지연 동기 루프의 위상 조절 방법에 있어서, (a) 상기 기준 클럭 신호의 위상과 상기 지연 라인으로부터 출력되어 피드백 되는 클럭 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력하는 단계, (b) 상기 기준 클럭 신호를 수신하고, 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 가변적으로 지연시켜 입력 클럭 신호를 발생하고 상기 직렬 연결되는 제 1 지연 소자들의 개수를 조절하기 위한 쉬프트 신호를 발생하는 단계 및 (c) 상기 쉬프트 신호 및 상기 입력 클럭 신호를 수신하여 위상이 조절된 출력 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
바람직하기로는, 상기 (b)단계는, (b1) 상기 기준 클럭 신호를 수신하고 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 가변적으로 지연시켜 가변 지연 신호를 발생하는 단계 (b2) 상기 기준 클럭 신호를 수신하고 상기 기준 클럭 신호를 상기 가변 지연 신호가 지연 될 수 있는 최대 지연시간 만큼 지연시켜 최대 지연 클럭 신호를 발생하는 단계 (b3) 상기 기준 클럭 신호를 수신하고 상기 기준 클럭 신호를 상기 가변 지연 신호가 지연될 수 있는 최소 지연시간 만큼 지연시켜 최소 지연 신호를 발생하는 단계 (b4) 상기 가변 지연 신호를 하나의 제 1 지연 소자를 통과시켜 지연시킨 가변 지연 클럭 신호, 상기 최대 지연 클럭 신호 및 상기 최소 지연 신호를 두 개의 제 1 지연 소자들을 통과시켜 지연시킨 최소 지연 클럭 신호를 비교하여 상기 쉬프트 신호 및 소정의 선택 신호를 발생하는 단계 및 (b5) 상기 선택 신호에 응답하여 상기 가변 지연 신호, 상기 최대 지연 클럭 신호 및 상기 최소 지연 신호중 하나를 선택하여 상기 입력 클럭 신호로서 발생하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 지연 동기 루프를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 지연 동기 루프는(100) 기준 클럭 신호(CLKIN)를 수신하여 피드백 되는 클럭 신호(CLKFB)의 위상과 기준 클럭 신호(CLKIN)의 위상을 일치시키는 지연 동기 루프(100)에 있어서 위상 검출기(110), 지연 라인(120) 및 지연 시간 조절부(130)를 구비한다.
위상 검출기(110)는 기준 클럭 신호(CLKIN)의 위상과 피드백 되는 클럭 신호(CLKFB)의 위상을 비교하고 그 차이를 오차 제어 신호(ERS)로서 출력한다.
지연 라인(120)은 고정된 소정의 지연 시간을 가지며 직렬 연결되는 복수개의 제 1 지연 소자들(T1)을 구비하며 소정의 쉬프트 신호(SHIFTS)에 응답하여 직렬 연결되는 제 1 지연 소자들(T1)의 개수가 조절되고 입력 클럭 신호(DCTS)를 수신하여 출력 클럭 신호(CLKOUT)를 발생한다.
지연 시간 조절부(130)는 기준 클럭 신호(CLKIN)를 수신하고 오차 제어신호(ERS)에 응답하여, 기준 클럭 신호(CLKIN)를 가변적으로 지연시켜 입력 클럭 신호(DCTS) 및 쉬프트 신호(SHIFTS)를 발생하여 제 1 지연 소자들(T1)에 의한 위상의 증감보다 정밀하게 위상을 증감시킨다.
지연 동기 루프(100)는 칩에서 실제로 사용되는 클럭 신호인 출력 클럭 신호(CLKOUT)와 피드백 되는 클럭 신호(CLKFB)의 위상차를 보상해주는 지연 보상 회로(140)를 더 구비할 수 있다.
이하 도 1을 참조하여 본 발명에 따른 지연 동기 루프의 동작이 상세히 설명된다.
위상 검출기(110)는 기준 클럭 신호(CLKIN)의 위상과 피드백 되는 클럭 신호(CLKFB)의 위상을 비교하고 그 차이를 오차 제어 신호(ERS)로서 출력한다.
지연 시간 조절부(130)는 기준 클럭 신호(CLKIN)를 수신하고 오차 제어 신호(ERS)에 응답하여 기준 클럭 신호(CLKIN)를 가변적으로 지연시킨 입력 클럭 신호(DCTS) 및 제 1 지연 소자들(T1)의 개수를 선택하기 위한 쉬프트 신호(SHIFTS)를 발생하여 제 1 지연 소자들(T1)에 의한 위상의 증감보다 정밀하게 위상을 증감시킨다. 지연 시간 조절부(130)에 대해서는 후술하는 도 2에서 상세히 설명된다.
지연 라인(120)은 고정된 소정의 지연 시간을 가지는 복수개의 제 1 지연소자들(T1)이 직렬로 연결되고 제 1 지연소자들(T1)은 각각 소정의 입력 클럭 신호(DCTS) 및 제 1 입력 신호(IN1)를 수신하고 쉬프트 신호(SHIFTS)에 응답하여 입력 클럭 신호(DCTS) 및 제 1 입력 신호(IN1)중 하나를 선택하여 다음 단의 제 1 입력 신호(IN1)로서 입력하며, 최후의 제 1 지연 소자(T1)의 출력은 출력 클럭 신호(CLKOUT)로서 발생된다. 최초의 제 1 지연 소자(T1)의 제 1 입력 신호(IN1)는 어짜피 선택되지 않으므로 전원 전압(VCC) 또는 접지 전압 등 임의의 신호가 연결되더라도 관계 없다.
제 1 지연소자(T1) 내부에는 쉬프트 레지스터(미도시)가 구비되며, 쉬프트 신호(SHIFTS)의 값에 따라 어느 제 1 지연소자(T1)로 입력 클럭 신호(DCTS)가 입력되는지가 결정된다. 입력 클럭 신호(DCTS)를 입력으로 받는 제 1 지연 소자(T1)만이 쉬프트 신호(SHIFTS)의 값이 논리 하이 레벨이고, 다른 제 1 지연 소자들(T1)의 쉬프트 신호(SHIFT)의 값은 모두 논리 로우 레벨이다. 즉, 입력 클럭 신호(DCTS)를 입력으로 받는 하나의 제 1 지연 소자(T1)만을 제외하고는 모두 바로 앞 단의 제 1 지연 소자(T1)에서 출력되는 제 1 입력 신호(IN1)를 입력으로 받는다. 제 1 지연 소자(T1)의 개수를 증가시키거나 감소시킬 필요가 있을 경우 쉬프트 신호(SHIFTS)를 조정한다.
지연 동기 루프(100)로부터 출력되어 칩 내부에서 사용되는 클럭 신호는 출력 클럭 신호(CLKOUT)이지만 출력 클럭 신호(CLKOUT)와 피드백 되는 클럭 신호(CLKFB)의 위상차를 보상해주는 지연 보상 회로(140)를 더 구비할 수 있다.
도 2는 도 1의 지연 시간 조절부를 나타내는 도면이다.
도 2를 참조하면 본 발명에 따른 지연 동기 루프의 지연 시간 조절부(130)는 가변 지연 소자(T2), 최대 가변 지연 소자(T2MAX), 최소 가변 지연 소자(T2MIN), 멀티플렉서(230) 및 제어부(210)를 구비한다.
가변 지연 소자(T2)는 기준 클럭 신호(CLKIN)를 수신하고 오차 제어신호(ERS)에 응답하여 기준 클럭 신호(CLKIN)를 가변적으로 지연시켜 가변 지연 신호(CK2)를 발생한다. 최대 가변 지연 소자(T2MAX)는 기준 클럭 신호(CLKIN)를 수신하고 기준 클럭 신호(CLKIN)를 가변 지연 소자(T2)의 최대 지연 시간만큼 지연시켜 최대 지연 클럭 신호(CK1)를 발생한다. 최소 가변 지연 소자(T2MIN)는 기준 클럭 신호(CLKIN)를 수신하고 기준 클럭 신호(CLKIN)를 가변 지연 소자(T2)의 최소 지연 시간만큼 지연시켜 최소 지연 신호(CK3)로서 발생한다. 멀티플렉서(230)는 소정의 선택 신호(SEL)에 응답하여 가변 지연 신호(CK2), 최대 지연 클럭 신호(CK1) 및 최소 지연 신호(CK3)중 하나를 선택하여 입력 클럭 신호(DCTS)로서 발생한다. 제어부(210)는 가변 지연 신호(CK2)를 하나의 제 1 지연 소자(T1)를 통과시켜 지연시킨 가변 지연 클럭 신호(CK21), 최대 지연 클럭 신호(CK1) 및 최소 지연 신호(CK3)를 두 개의 제 1 지연 소자들(T1)을 통과시켜 지연시킨 최소 지연 클럭 신호(CK31)를 비교하여 쉬프트 신호(SHIFTS) 및 멀티플렉서(230)를 제어하는 선택 신호(SEL)를 발생한다.
이하 도 2를 참조하여 본 발명에 따른 지연 시간 조절부(130)의 동작이 상세히 설명된다.
가변 지연 소자(T2)는 제 1 지연 소자(T1)의 지연 시간 보다 짧은 지연 시간 간격으로 변화하며 기준 클럭 신호(CLKIN)의 위상을 가변적으로 지연시킨 가변 지연 신호(CK2)를 발생한다. 최대 가변 지연 소자(T2MAX)는 기준 클럭 신호(CLKIN)가 가변 지연 소자(T2)에 의해 지연될 수 있는 최대 지연 시간만큼의 고정된 지연 시간을 가진다. 최소 가변 지연 소자(T2MIN)는 기준 클럭 신호(CLKIN)가 가변 지연 소자(T2)에 의해 지연될 수 있는 최소 지연 시간만큼의 고정된 지연 시간을 가진다. 즉, 제 1 지연소자(T1)의 고정된 지연 시간은 최대 가변 지연 소자(T2MAX)가 기준 클럭 신호(CLKIN)의 위상을 지연시킬 수 있는 최대 지연 시간과 최소 가변 지연 소자(T2MIN)가 기준 클럭 신호(CLKIN)의 위상을 지연시킬 수 있는 최소 지연 시간의 차보다 작다.
가변 지연 소자(T2)는 오차 제어 신호(ERS)에 응답하여 지연 시간이 증감한다. 제어부(210)는 가변 지연 신호(CK2)를 하나의 제 1 지연 소자(220)를 통과시켜 지연시킨 가변 지연 클럭 신호(CK21), 최대 지연 클럭 신호(CK1) 및 최소 지연 신호(CK3)를 두 개의 제 1 지연 소자들(223, 225)을 통과시켜 지연시킨 최소 지연 클럭 신호(CK31)를 비교하여 쉬프트 신호(SHIFTS) 및 멀티플렉서(230)를 제어하는 선택 신호(SEL)를 발생한다.
쉬프트 신호(SHIFTS)에 대해서 좀더 설명하면, 쉬프트 신호(SHIFTS)는 가변 지연 클럭 신호(CK21)가 최소 지연 클럭 신호(CK31)보다 뒤지면 지연 라인(120)내부의 제 1 지연 소자(T1)의 개수를 하나 늘이고, 가변 지연 클럭 신호(CK21)가 최대 지연 클럭 신호(CK1)보다 앞서면 지연 라인(120) 내부의 제 1 지연 소자(T1)의 개수를 하나 줄이는 기능을 한다.
멀티플렉서(230)는 소정의 선택 신호(SEL)에 응답하여 가변 지연 신호(CK2), 최대 지연 클럭 신호(CK1) 및 최소 지연 신호(CK3)중 하나를 선택하여 입력 클럭 신호(DCTS)로서 발생한다. 지연 시간 조절부(130)에서 기준 클럭 신호(CLKIN)의 위상이 정밀하게 증감되는 기능에 대해서는 후술하는 도 3, 도 4 및 도 5에서 상세히설명된다.
도 3은 도 2의 제어부의 동작을 설명하는 타이밍도이다.
도 4는 기준 클럭 신호의 위상지연이 증가하는 경우의 지연 시간 조절부의 동작을 나타내는 도면이다.
도 5는 기준 클럭 신호의 위상지연이 감소하는 경우의 지연 시간 조절부의 동작을 나타내는 도면이다.
이하 도 3, 도 4 및 도 5를 참조하여 지연 시간 조절부의 동작이 상세히 설명된다.
도 3에 나타난 것과 같이 최대 지연 클럭 신호(CK1)와 최소 지연 클럭 신호(CK31)의 상승 에지로 가변 지연 클럭 신호(CK21)를 계속 샘플링한다. 위상 검출기(110)에서 발생되는 오차 제어 신호(ERS)에 응답하여 가변 지연 신호(CK2)의 위상도 계속 변하여 가변 지연 클럭 신호(CK21)의 상승 에지의 위치도 변하게 된다.
가변 지연 클럭 신호(CK21(a))의 상승 에지가 최대 지연 클럭 신호(CK1)의 상승 에지 보다 앞에 오게 되면, 최대 지연 클럭 신호(CK1)로 샘플링된 가변 지연 클럭 신호(CK21)가 논리 하이가 된다. 그러면 지연 라인(120)의 제 1 지연 소자(T1)의 수를 하나 감소하는 쉬프트 신호(SHIFTS)가 제어부(210)로부터 발생되고 제 1 지연 소자(T1)의 개수를 하나 줄이는 쉬프트 신호(SHIFTS)의 발생과 동시에 최대 지연 클럭 신호(CK1)를 입력 클럭 신호(DCTS)로서 선택하는 선택 신호(SEL)가 제어부(210)로부터 발생된다.
이때 도 5를 보면, 최대 가변 지연 소자(T2MAX)가 가변 지연 소자(T2)의 역할을 하게되어 오차 제어 신호(ERS)의 출력에 따라 지연시간이 변하게 되고 원래의 가변 지연 소자(T2)는 최대 가변 지연 소자(T2MAX)의 지연 시간으로 고정이 되어 최대 가변 지연 소자(T2MAX)의 역할을 하게된다. 따라서 제 1 지연 소자(T1)의 위상 지연만큼 기준 위상 클럭(CLKIN)의 위상이 감소하지만 최대 가변 지연 소자(T2MAX)의 위상만큼 위상의 감소가 완하 되어 정밀한 위상의 증감이 가능하다. 또한 제 1 지연 소자(T1)의 위상 지연에 의한 지터(jitter)도 최대 가변 지연 소자(T2MAX)에 의해 감소된다.
가변 지연 클럭 신호(CK21(b))의 상승 에지가 최소 지연 클럭 신호(CK31)의 상승 에지보다 뒤에 오게 되면, 최소 지연 클럭 신호(CK31)로 샘플링한 가변 지연 클럭 신호(CK21(B))가 논리 로우가 된다. 그러면 지연 라인(120)의 제 1 지연 소자(T1)의 수를 하나 증가하는 쉬프트 신호(SHIFTS)가 제어부(210)로부터 발생되고 제 1 지연 소자(T1)의 개수를 하나 늘이는 쉬프트 신호(SHIFTS)의 발생과 동시에 최소 지연 신호(CK3)를 입력 클럭 신호(DTS)로서 선택하는 선택 신호(SEL)가 제어부(210)로부터 발생된다.
이때 도 4를 보면, 최소 가변 지연 소자(T2MIN)가 가변 지연 소자(T2)의 역할을 하게되어 오차 제어 신호(ERS)의 출력에 따라 지연시간이 변하게 되고 원래의 가변 지연 소자(T2)는 최소 가변 지연 소자(T2MIN)의 지연 시간으로 고정이 되어 최소 가변 지연 소자(T2MIN)의 역할을 하게된다.
따라서 지연 라인(120)의 제 1 지연 소자(T1)의 지연 시간보다 작은 지연 시간 간격을 가지는 가변 지연 소자(T2)에 의해 기준 클럭 신호(CLKIN)의 위상이 좀더 정밀하게 증감될 수 있다.
지연 동기 루프(100)가 최초 동작할 경우 지연 라인(120)의 제 1 지연 소자(T1)의 어느 위치에서 동기가 시작되더라도 지연 시간 조절부(130)의 위와 같은 동작이 반복됨에 의해 정밀한 위상의 증감이 가능하다.
최대 가변 지연 소자(T2MAX)가 가변 지연 소자(T2)의 역할을 하게되어 오차 제어 신호(ERS)에 응답하여 위상이 변화될 경우, 만일 위상을 더 증가시켜야 한다면 최대 가변 지연 소자(T2MAX)는 이미 그 위상지연 값이 최대치에 도달해 있으므로 더 이상 위상을 증가시키지 못하게된다. 최소 가변 지연 소자(T2MIN)의 경우에도 위상을 더 이상 감소시키지 못하는 문제가 있다. 이런 문제를 해결하기 위해 최대 가변 지연 소자(T2MAX)와 최소 가변 지연 소자(T2MIN)를 가변 지연 소자(T2)가 변할 수 있는 위상의 최대 값 또는 최소 값에서 여유를 두고 설정하는 것이 바람직하다 즉, 최대 가변 지연 소자(T2MAX)는 가변 지연 소자(T2)의 위상이 변할 수 있는 최대 위상보다 조금 작게 설정하고, 최소 가변 지연 소자(T2MIN)는 가변 지연 소자(T2)의 위상이 변할 수 있는 최소 위상보다 조금 크게 설정을 하면 이러한 문제를 해결할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 위상 증감의 방법을 나타내는 순서도이다.
도 6을 참조하면, 고정된 소정의 지연 시간을 가지며 직렬 연결되는 복수개의 제 1 지연 소자들을 가지는 지연 라인을 구비하는 지연 동기 루프의 위상 조절방법(600)에 있어서, 기준 클럭 신호의 위상과 지연 라인으로부터 출력되어 피드백 되는 클럭 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력한다.(610단계) 기준 클럭 신호를 수신하고 오차 제어 신호에 응답하여 기준 클럭 신호를 가변적으로 지연시켜 가변 지연 신호를 발생한다.(615단계) 가변 지연 신호를 한 단의 제 1 지연 소자를 통과시켜 위상을 지연시키고 가변 지연 클럭 신호로서 발생한다. 기준 클럭 신호를 수신하고 기준 클럭 신호를 가변 지연 신호가 지연 될 수 있는 최대 지연 시간만큼 지연시켜 최대 지연 클럭 신호를 발생한다.(620단계) 기준 클럭 신호를 수신하고 기준 클럭 신호를 가변 지연 신호가 지연 될 수 있는 최소 지연 시간만큼 지연시켜 최소 지연 신호를 발생한다.(625단계) 최소 지연 신호를 2개의 제 1 지연 소자를 통과시켜 위상을 지연시키고 최소 지연 클럭 신호로서 발생한다. 가변 지연 클럭 신호와 최대 지연 클럭 신호 및 최소 지연 클럭 신호는 도 2의 제어부로 입력되어 비교된다.
가변 지연 클럭 신호가 최소 지연 클럭 신호보다 뒤지면 상기 제 1 지연 소자의 개수를 하나 늘이는 쉬프트 신호를 발생한다(630~635단계) 제 1 지연 소자의 개수를 하나 늘이는 쉬프트 신호의 발생과 동시에 최소 지연 신호를 입력 클럭 신호로서 선택하는 선택 신호를 발생한다.(640단계) 도 4를 참조하여 설명하면, 최소 가변 지연 소자(T2MIN)가 가변 지연 소자(T2)의 역할을 하게되어 오차 제어 신호(ERS)의 출력에 따라 지연시간이 변하게 되고 원래의 가변 지연 소자(T2)는 최소 가변 지연 소자(T2MIN)의 지연 시간으로 고정이 되어 최소 가변 지연 소자(T2MIN)의 역할을 하게된다. 따라서 지연 라인(120)의 제 1 지연 소자(T1)의지연 시간보다 작은 지연 시간 간격을 가지는 가변 지연 소자(T2)에 의해 기준 클럭 신호(CLKIN)의 위상이 좀더 정밀하게 증감될 수 있다.
가변 지연 클럭 신호가 최대 지연 클럭 신호보다 앞서면 제 1 지연 소자의 개수를 하나 줄이는 쉬프트 신호를 발생한다.(645~650 단계) 제 1 지연 소자의 개수를 하나 줄이는 쉬프트 신호의 발생과 동시에 최대 지연 클럭 신호를 입력 클럭 신호로서 선택하는 선택 신호를 발생한다.(655단계) 도 5를 참조하여 설명하면, 최대 가변 지연 소자(T2MAX)가 가변 지연 소자(T2)의 역할을 하게되어 오차 제어 신호(ERS)의 출력에 따라 지연시간이 변하게 되고 원래의 가변 지연 소자(T2)는 최대 가변 지연 소자(T2MAX)의 지연 시간으로 고정이 되어 최대 가변 지연 소자(T2MAX)의 역할을 하게된다. 따라서 제 1 지연 소자(T1)의 위상 지연만큼 기준 위상 클럭(CLKIN)의 위상이 감소하지만 최대 가변 지연 소자(T2MAX)의 위상만큼 위상의 감소가 완화되어 정밀한 위상의 증감이 가능하다. 또한 제 1 지연 소자(T1)의 위상 지연에 의한 지터(jitter)도 최대 가변 지연 소자(T2MAX)에 의해 감소된다.
지연 라인은 쉬프트 신호 및 입력 클럭 신호를 수신하여 기준 클럭 신호의 위상이 정밀하게 조절된 출력 클럭 신호를 발생한다(660단계).630단계나 645단계와 같이 가변 지연 클럭 신호가 최소 지연 클럭 신호나 최대 지연 클럭 신호의 위상보다 앞서거나 뒤지지 않을 경우, 기준 위상 클럭은 도 2의 가변 지연 소자에 의해 위상이 조정되어 출력 클럭 신호로서 발생된다.(665단계)
여기서, 제 1 지연소자의 고정된 지연 시간은 상기 최대 지연 클럭 신호와 상기 최소 지연 신호의 차보다 작다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프 및 지연 동기 루프의 출력 클럭 신호의 위상을 정밀하게 조절하는 방법은, 지연 동기 루프 내부의 지연 라인의 지연 소자의 한 단에 의한 위상의 변화보다 정밀하게 위상의 증감을 조절할 수 있는 장점이 있다.

Claims (11)

  1. 기준 클럭 신호를 수신하여 피드백 되는 클럭 신호의 위상과 상기 기준 클럭 신호의 위상을 일치시키는 지연 동기 루프에 있어서,
    상기 기준 클럭 신호의 위상과 상기 피드백 되는 클럭 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력하는 위상 검출기 ;
    고정된 소정의 지연 시간을 가지며 직렬 연결되는 복수개의 제 1 지연 소자들을 구비하며 소정의 쉬프트 신호에 응답하여 직렬 연결되는 제 1 지연 소자들의 개수가 조절되고, 입력 클럭 신호를 수신하여 출력 클럭 신호를 발생하는 지연 라인 ;
    상기 기준 클럭 신호를 수신하고, 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 가변적으로 지연시켜 상기 입력 클럭 신호 및 상기 쉬프트 신호를 발생하는 지연 시간 조절부 ; 및
    상기 출력 클럭 신호와 상기 피드백 되는 클럭 신호의 위상차를 보상해주는 지연 보상 회로를 구비하는 것을 특징으로 하는 지연 동기 루프.
  2. 삭제
  3. 제 1항에 있어서, 상기 지연 시간 조절부는,
    상기 기준 클럭 신호를 수신하고 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 가변적으로 지연시켜 가변 지연 신호를 발생하는 가변 지연 소자 ;
    상기 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호를 상기 가변 지연 소자의 최대 지연 시간만큼 지연시켜 최대 지연 클럭 신호를 발생하는 최대 가변 지연 소자 ;
    상기 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호를 상기 가변 지연 소자의 최소 지연 시간만큼 지연시켜 최소 지연 신호를 발생하는 최소 가변 지연 소자 ;
    소정의 선택 신호에 응답하여 상기 가변 지연 신호, 상기 최대 지연 클럭 신호 및 상기 최소 지연 신호중 하나를 선택하여 상기 입력 클럭 신호로서 발생하는 멀티플렉서 ; 및
    상기 가변 지연 신호를 하나의 제 1 지연 소자를 통과시켜 지연시킨 가변 지연 클럭 신호, 상기 최대 지연 클럭 신호, 및 상기 최소 지연 신호를 두 개의 제 1 지연 소자들을 통과시켜 지연시킨 최소 지연 클럭 신호를 비교하여 상기 쉬프트 신호 및 상기 멀티플렉서를 제어하는 상기 선택 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  4. 제 3항에 있어서,
    상기 제 1 지연소자의 고정된 지연 시간은 상기 최대 가변 지연 소자가 상기 기준 클럭 신호의 위상을 지연시킬 수 있는 최대 지연 시간과 상기 최소 가변 지연 소자가 상기 기준 클럭 신호의 위상을 지연시킬 수 있는 최소 지연 시간의 차보다 작은 것을 특징으로 하는 지연 동기 루프.
  5. 제 3항에 있어서, 상기 쉬프트 신호는,
    상기 가변 지연 클럭 신호가 상기 최소 지연 클럭 신호보다 뒤지면 상기 제 1 지연 소자의 개수를 하나 늘이고, 상기 가변 지연 클럭 신호가 상기 최대 지연 클럭 신호보다 앞서면 상기 제 1 지연 소자의 개수를 하나 줄이는 신호인 것 특징으로 하는 지연 동기 루프.
  6. 제 3항에 있어서, 상기 선택 신호는,
    상기 제 1 지연 소자의 개수를 하나 늘이는 쉬프트 신호의 발생과 동시에 상기 최소 지연 신호를 상기 입력 클럭 신호로서 선택하고, 상기 제 1 지연 소자의 개수를 하나 줄이는 쉬프트 신호의 발생과 동시에 상기 최대 지연 클럭 신호를 상기 입력 클럭 신호로서 선택하는 신호인 것을 특징으로 하는 지연 동기 루프.
  7. 제 1항에 있어서, 상기 지연 라인은,
    복수개의 상기 제 1 지연소자들이 직렬로 연결되고 상기 제 1 지연소자들은 각각 상기 입력 클럭 신호 및 제 1 입력 신호를 수신하고 상기 쉬프트 신호에 응답하여 상기 입력 클럭 신호 및 상기 제 1 입력 신호중 하나를 선택하여 다음 단의 상기 제 1 입력 신호로서 제공하며, 최후의 제 1 지연 소자의 출력은 출력 클럭 신호로서 발생되는 것을 특징으로 하는 지연 동기 루프.
  8. 고정된 소정의 지연 시간을 가지며 직렬 연결되는 복수개의 제 1 지연 소자들을 가지는 지연 라인을 구비하는 지연 동기 루프의 위상 조절 방법에 있어서,
    (a) 기준 클럭 신호의 위상과 상기 지연 라인으로부터 출력되어 피드백 되는 클럭 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력하는 단계 ;
    (b) 상기 기준 클럭 신호를 수신하고, 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 가변적으로 지연시켜 입력 클럭 신호를 발생하고, 상기 직렬 연결되는 제 1 지연 소자들의 개수를 조절하기 위한 쉬프트 신호를 발생하는 단계 ;및
    (c) 상기 쉬프트 신호 및 상기 입력 클럭 신호를 수신하여 위상이 조절된 출력 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 지연 동기 루프의 위상 조절 방법.
  9. 제 8항에 있어서, 상기 (b)단계는,
    (b1) 상기 기준 클럭 신호를 수신하고 상기 오차 제어 신호에 응답하여 상기 기준 클럭 신호를 가변적으로 지연시켜 가변 지연 신호를 발생하는 단계 ;
    (b2) 상기 기준 클럭 신호를 수신하고 상기 기준 클럭 신호를 상기 가변 지연 신호가 지연 될 수 있는 최대 지연시간 만큼 지연시켜 최대 지연 클럭 신호를 발생하는 단계 ;
    (b3) 상기 기준 클럭 신호를 수신하고 상기 기준 클럭 신호를 상기 가변 지연 신호가 지연될 수 있는 최소 지연시간 만큼 지연시켜 최소 지연 신호를 발생하는 단계 ;
    (b4) 상기 가변 지연 신호를 하나의 제 1 지연 소자를 통과시켜 지연시킨 가변 지연 클럭 신호, 상기 최대 지연 클럭 신호 및 상기 최소 지연 신호를 두 개의 제 1 지연 소자들을 통과시켜 지연시킨 최소 지연 클럭 신호를 비교하여 상기 쉬프트 신호 및 소정의 선택 신호를 발생하는 단계 ; 및
    (b5) 상기 선택 신호에 응답하여 상기 가변 지연 신호, 상기 최대 지연 클럭 신호 및 상기 최소 지연 신호중 하나를 선택하여 상기 입력 클럭 신호로서 발생하는 단계를 구비하는 것을 특징으로 하는 지연 동기 루프의 위상 조절 방법.
  10. 제 9항에 있어서, 상기 (b4)단계는,
    (b41) 상기 가변 지연 클럭 신호가 상기 최소 지연 클럭 신호보다 뒤지면 상기 제 1 지연 소자의 개수를 하나 늘이는 쉬프트 신호를 발생하는 단계 ;
    (b42) 상기 제 1 지연 소자의 개수를 하나 늘이는 쉬프트 신호의 발생과 동시에 상기 최소 지연 신호를 상기 입력 클럭 신호로서 선택하는 선택 신호를 발생하는 단계 ;
    (b43) 상기 가변 지연 클럭 신호가 상기 최대 지연 클럭 신호보다 앞서면 상기 제 1 지연 소자의 개수를 하나 줄이는 쉬프트 신호를 발생하는 단계 ; 및
    (b44) 상기 제 1 지연 소자의 개수를 하나 줄이는 쉬프트 신호의 발생과 동시에 상기 최대 지연 클럭 신호를 상기 입력 클럭 신호로서 선택출력하는 선택 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 지연 동기 루프의 위상 조절 방법.
  11. 제 9항에 있어서,
    상기 제 1 지연소자의 고정된 지연 시간은 상기 최대 지연 클럭 신호와 상기 최소 지연 신호의 차보다 작은 것을 특징으로 하는 지연 동기 루프의 위상 조절 방법.
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