SE501190C2 - Digitalt styrd kristalloscillator - Google Patents
Digitalt styrd kristalloscillatorInfo
- Publication number
- SE501190C2 SE501190C2 SE9301435A SE9301435A SE501190C2 SE 501190 C2 SE501190 C2 SE 501190C2 SE 9301435 A SE9301435 A SE 9301435A SE 9301435 A SE9301435 A SE 9301435A SE 501190 C2 SE501190 C2 SE 501190C2
- Authority
- SE
- Sweden
- Prior art keywords
- delay line
- phase
- delay
- oscillator
- active
- Prior art date
Links
- 239000013078 crystal Substances 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims description 11
- 238000013459 approach Methods 0.000 claims description 2
- 239000010453 quartz Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 230000010355 oscillation Effects 0.000 claims 1
- 230000003139 buffering effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000010615 ring circuit Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Circuits Of Receivers In General (AREA)
- Pulse Circuits (AREA)
Description
501 190
2
kan vara godtycklig och varierar kraftigt med tiden.
Exempelvis visar US-A-4 868 514 en apparat och en metod för
digital kompensering av oscillatordrift. Detta avser att
tillhandahålla fasinriktning mellan två klocksignaler som går med
nästan samma frekvens varvid en variabel digital fördröjning
utmatar en korrigerad klocksignal vars fas är inriktad med den
andra klockans fas. US-A-5 079 519 visar en digital faslåst
slinga för en logisk grindgrupp, varvid anordningen bibehåller
en fastställd fasfördröjning mellan en ingångssignal och en
utgångssignal genom att en räknare väljer en lämplig avtappnings-
punkt på en fördröjningslinje. Det brittiska dokumentet GB-A-2
236 223 visar en liknande digital faslåst slinga, vilken också
innefattar en avtappad fördröjningslinje som alstrar en mångfald
signaler med olika faser, av vilka en signal väljs genom en
selektionskrets. Ytterligare dokument som US-A-5 012 198, US-A-4
795 985 och US-A-4 677 648 utgör andra exempel på denna teknik
med en fördröjningslinje i enlighet med tekniken ståndpunkt.
Tekniken med att välja en digital lösning istället för den
konventionella med VCO är bland annat följande:
- En digital lösning kan enkelt integreras i en användarspe-
cifik integrerad krets (ASIC).
- Mekanismer för felövervakning kan i ett digitalt system
enkelt realiseras och läggas till. I det analoga fallet blir
detta svårare eftersom den analoga styrsignalen torde behöva
mätas.
- En digital lösning är vidare i allmänhet mera konstruktions-
och produktionsvänlig i förhållande till en analog lösning.
Gemensamt för alla dessa olika lösningar enligt teknikens
ståndpunkt är att det kommer att uppstå problem om fördröjningen
med tiden förändras till en grad att man kommer att befinna sig
nära den maximalt eller minimalt möjliga fördröjningen som kan
erhållas med den variabla fördröjningslinjen. För fall där man
förväntar sig stora förändringar i fördröjningen måste då
fördröjningslinjen omfatta ett stort fördröjningsintervall för
501 190
3
.att man enkelt skall kunna behålla den låsta fasinriktningen i
kopplingen. Ett sådant stort faslåsningsintervall ger i sin tur
förhållandevis sämre fasupplösning och/eller fasnoggrannhet. Ett
annat sätt är att genom en logikkoppling tillse att man kan hoppa
tillbaka t. ex 2n i absolut fas med fördröjningslinjen och låsa
in faslåsningsslingan på nytt någonstans i mitten av det
justerbara området för fördröjningslinjen.
Att hoppa tillbaka en period (2n) i fördröjningen är inte
trivialt eftersom steglängden.i olika exemplar av samma krets kan
variera kraftigt och vara t.ex. av storleksordningen 0,1 - 0,3
ns, förutom att en viss tid krävs för att säkerställa att den
relativa fasen överensstämmer efter fashoppet, varför med nöd-
vändighet märkbara diskontinuiteter kan förväntas med en sådan
'teknik.
Det finns följaktligen ett behov av en enkel lösning på problemet
att få en oscillator att troget följa fasen för en extern eller
intern referenssignal som med tiden förändrar sin fas med många
hela perioder men med bibehållen kontinuerlig fas för utsignalen
från oscillatorn utan att några fashopp eller transienter
uppträder i utsignalen.
Redogörelse för uppfinningen
I enlighet med en metod och en anordning enligt den föreliggande
uppfinningen skapas en möjlighet att addera eller subtrahera ett
obegränsat antal små fördröjningssteg till en klocksignal från
en oscillator, varvid utnyttjas en fördröjningslinje med ett
begränsat antal seriekopplade små fördröjningselement där sig-
nalen tappas av efter ett digitalt valbart antal fördröjnings-
steg.
I enlighet med ett första syfte med den föreliggande uppfinningen
uppnås ett obegränsat antal steg av given storlek i fördröjning
genom att momentant växla till en andra fördröjningslinje, varvid
det momentana bytet sker genom att från en aktiv fördröjningslin-
501 190
4
je koppla över till en icke aktiv men infasad fördröjningslinje
som reglerats på så att den icke aktiva fördröjningslinjen har
en fördröjning som lämpligen är en klockperiod större eller
mindre än den aktiva fördröjningslinjens fördröjning, och
varigenom den lokala oscillatorns fas kan bibehållas kontinuerlig
även om fasen för referenssignalen kontinuerligt förändrar sig,
t.ex. att det finns en liten bestående frekvensskillnad mellan
den egna oscillatorns frekvens och referenssignalens frekvens.
I enlighet med ett andra syfte med den föreliggande uppfinningen
blir efter en sådan momenten växling den tidigare aktiva fördröj-
ningslinjen passiv och förbereds för en nästan momentan växling
på ett motsvarande sätt när fasen ytterligare förändrat sig i
sådan utsträckning att det är lämpligt att på nytt förskjuta
tiden för fördröjningslinjen med t. ex. en klockperiod men med
bibehållen kontinuerlig låsning av oscillatorn utsignal.
I enlighet med en första utföringsform av den föreliggande
uppfinningen består den använda fördröjningslinjeuppsättningen
av två separata fördröjningslinjer med digitalt valbara av-
tappningar för att åstadkomma en aktiv och en passiv fördröj-
ningslinje för fasinriktning av signalen från oscillatorn.
I enlighet med en andra utföringsform av den föreliggande
uppfinningen består den använda fördröjningslinjeuppsättningen
av en fördröjningslinje med två uppsättningar av digitalt valbara
avtappningar för att åstadkomma en aktiv och en passiv för-
dröjningslinje för fasinriktning av signalen från oscillatorn.
Figurbeskrivning
Uppfinningen kommer att beskrivas i form av belysande utförings-
former med hjälp av de bifogade ritningarna i vilka:
Fig. J. visar en anordning enligt teknikens ståndpunkt för
fasinriktning av en lokal klocka, exempelvis en
kristalloscillator mot en extern referens,
501 190
5
Fig. 2 visar en anordning enligt teknikens ståndpunkt för
fasinriktning av en lokal klocka mot en oönskad intern
fördröjning,
Fig. 3 visar förenklat en anordning i enlighet med den
föreliggande uppfinningen för kontinuerlig inriktning
av en lokal oscillator med hjälp av två alternerande
fördröjningslinjer,
Fig. 4 visar förenklat en anordning i enlighet med den
föreliggande uppfinningen för kontinuerlig inriktning
av en lokal oscillator med hjälp av en fördröjnings-
linje med två oberoende avtappningar,
Fig. 5 visar i form av blockschema en tillämpning som utnytt-
jar tre uppsättningar oscillatorer i enlighet med den
föreliggande uppfinningen.
Belysande utföringsform
Figur 1 visar i form av ett blockschema förenklat enligt
teknikens ståndpunkt en faskompensering av en intern oscillator
i förhållande till en extern referenssignal vilken vidare även
är föremål för en extern fördröjning. Detta exempel enligt
teknikens ståndpunkt förutsätter att oscillatorn har principiellt
samma frekvens som referensen eftersom kopplingen endast
kompenserar för fasfel. Vidare kommer i detta fall förr eller
senare att krävas en återställning av den variabla fördröjningen
med åtminstone plus eller minus en period för att inte hamna
utanför fördröjningslinjens justeringsomràde.
På motsvarande sätt visar figur 2 i form av ett blockschema en
faskompensering vid en lokal oscillator i enlighet med samma
princip som visas i figur 1. Den oönskade fördröjningen till-
kommer till exempel genom att för en klockstyrning krävs allmänt
en buffring för att kunna förse samtliga digitala kretsar på ett
kort med en gemensam samtidig klocka. Denna buffring fördröjer
501 190
6
klocksignalen vilket följaktligen introducerar ett fasfel vilket
markeras genom blocket oönskad fördröjning. Denna oönskade
fördröjning kan variera beroende på variationer i använda
kretsar. För att fastställa en given fas för den egna klockan
används då en fix extra fördröjning som är större än den oönskade
fördröjningen och med hjälp av en fasjämförare och en variabel
fördröjning kan fasen för den egna klockan efter den oönskade
varierande fördröjningen fastläggas i enlighet med funktionen i
figur 2. Genom att den oönskade fördröjningen kan kompenseras
bort på detta sätt är det då möjligt att arbeta vid en högre
klockningsfrekvens och bibehålla samtidighet än vad som annars
skulle vara möjligt.
Figur 3 visar i form av ett blockschema en anordning i enlighet
med den föreliggande uppfinningen för att faslàsa mot en refe-
rensklocka varvid samtidigt en icke önskad fördröjning FD kompen-
seras. Anordningen i enlighet med uppfinningen tillåter en
digitalt kontinuerligt stegvis variabel ändring av fördröjningen
och kompensering av fasen med ett i princip oändligt antal steg.
Anordningen i«enlighet med figur 3 innefattar en lokal klockpuls-
generator 2 i form av en kristall-oscillator X0 vars utsignal
skall kompenseras för fördröjningen FD i t.ex. enibuffringsanord-
ning 3 varvid den egna klockans fas önskas överensstämma med en
extern referens 1. Den externa referensen 1 avses ha samma
frekvens som den lokala kristalloscillatorn X0. För fasjäm-
förelsen. med den yttre referensen används enligt teknikens
ståndpunkt en fasjämförare 5 vilken styr en kontroll-logik 4.
Kontroll-logiken innefattar därvid enligt teknikens ståndpunkt
upp- och nedräknare som styr två variabla fördröjningslinjer 10
och ll parallellt kopplade i serie med den lokala klockpuls-
generatorn 2. Vardera fördröjningslinjen 10 och 11 består i sin
tur av ett ändligt antal små fördröjningselement, varvid en
fördröjning erhålls genom att digitalt styra att signalen tas
efter ett visst antal av sådana inkrementella fördröjningssteg.
Vidare innefattar kopplingen en selekteringskrets vilken styrd
av kontroll-logiken väljer signalen från endera av de variabla
fördröjningslinjerna 10 och ll för att vidare matas ut till
“so1 190
7
buffringsanordningen 3 med den inte helt kända och eventuellt
varierande fördröjningen FD. Utgångarna från.de två variabla för-
dröjningslinjerna 10 och 11 matas även till en ytterligare
fasjämförare 7 vilken principiellt arbetar på samma sätt som
fasjämföraren 5. Kontroll-logiken arbetar vidare med den
förutsättningen i den belysande föredragna utföringsformen att
fasjämföraren 7 i detta belysande exempel dessutom avses på sina
ingångar matas med signaler som har en absolut fasdifferens 2Nn,
där N är ett positivt eller negativt heltal och skilt från noll.
I den föredragna belysande utföringsformen är N = -1 eller +1,
vilket är gynnsammastzmed avseende på fördröjningslinjen. Fasjäm-
föraren 7 matar sedan i sin tur en styrsignal till kontroll-
logiken 4.
Funktionen för anordningen enligt figur 3 kommer härvid att vara
följande. De variabla digitala fördröjningslinjerna 10 och ll
stegas genom kontroll-logiken med ledning av styrsignalen från
fasjämföraren i enlighet med teknikens ståndpunkt så att
signalfasen ut från både den variabla fördröjningslinjen 10 och
den variabla fördröjningslinjen ll båda var för sig kommer att
kompensera för fördröjningen FD i buffringsanordningen 3 för att
den egna klockans fas skall överensstämma med den externa
referensen 1. Kontroll-logiken kommer därvid att med sina räknare
styra de variabla fördröjningslinjerna 10 och ll så att den ena
kommer att ligga i en första halva av sitt hela fördröjningsin-
tervall medan den andra kommer att motsvarande ligga i en andra
halva av sitt hela fördröjningsintervall, dvs det kommer att
skilja exempelvis exakt 2n i absolut fas mellan deras utgångar
som matar selekteringskretsen 6.
Kontroll-logiken 4 styr selekteringskretsen att välja den ena
insignalen vilken då sänds vidare till i detta fallet buffringsa-
nordningen 3. Fasfel mellan signalen från kristalloscillatorn 2
och den externa referensen kommer kontinuerligt i små diskreta
steg att hela tiden kompenseras. Om den sålunda aktiva för-
dröjningskretsen som alltså lämnar signalen som distribueras av
selekteringskretsen 6 till buffringsanordningen 3 kommer att
501 190
8
börja närma sig sin gräns för faskompenseringen kommer kontroll-
logiken, enligt i sig känd teknik, att kommendera selekterings-
kretsen att växla över och i stället släppa igenom signalen från
den andra fördröjningslinjen, vilken alltså hittills varit icke
aktiv signalgivare. växlingen mellan dessa variabla fördröj nings-
linjer sker momentant på den egna klockan då de principiellt har
samma relativa fas, eftersom den absoluta fasen i den belysande
föredragna utföringsformen skiljer med exakt 2n mellan de två
fördröjningslinjerna 10 och ll.
Genom ett sådant kommando från kontroll-logiken 4 till selekte-
ringskretsen kommer följaktligen den tidigare aktiva variabla
fördröjningslinjen att bli passiv medan den passiva kretsen blir
aktiv. Om fasdriften härefter fortsätter så att gränsen passeras
för fördröjningsregleringen för den nu passiva kretsen ställer
kontroll-logiken om räknevärdet för denna så att den kommer att
hoppa Zn framåt eller bakåt i fas. Detta fashopp kommer dock ej
att påverka den egna klockans fas som kontinuerligt matas via den
aktiva fördröjningslinjen. Efter att fashoppet på 2n genomförts
kan den passiva fördröjningslinjens relativa fas åter erhållas
lika med den aktiva fördröjningslinjens fas med hjälp av fas-
jämföraren 7 och kontroll-logiken. För att göra denna återin-
fasning finns nu alltså ingen kritisk tidsperiod. Genom att hela
tiden växla mellan de variabla fördröjningarna 10 och 11 på detta
sätt och sedan justera den icke aktiva fördröjningslinjen erhålls
att fördröjningen kan justeras med ett oändligt antal enhetssteg
utan att hamna utanför fasjusteringsomràdet och utan att den
utgående signalfasen kommer att involveras i det annars nöd-
vändiga fashoppet N x 2n, där N är ett positivt eller negativt
heltal.
I figur 4 visas i en ytterligare utföringsform i enlighet med den
föreliggande uppfinningen en anordning som i stället för två
separata variabla fördröjningslinjer 10, 11 använder sig av en
enda digital fördröjningslinje 15 vilken här är försedd med
dubbla uppsättningar signaluttag. Övriga block 1 - 7 motsvarar
lika funktionsblock som i figur 3. vardera signaluttaget i för-
4501 190
9
dröjningslinjen väljs digitalt genom två styringångar vilka i
likhet med figur 3 kontrolleras av styrkontroll-logiken 4. I
detta fall är alltså själva fördröjningslinjen 15 aktiv hela
tiden och i stället arbetar man med en aktiv och en icke aktiv
signalavtappning av fördröjningslinjen. Funktionen blir då i
övrigt identisk med funktionen diskuterad med avseende på figur
3. Denna senare lösning har dock den fördelen att eventuella
tillverkningstoleransskillnader avseende fördröjningsstegen i
separata fördröjningslinjer som 10 och 11 i figur 3 kommer att
undvikas genom lösningen enligt figur 4.
I figur 5 visas slutligen en belysande användningstillämpning av
klockoscillatoranordningen i enlighet med den föreliggande upp-
finningen. Anordningen enligt blockschemat i figur 5 arbetar i
denna tillämpning med tre olika plan betecknade A, B och C och
försedda med var sin kristallstyrda klockoscillator X0, men upp-
ställningen kan givetvis utökas med ytterligare plan. Via en
respektive selektor SA, SB och SC väljs en referens eller master
med hjälp en underhållslogik MLl, ML2 respektive ML3 vilka med
var sin styrledning M1, M2 och M3 påverkar valet av referens vid
selektor SA, SB och SC. Varje oscillator X0 styrs och faskompen-
seras mot den valda referensen enligt den föreliggande uppfin-
ningen i enlighet med figur 3 eller 4. Kontroll-logiken CLA, CLB
respektive CLC matar en felindikeringssignal CLERR till respekti-
ve underhållslogik ML1, ML2 och ML3. Denna felindikeringssignal
erhålls principiellt med hjälp av fasjämföraren 5 i figur 4 eller
5. Felindikeringssignalen anger att ett viss plan inte längre
klarar att fasa in sin lcristalloscillator X0 mot en given
referensfas. Detta indikerar alltså att ett fel finns men genom
den redundans som finns i systemet kan den oscillator som är
felaktig exkluderas ur systemet tills att felet åtgärdas och
systemets totala funktion påverkas därmed inte. Genom kopplingen
i enlighet med den föreliggande uppfinningen är följaktligen
möjligt att kontinuerligt övervaka och styra fasen ut från varje
plan så att denna fas överensstämmer med fasen för de två andra
planen i normalfallet när inget fel föreligger. Som framgår av
systemet kan principiellt vilket som helst av planen A, B eller
501 190
10
C tjänstgöra som referens och om ett plan skulle bli felaktigt
finns fortfarande två plan kvar som principiellt kan kontrollera
varandra tills att en felaktig oscillator X0 har àtgärdats.
Claims (8)
1. Förfarande för fasinriktning vid en lokal frekvensstabil oscillator (2) vars fas och frekvens avviker från en intern eller extern referens (1) genom användning av en fasjämförare (5) och en digitalt stegvis variabel fördröjningslinje för inriktning av fasen för signalen från den lokala frekvensstabila oscillatorn mot den interna eller externa referensfrekvensfasen (1), k ä n - n e t e c k n a t av växling mellan en aktiv fördröjningslinje (10, 11) och en icke aktiv fördröjningslinje (ll, 10) i serie: med signalen från oscillatorn (2) när den aktiva fördröjningslinjen närmar sig sin fasjusteringsgräns, varvid det i absolut fas skiljer exakt en hel klockperiod eller flera hela klockperioder mellan den aktiva och den icke aktiva fördröjningslinjen samt att vid växlingen bytes funktion så att den tidigare aktiva fördröjningslinjen fortsätt- ningsvis utgör den icke aktiva fördröjningslinjen medan den icke aktiva fortsättningsvis utgör den aktiva fördröjningslinjen fram till tidpunkten för en ny växling, för erhållande av en för- dröjningsmässigt obegränsat kontinuerlig stegvis fasinriktning av signalen från den lokala oscillatorn (2) gentemot den interna eller externa referensfasen (1), justering av den icke aktiva fördröjningslinjen med åtminstone plus eller minus en klockperiod för oscillatorn (2) när denna icke aktiva fördröjningslinje hamnar nära gränsen för sin fasregleringsförmåga så att den relativa fasen från den icke aktiva fördröjningslinjen även fortsättningsvis kommer att överensstämma med fasen ut från den aktiva fördröjningslinjen.
2. Förfarande enligt krav 1, k ä n n e t e c k n a t av' användning av två distinkta parallella lika stegvis variabla fördröjningslinjer (10, ll) vilka i fördröjning i förhållande till varandra fås att skilja åtminstone motsvarande en hel period vid oscillators (2) frekvens.
3. Förfarande enligt krav 1, k ä n n e t e c k n a t av 501 190 12 användning av en stegvis variabel fördröjningslinje (15) vilken försetts med två uppsättningar av avtappningar vilka i fördröjning i förhållande till varandra fås att skilja åtminstone motsvarande en hel period vid oscillators (2) frekvens.
4. Anordning för fasinriktning av signalen från en lokal frekvensstabil oscillator mot en given referensfrekvens in- nefattande en fasjämförare (5), räknelogik och en digitalt stegvis variabel fördröjningslinje, k ä n n e t e c k n a d av att innefatta en ytterligare fasjämförare (7) samt en selekteringskrets (6), varvid selekteringskretsen styrs av en kontroll-logik (4) innefattande räknelogiken, att den variabla fördröjningslinjen i serie med oscillatorn (2) är parallellt uppdelad i en första fördröjningslinje och en andra fördröjningslinje vilka med hjälp av den ytterligare fasjämföraren (7) ger samma relativa fasfördröjning, varvid den första fördröjningslinjen genom selekteringskretsen sätts att vara aktiv medan.den andra fördröjningslinjen blir icke aktiv och den icke aktiva fördröjningslinjen erhåller en absolut fas som skiljer plus eller minus en hel period eller flera hela perioder från oscillatorns (2) svängningsfrekvens, att selekteringskretsen matar vidare signalen från den fördröjningslinje som sätts att vara aktiv.
5. Anordning enligt krav 4, k ä n n e t e c k n a d av att den första och andra variabla fördröjningslinjen utgörs av två distinkt åtskilda stegvis variabla fördröjningslinjer (10, 11).
6. Anordning enligt krav 4, k ä n n e t e c k n a d av att den första och andra variabla fördröjningslinjen utgörs av en enda stegvis variabel fördröjningslinje (15) vilken är försedd med två separata styrbara avtappningar.
7. Anordning enligt krav 5 eller 6, k ä n n e t e c k n a d av att denna exklusive ett resonatorelement, företrädesvis en kvartskristall, för oscillatorn (2) bildar en integrerad kretsmodul. A501 190 13
8. Anordning enligt krav 5 eller 6, k ä n n e t e c k n a d av att denna inkluderande ett resonatorelement, företrädesvis en kvartskristall, för oscillatorn (2) utgör en LSI-modul.
Priority Applications (16)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9301435A SE501190C2 (sv) | 1993-04-28 | 1993-04-28 | Digitalt styrd kristalloscillator |
JP52414594A JP3255418B2 (ja) | 1993-04-28 | 1994-03-24 | ディジタル制御の水晶発振器 |
CA002159189A CA2159189A1 (en) | 1993-04-28 | 1994-03-24 | Digital controlled xtal osc |
BR9406334A BR9406334A (pt) | 1993-04-28 | 1994-03-24 | Processo e dispositivo para alinhar a fase de um oscilador de frequência local estável |
CN94191897A CN1035352C (zh) | 1993-04-28 | 1994-03-24 | 数字受控晶体振荡器 |
DE69416586T DE69416586T2 (de) | 1993-04-28 | 1994-03-24 | Digital gesteuerter quarzoszillator |
AU66927/94A AU677662B2 (en) | 1993-04-28 | 1994-03-24 | Digital controlled XTAL OSC |
DK94914649T DK0700600T3 (da) | 1993-04-28 | 1994-03-24 | Digital styret krystaloscillator |
KR1019950704737A KR100233024B1 (ko) | 1993-04-28 | 1994-03-24 | 기준주파수의 위상에 안정된 로컬주파수 발전기로부터의 위상을 정렬하는 방법 및 장치 |
ES94914649T ES2129638T3 (es) | 1993-04-28 | 1994-03-24 | Oscilador de cristal de cuarzo controlado numericamente. |
EP94914649A EP0700600B1 (en) | 1993-04-28 | 1994-03-24 | Digital controlled crystal oscillator |
PCT/SE1994/000268 WO1994026032A1 (en) | 1993-04-28 | 1994-03-24 | Digital controlled xtal osc |
US08/234,109 US5550514A (en) | 1993-04-28 | 1994-04-28 | Digital controlled xtal osc |
NO954230A NO310090B1 (no) | 1993-04-28 | 1995-10-23 | Digitalt styrt krystall-oscillator |
FI955138A FI955138A (sv) | 1993-04-28 | 1995-10-27 | Digital kontrollerad kristalloscillator |
GR990401310T GR3030223T3 (en) | 1993-04-28 | 1999-05-14 | Digital controlled xtal osc |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9301435A SE501190C2 (sv) | 1993-04-28 | 1993-04-28 | Digitalt styrd kristalloscillator |
Publications (3)
Publication Number | Publication Date |
---|---|
SE9301435D0 SE9301435D0 (sv) | 1993-04-28 |
SE9301435L SE9301435L (sv) | 1994-10-29 |
SE501190C2 true SE501190C2 (sv) | 1994-12-05 |
Family
ID=20389747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE9301435A SE501190C2 (sv) | 1993-04-28 | 1993-04-28 | Digitalt styrd kristalloscillator |
Country Status (16)
Country | Link |
---|---|
US (1) | US5550514A (sv) |
EP (1) | EP0700600B1 (sv) |
JP (1) | JP3255418B2 (sv) |
KR (1) | KR100233024B1 (sv) |
CN (1) | CN1035352C (sv) |
AU (1) | AU677662B2 (sv) |
BR (1) | BR9406334A (sv) |
CA (1) | CA2159189A1 (sv) |
DE (1) | DE69416586T2 (sv) |
DK (1) | DK0700600T3 (sv) |
ES (1) | ES2129638T3 (sv) |
FI (1) | FI955138A (sv) |
GR (1) | GR3030223T3 (sv) |
NO (1) | NO310090B1 (sv) |
SE (1) | SE501190C2 (sv) |
WO (1) | WO1994026032A1 (sv) |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5666079A (en) * | 1994-05-06 | 1997-09-09 | Plx Technology, Inc. | Binary relative delay line |
DE4427972C1 (de) * | 1994-08-08 | 1995-07-27 | Siemens Ag | Integrierbare Taktrückgewinnungsschaltung |
JP3355894B2 (ja) * | 1995-09-27 | 2002-12-09 | 安藤電気株式会社 | 可変遅延回路 |
GB9704719D0 (en) * | 1997-03-07 | 1997-04-23 | Plessey Semiconductors Ltd | Frequency tracking arrangements |
DE19714494C1 (de) * | 1997-04-08 | 1998-10-01 | Siemens Ag | Verfahren und Vorrichtung zum Synchronisieren eines Taktgenerators |
US6084933A (en) * | 1997-11-17 | 2000-07-04 | Advanced Micro Devices, Inc. | Chip operating conditions compensated clock generation |
US5939916A (en) * | 1997-12-23 | 1999-08-17 | Northern Telecom Limited | Phase shifter suitable for clock recovery systems |
JP3789222B2 (ja) * | 1998-01-16 | 2006-06-21 | 富士通株式会社 | Dll回路及びそれを内蔵するメモリデバイス |
US6522188B1 (en) * | 1998-04-10 | 2003-02-18 | Top Layer Networks, Inc. | High-speed data bus for network switching |
JP2001075671A (ja) * | 1999-09-08 | 2001-03-23 | Nec Corp | 位相補償回路 |
US6204709B1 (en) * | 1999-09-30 | 2001-03-20 | Nortel Networks Limited | Unlimited phase tracking delay locked loop |
KR100574927B1 (ko) * | 1999-10-29 | 2006-05-02 | 삼성전자주식회사 | 듀얼 위상검출기 |
JP4060514B2 (ja) * | 2000-05-22 | 2008-03-12 | 株式会社東芝 | 同期信号発生回路 |
DE10029421C2 (de) | 2000-06-15 | 2002-07-11 | Infineon Technologies Ag | Kalibriervorrichtung und -verfahren für die Taktgenerierung auf einem integrierten Schaltkreis |
US6518812B1 (en) * | 2000-07-20 | 2003-02-11 | Silicon Graphics, Inc. | Discrete delay line system and method |
US6424197B1 (en) * | 2000-10-24 | 2002-07-23 | Exar Corporation | Rising and falling edge aperture delay control circuit in analog front end of imaging system |
US6819726B2 (en) * | 2000-12-07 | 2004-11-16 | International Business Machines Corporation | Dynamic phase alignment circuit |
DE10064929A1 (de) * | 2000-12-23 | 2002-07-04 | Alcatel Sa | Verfahren und Kompensationsmodul zur Phasenkompensation von Taktsignalen |
JP3478284B2 (ja) * | 2001-08-10 | 2003-12-15 | ソニー株式会社 | 半導体装置 |
KR20030037591A (ko) * | 2001-11-06 | 2003-05-14 | 삼성전자주식회사 | 넓은 동기 범위를 가지는 적응형 지연동기루프 |
US7333527B2 (en) * | 2001-11-27 | 2008-02-19 | Sun Microsystems, Inc. | EMI reduction using tunable delay lines |
FR2844655A1 (fr) | 2002-09-13 | 2004-03-19 | St Microelectronics Sa | Transformation d'un signal periodique en un signal de frequence ajustable |
US6710636B1 (en) * | 2002-10-03 | 2004-03-23 | Cypress Semiconductor Corporation | Method and system for high resolution delay lock loop |
US6980041B2 (en) * | 2002-10-04 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Non-iterative introduction of phase delay into signal without feedback |
US6977538B2 (en) * | 2002-10-18 | 2005-12-20 | Agilent Technologies, Inc. | Delay unit for periodic signals |
DE10330796B4 (de) * | 2002-10-30 | 2023-09-14 | Hynix Semiconductor Inc. | Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus |
FR2854293B1 (fr) * | 2003-04-25 | 2005-07-22 | St Microelectronics Sa | Dispositif de reception de donnees serie |
JP2005049970A (ja) | 2003-07-30 | 2005-02-24 | Renesas Technology Corp | 半導体集積回路 |
JP4102864B2 (ja) * | 2004-07-23 | 2008-06-18 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | 遅延可変回路 |
KR100713082B1 (ko) * | 2005-03-02 | 2007-05-02 | 주식회사 하이닉스반도체 | 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프 |
US7190202B1 (en) * | 2005-04-05 | 2007-03-13 | Xilink, Inc. | Trim unit having less jitter |
US7332950B2 (en) * | 2005-06-14 | 2008-02-19 | Micron Technology, Inc. | DLL measure initialization circuit for high frequency operation |
CN1960183B (zh) * | 2005-10-31 | 2010-07-28 | 盛群半导体股份有限公司 | 自动调整的高准确性振荡器 |
DE112007000758B4 (de) | 2006-03-31 | 2011-04-14 | Anritsu Corp., Atsugi-shi | Datensignal-Erzeugungsvorrichtung # |
US7405604B2 (en) * | 2006-04-20 | 2008-07-29 | Realtek Semiconductor Corp. | Variable delay clock circuit and method thereof |
JP5088941B2 (ja) * | 2006-08-10 | 2012-12-05 | パナソニック株式会社 | 可変遅延装置 |
US8954017B2 (en) | 2011-08-17 | 2015-02-10 | Broadcom Corporation | Clock signal multiplication to reduce noise coupled onto a transmission communication signal of a communications device |
US9106400B2 (en) * | 2012-10-23 | 2015-08-11 | Futurewei Technologies, Inc. | Hybrid timing recovery for burst mode receiver in passive optical networks |
CN103065172B (zh) * | 2012-12-26 | 2015-09-16 | 广州中大微电子有限公司 | 一种rfid读写器的接收端电路及其实现方法 |
DE102015101745B4 (de) * | 2014-02-10 | 2016-12-08 | Analog Devices, Inc. | Redundante takt-umschaltung |
US9395745B2 (en) * | 2014-02-10 | 2016-07-19 | Analog Devices, Inc. | Redundant clock switchover |
CN107872221B (zh) * | 2016-09-26 | 2021-04-27 | 深圳市中兴微电子技术有限公司 | 一种全相位数字延迟锁相环装置及工作方法 |
CN108075770B (zh) * | 2016-11-15 | 2024-04-16 | 无锡中微爱芯电子有限公司 | 一种数字延迟锁定环 |
CN112485519A (zh) * | 2020-12-03 | 2021-03-12 | 成都市精准时空科技有限公司 | 一种基于延迟线的绝对频差测量方法及系统及装置及介质 |
US11775002B2 (en) | 2021-07-27 | 2023-10-03 | International Business Machines Corporation | Redundant clock switch |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4119796A (en) * | 1976-11-01 | 1978-10-10 | Versitron, Inc. | Automatic data synchronizer |
JPS6083166A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
DE3481472D1 (de) * | 1984-12-21 | 1990-04-05 | Ibm | Digitale phasenregelschleife. |
JPS6270922A (ja) * | 1985-09-04 | 1987-04-01 | Fujitsu Ltd | クロツク位相調整方式 |
US4795985A (en) * | 1986-04-01 | 1989-01-03 | Hewlett-Packard Company | Digital phase lock loop |
US4796095A (en) * | 1986-09-09 | 1989-01-03 | Rioch Company, Limited | Method of generating image scanning clock signals in optical scanning apparatus |
US4868514A (en) * | 1987-11-17 | 1989-09-19 | International Business Machines Corporation | Apparatus and method for digital compensation of oscillator drift |
JP2629028B2 (ja) * | 1988-08-10 | 1997-07-09 | 株式会社日立製作所 | クロック信号供給方法および装置 |
JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルpll回路 |
JPH0396015A (ja) * | 1989-09-08 | 1991-04-22 | Oki Electric Ind Co Ltd | 高速デジタルpll装置 |
CA2001266C (en) * | 1989-10-23 | 1996-08-06 | John Robert Long | Digital phase aligner and method for its operation |
US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
US5079519A (en) * | 1991-02-14 | 1992-01-07 | Notorola, Inc. | Digital phase lock loop for a gate array |
JPH04373009A (ja) * | 1991-06-21 | 1992-12-25 | Hitachi Ltd | クロック信号の位相調整方法及び電子装置 |
US5281874A (en) * | 1992-02-14 | 1994-01-25 | Vlsi Technology, Inc. | Compensated digital delay semiconductor device with selectable output taps and method therefor |
-
1993
- 1993-04-28 SE SE9301435A patent/SE501190C2/sv not_active IP Right Cessation
-
1994
- 1994-03-24 JP JP52414594A patent/JP3255418B2/ja not_active Expired - Fee Related
- 1994-03-24 DK DK94914649T patent/DK0700600T3/da active
- 1994-03-24 BR BR9406334A patent/BR9406334A/pt not_active IP Right Cessation
- 1994-03-24 EP EP94914649A patent/EP0700600B1/en not_active Expired - Lifetime
- 1994-03-24 CA CA002159189A patent/CA2159189A1/en not_active Abandoned
- 1994-03-24 KR KR1019950704737A patent/KR100233024B1/ko not_active IP Right Cessation
- 1994-03-24 ES ES94914649T patent/ES2129638T3/es not_active Expired - Lifetime
- 1994-03-24 DE DE69416586T patent/DE69416586T2/de not_active Expired - Lifetime
- 1994-03-24 CN CN94191897A patent/CN1035352C/zh not_active Expired - Lifetime
- 1994-03-24 WO PCT/SE1994/000268 patent/WO1994026032A1/en active IP Right Grant
- 1994-03-24 AU AU66927/94A patent/AU677662B2/en not_active Ceased
- 1994-04-28 US US08/234,109 patent/US5550514A/en not_active Expired - Lifetime
-
1995
- 1995-10-23 NO NO954230A patent/NO310090B1/no not_active IP Right Cessation
- 1995-10-27 FI FI955138A patent/FI955138A/sv unknown
-
1999
- 1999-05-14 GR GR990401310T patent/GR3030223T3/el unknown
Also Published As
Publication number | Publication date |
---|---|
NO310090B1 (no) | 2001-05-14 |
FI955138A0 (sv) | 1995-10-27 |
FI955138A (sv) | 1995-10-27 |
SE9301435L (sv) | 1994-10-29 |
KR100233024B1 (ko) | 1999-12-01 |
ES2129638T3 (es) | 1999-06-16 |
NO954230D0 (no) | 1995-10-23 |
KR960702216A (ko) | 1996-03-28 |
US5550514A (en) | 1996-08-27 |
DE69416586D1 (de) | 1999-03-25 |
JP3255418B2 (ja) | 2002-02-12 |
EP0700600A1 (en) | 1996-03-13 |
DK0700600T3 (da) | 1999-05-10 |
SE9301435D0 (sv) | 1993-04-28 |
NO954230L (no) | 1995-12-08 |
DE69416586T2 (de) | 1999-06-24 |
CN1121753A (zh) | 1996-05-01 |
BR9406334A (pt) | 1995-12-26 |
EP0700600B1 (en) | 1999-02-17 |
WO1994026032A1 (en) | 1994-11-10 |
CA2159189A1 (en) | 1994-11-10 |
JPH08509584A (ja) | 1996-10-08 |
GR3030223T3 (en) | 1999-08-31 |
CN1035352C (zh) | 1997-07-02 |
AU6692794A (en) | 1994-11-21 |
AU677662B2 (en) | 1997-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SE501190C2 (sv) | Digitalt styrd kristalloscillator | |
US5451894A (en) | Digital full range rotating phase shifter | |
EP0010077B1 (en) | A method of and an arrangement for regulating the phase position of a controlled signal in relation to a reference signal in a telecommunication system | |
US4805195A (en) | Selectable timing delay circuit | |
US5844436A (en) | Method of recovering a sampling clock in a framed data communications format with reduced phase jitter and wander | |
US4339722A (en) | Digital frequency multiplier | |
US4181975A (en) | Digital delay line apparatus | |
EP0576168B1 (en) | Digital phase locked loop | |
SE501385C2 (sv) | Krets för bibehållande av en klocksignal | |
US3024417A (en) | Proportional digital synchronizer | |
KR870011522A (ko) | 클럭 제어 회로 | |
US6034558A (en) | Method and apparatus for compensating for thermal drift in a logic circuit | |
EP2546991A1 (en) | Clock generation circuit | |
EP1087563B1 (en) | System and method for reliably switching between redundant clocks | |
US5003308A (en) | Serial data receiver with phase shift detection | |
US6313708B1 (en) | Analog phase locked loop holdover | |
EP0236419B1 (en) | Phase changer | |
US4955040A (en) | Method and apparatus for generating a correction signal in a digital clock recovery device | |
GB2052815A (en) | Digital frequency multiplier | |
GB2282719A (en) | Digitally controlled phase locked loop | |
EP0966103B1 (en) | Frequency synthesiser | |
USRE33500E (en) | Electronic digitized proportional-integral controller | |
EP0403006B1 (en) | Digital phase-locked loop (PLL) | |
SU582574A1 (ru) | Устройство фазовой подстройки частоты | |
JPH07120941B2 (ja) | デイジタルpll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NUG | Patent has lapsed |