KR870011522A - 클럭 제어 회로 - Google Patents

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KR870011522A
KR870011522A KR870004992A KR870004992A KR870011522A KR 870011522 A KR870011522 A KR 870011522A KR 870004992 A KR870004992 A KR 870004992A KR 870004992 A KR870004992 A KR 870004992A KR 870011522 A KR870011522 A KR 870011522A
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KR
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feedback
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KR870004992A
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죠 그림스 개리
란자페임 크리스토퍼
스코트 모피트 브라이언
Original Assignee
엘리 와이스
아메리칸 텔리폰 앤드 텔레그라프 캄파니
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
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    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
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Abstract

내용 없음

Description

클럭 제어 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 클럭 회로의 한 실시예의 블록 다이어그램.
제 2 도는 제 1 도 위상 빌드 아웃의 한 실시예에 대한 구체도.
제 3 도는 클럭 회로의 위상 빌드 아웃 기능의 타이밍을 설명하는 일련의 파형의 예시도.

Claims (11)

  1. 복수의 입력 기준 신호의 위상에 고정된 안정 타이밍제어 신호를 발생하는 것이 바람직한 상황에서, 사용하기 위한 클럭 제어 회로에 있어서,
    상기 복수의 입력 신호 사이에서 수신 및 선택을 위한 수단과,
    선택된 입력 신호의 위상을 내부적으로 발생된 신호의 위상과 비교하기 위한 수단과,
    부정합이 사라질때까지 상기 내부적으로 발생된 신호를 조정하기 위해 상기 위상 비교 사이의 부정합에 의해 제어된 수단과,
    상기 선택된 입력 신호로부터 상기 타이밍 제어 신호를 발생하기 위해서, 상기 마지막으로 언급된 수단을 포함하는 수단과,
    상기 타이밍 제어 신호를 수정하지 않고도 상기 새로운 입력 신호의 위상을 동등하게 하기 위해 상기 내부적으로 발생된 신호의 위상을 수정하기 위해서 상기 선택 수단 및 새로운 입력 신호 선택에 의해 제어된 수단을 특징으로 하는 클럭 제어 회로.
  2. 제 1 항에 있어서,
    상기 교정 수단이 궤환 루프를포함하고 여기서 상기 수정 수단은 상기 궤환루프상의 신호 위상을 변화시키기 위한 수단을 포함하는 것을 특징으로 하는 클럭 제어 회로.
  3. 제 2 항에 있어서,
    상기 조정 수단이 궤환 제어 신호를 수신하기 위한 입력을 갖는 카운터를 포함하며 여기서 상기 카운터의 출력은 상기 내부적으로 발생된 신호이고, 상기 카운터는 상기 선택수단과, 상기 카운터의 계수를 즉시 리세트 하기 위해 상기 새롭게 선택된 입력 신호에 공동으로 응답하는 수단을 가지며 그것에 의해 상기 내부적으로 발생된 신호가 상기 새로운 입력신호와 동일 위상이 되게하는 것을 특징으로 하는 클럭 제어회로.
  4. 제 3 항에 있어서,
    상기 조정 수단이, 상기 궤환 제어 신호를 상기카운터에 공급하기 위해서 상기 비교 수단의 출력에 응답하는 전압제어 오실레이터를 포함하는 것을 특징으로 하는 클럭 제어회로.
  5. 제 4 항에 있어서,
    상기 출력 타이밍 제어 신호 발생 수단이 프레임 제어 신호는 물론 상기 제어 신호 발생을 위해서 신호 분할기 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  6. 제 1 항에 있어서,
    상기 조정 수단이 궤환 제어 신호를 수신하기 위해서 하나의 입력을 갖는 카운터를 포함하며 여기서 상기 카운터의 상기 출력은 상기 내부적으로 발생된 신호이며, 상기 카운터는 신호를 변화시키는 클럭과 상기 타이머의 계수를 즉시 리세트시키기 위해 상기 타이밍 제어 신호에 공동으로 응답하는 수단을 가지며 그것에 의해 상기 내부적으로 발생된 신호가 상기 타이밍 제어 신호와 동일 위상이 되게 하는 것을 특징으로 하는 클럭 제어 회로.
  7. 데이타가 상기 다른 PBX 시스템으로부터 수신된 기준 신호와 위상 동기가 되도록 데이타 버스상의 데이타 타이밍을 제어하기 위해 PBX 시스템내에서 사용하기 위한 제어 회로에 있어서,
    상기 기준 신호중 제 1 의 신호를 선택하기 위한 수단과,
    상기 선택된 제 1 기준 신호와 같은 위상을 갖는 데이타 버스 타이밍 신호를 발생하기 위한 수단과,
    상기 발생된 데이타 버스 타이밍 신호의 상기 위상을 상기 선택된 제 1 기준 신호의 위상에 고정시키기 위해 상기 발생된 데이타 버스 타이밍 신호의 위상에 관련된 위상을 갖는 궤환 신호를 포함하는 수단과,
    상기 버스 타이밍 신호가 상기 제 1 선택된 기준 신호에 고정될 때 상기 기준 신호중 제 2 신호를 선택하기 위한 수단과,
    상기 제 1 기준 신호로부터 상기 선택된 제 2 신호로 상기 버스 타이밍 고정을 변화시키기 위한 수단과, 상기 변화 수단이 상기 버스 타이밍 신호의 상기 위상이 상기 변경 순간에 변화되지 않도록 상기 궤환 신호의 상기 위상이 상기 선택된 제 2 신호의 위상과 순간적으로 일치하게 하는 수단을 포함하는 것을 특징으로 하는 제어회로.
  8. 제 7 항에 있어서,
    상기 궤환 회로는 상기 변화 수단 및 상기 선택된 제 2 기준 신호의 공동 제어하에서 작동하는 리세트 가능 카운터를 포함하는 것을 특징으로 하는 제어 회로.
  9. 제 8 항에 있어서,
    상기 고정 수단이,
    상기 선택된 기준 신호와 상기 궤환 신호간의 위상이 다를때 출력 제어 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 제어회로.
  10. 제 7 항에 있어서,
    상기 선택된 기준 신호와 상기 타이밍 제어 신호 사이의 위상 및 주파수 차를 모니터링 하기 위한 수단과,
    어떤 신호의 검출된 위상 및 주파수 변화에 응답하여 새로운 입력 기준 신호를 선택하기 위한 수단을 특징으로 하는 제어 회로.
  11. 제 9 항에 있어서,
    상기 PBX는 제 2 제어 회로를 가지며 상기 제어 회로중 하나는 1차 모드에서 작동하고 상기 제어회로중 다른것은 상기 백 업 모드에서 작동하며,
    각각의 상기 회로는,
    상기 백 업 회로로서 상기 제어 회로중 하나를 선택하기 위한 수단과,
    상기 선택된 백 업 회로의 상기 궤환 신호의 상기 위상이 그처럼 선택되지 않은 상기 제어 회로의 상기 타이밍 제어 신호의 상기 위상과 일치하게 하는 수단을 특징으로 하는 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870004992A 1986-05-23 1987-05-20 클럭 제어 회로 KR870011522A (ko)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4815109A (en) * 1987-06-25 1989-03-21 Racal Data Communications Inc. Sampling clock synchronization
JP2578817B2 (ja) * 1987-07-27 1997-02-05 日本電気株式会社 マイクロプロセツサ
FR2623042A1 (fr) * 1987-11-09 1989-05-12 Js Telecommunications Circuit de base de temps
JP2554705B2 (ja) * 1988-04-25 1996-11-13 三菱電機株式会社 位相同期回路
US4965524A (en) * 1988-06-09 1990-10-23 National Semiconductor Corp. Glitch free clock select
US4914404A (en) * 1988-08-02 1990-04-03 Siemens Aktiengesellschaft Method for synchronization of a signal frequency to interference-prone reference signal frequencies
FR2643205B1 (ko) * 1989-02-16 1991-05-17 Telecommunications Sa
US5081705A (en) * 1989-06-29 1992-01-14 Rockwell International Corp. Communication system with external reference signal processing capability
US5065413A (en) * 1989-12-09 1991-11-12 Sony Corporation Phase locked loop circuit
JP2674295B2 (ja) * 1990-10-05 1997-11-12 日本電気株式会社 速度変換回路
EP0588050B1 (de) * 1992-08-18 1997-12-29 Siemens Aktiengesellschaft Anordnung zur Erzeugung eines Taktsignals mit bitgenauen Lücken
US5450458A (en) * 1994-08-05 1995-09-12 International Business Machines Corporation Method and apparatus for phase-aligned multiple frequency synthesizer with synchronization window decoder
DE4431415C2 (de) * 1994-08-24 1997-01-23 Deutsche Telephonwerk Kabel Verfahren zum Synchronisieren der Ausgangsfrequenzen eines Taktgenerators
SE506739C2 (sv) * 1995-09-29 1998-02-09 Ericsson Telefon Ab L M Drift och underhåll av klockdistributionsnät med redundans
SE504920C2 (sv) * 1995-09-29 1997-05-26 Ericsson Telefon Ab L M Förfarande och system för redundant klockdistribution till telekommunikationsutrustningar i vilka byte av vald klocksignal bland de inkommande klocksignalerna ständigt sker
SE505403C2 (sv) * 1995-11-30 1997-08-18 Ericsson Telefon Ab L M Förfarande för reducering av transienter i ett redundant klocksignalgenererande system
US6204732B1 (en) 1999-02-09 2001-03-20 Eci Telecom Ltd Apparatus for clock signal distribution, with transparent switching capability between two clock distribution units
WO2000069106A1 (en) * 1999-05-06 2000-11-16 Net Insight Ab Synchronization method and apparatus
SE9901655L (sv) * 1999-05-06 2001-01-03 Net Insight Ab Synkroniseringsförfarande och -anordning
SE9901654L (sv) 1999-05-06 2001-01-03 Net Insight Ab Synkroniseringsförfarande och -anordning
US6675307B1 (en) * 2000-03-28 2004-01-06 Juniper Networks, Inc. Clock controller for controlling the switching to redundant clock signal without producing glitches by delaying the redundant clock signal to match a phase of primary clock signal
US20010032323A1 (en) * 2000-04-06 2001-10-18 Konica Corporation Clock generating device
DE10023166A1 (de) * 2000-05-11 2001-11-15 Alcatel Sa Mehrrechner-System
JP2002055130A (ja) * 2000-08-14 2002-02-20 Nec Microsystems Ltd 周波数判定回路、データ処理装置
KR20090074412A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 분주회로 및 이를 이용한 위상 동기 루프

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4414639A (en) * 1981-04-30 1983-11-08 Dranetz Engineering Laboratories, Inc. Sampling network analyzer with sampling synchronization by means of phase-locked loop
JPS58107715A (ja) * 1981-12-22 1983-06-27 Sony Corp 選局装置
US4464771A (en) * 1982-04-02 1984-08-07 Motorola, Inc. Phase-locked loop circuit arrangement
US4495473A (en) * 1982-07-19 1985-01-22 Rockwell International Corporation Digital phase shifting apparatus which compensates for change of frequency of an input signal to be phase shifted

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Publication number Publication date
IT8720623A0 (it) 1987-05-21
CA1270552A (en) 1990-06-19
IT1205668B (it) 1989-03-31
JPS62286320A (ja) 1987-12-12
US4672299A (en) 1987-06-09

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