JPS62286320A - クロック制御回路 - Google Patents

クロック制御回路

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Publication number
JPS62286320A
JPS62286320A JP62124066A JP12406687A JPS62286320A JP S62286320 A JPS62286320 A JP S62286320A JP 62124066 A JP62124066 A JP 62124066A JP 12406687 A JP12406687 A JP 12406687A JP S62286320 A JPS62286320 A JP S62286320A
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JP
Japan
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signal
phase
circuit
input
timing
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JP62124066A
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Inventor
ガリー ジョー グリムス
クリストファー ランザフェイム
ブリアン スコット モフィット
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/06Synchronising arrangements
    • H04J3/0635Clock or time synchronisation in a network
    • H04J3/0685Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688Change of the master or reference, e.g. take-over or failure of the master
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0079Receiver details
    • H04L7/0083Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 狡森立國 本発明は、位相感知回路を異なった基準信号間で切換え
ることができる回路に係り、特に別の入力位相ロックル
ープを必要とすることなく動作する回路に関する。
発皿立萱景 異なった入力基準信号間で位相感知回路が切換ねるとき
、例えこれらの信号が同じ周波数の信号のときであって
も、この回路を制御する上で問題があることがよく知ら
れている。この問題は、信号間の起こり得る位相の相異
から生ずる。このように、“他の”基準入力へ交換が行
なわれて、この入力が“もとの”基準入力と位相がわず
かにずれた場合でさえ、主回路はその相異を検出し、そ
して直ちに主回路が新しい入力と同期するようにこれを
再調整する。これは、いくらよくても回路動作に混乱を
生ぜしめる。PBX内のように主回路が、後続のデータ
移動に基準信号を与える時、基準信号のそのような交換
ごとにひどいデータエラーが生ずる。
典型的には、入力信号が同じ位相を持つようにすること
により、この問題は解決される。これは、各入力が互い
に同期を保持するように各入力に位相ロックループ回路
を用いることにより達成される。このアプローチは全て
の構成部品で必要とされる物理的空間という面でやっか
いとなり、構成部品の価格という面で不都合である。こ
の問題は、いくつかの基準入力信号間で交換が必要な時
、各入力用に全ての位相訂正回路が必要となるので深刻
になる。
発肌夏黴盟 これらの問題及び他の問題は、クロック回路により解決
された。この回路は、安定した出力データクロノク信号
と種々の基準入力信号間の同期を与える。この入力信号
は、外部基準信号(スレーブタイミングの場合)または
ローカル基準発振器の信号のどちらかであって良い。通
常の動作モードにおいては、クロック回路は、入力基準
信号に関して安定された回路を維持する。これは、基準
入力及び所望の出力に関して位相口・ツクループを用い
ることにより達成される。入力信号を交換する間に、“
古い”入力信号と“新しい”入力信号(同じ周波数と仮
定する)との間の位相が異なったとすると、クロック回
路は切替えモードとなり、そして位相ビルドアウト(b
uild−out)回路として動作する。このモードに
おいて、クロック回路は、位相ロックループ分周器(d
ivider)をしてループ位相を新しく選択された基
準信号の位相に合わせしめる。この方法において、位相
ロックループ回路の出力は、少なくも“古い”基準信号
から“′新しい”基準信号への移行の限られた時間の間
、同期させられるので、出力クロノク信号用の主コント
ロール回路は位相が変わらないように見え、そして、こ
のようにとにかく出力り口・ツク信号へ彫金を与えるこ
となく継続する。
このクロック回路は、クロック回路間の切換えを制御で
きる第3のモード或はバックアップモードと調整されて
いる。これは、“ホットスペア”の位相ビルドアウト回
路の出力をシステムフレーム信号に効果的に追従させる
ことにより達成され、このシステムフレーム信号は活動
するクロック回路により駆動される。このように、バ、
、クア、7プクロツタ回路は、活動中のクロック回路と
同相となるようにされる。ハ゛ツクア・ツブクロック回
路が活動中のクロック回路となる時、役割は反転され、
そして、古い活動中のクロック回路が新しい活動中(古
いバックアップ)のクロック回路の位相に追従する一方
、古いハ・ノクア・ノブクロック回路はその時基準入力
の位相に追従する。
二五旌脱里 本発明の、これら及び他の目的、特徴、動作及び利用は
図面に示される実施例により明らかになるであろう。
クロック回路の動作を説明する前に、そのような回路が
有利に利用できる状況を再吟味するのは役に立つであろ
う。
第4図において、PBXシステム40に関連するクロッ
ク回路が示される。このシステムはPBX41と同期し
て順に動作する。PBX42、43は、PBX41とコ
ントロール信号によりまた同期されている。このコント
ロール信号は、図示されず、PBX同士を結合する。
PBX 40のディジタルインタフェース401.40
2及び403はシステム信号” 5ync O″、” 
5ync l”及び”5ync2’を発生し、これらは
PBX41.42及び43から受信したタイミング信号
からそれぞれ引き出される。
問題は、PBXシステム40のクロックバスのタイミン
グをコントロールするために入力基準信号5ync O
から5ync Lへ切換えたいときに生ずる。
これは、例えばPBX41をメンテナンスサービスのた
めに取出す時に生ずる。このような場合、もし5ync
 1が5ync Oと同相でなく同じ周波数ならば、P
BX40は、もし他の手段を何もとらなければ、直ちに
位相の違いを検出し、そして新しい位相に適合するため
にシステムバス上のタイミングを変えるであろう。この
変化は、そのバス上のクロック信号によって制御されて
いるどのデータ伝送にもエラーを引起こすであろう。
従来技術にあっては、この明らかな位相エラーは、第2
の或はバッファ・ノブの入力基準信号(sync 1 
)の位相を主入力基準信号(sync O)の位相に′
m続的に調整することにより避けられた。
これは、各基準入力に対して位相ビルドアウト回路を使
用することにより典型的に達成される。例えば、G、J
、グリム(Gj、Grimes)による出願中の特許出
願(出願番号814,541.1985年12月30日
)を参照されたい。このような回路は、よく動作するが
高価で、物理的空間を多く占める。このように、入力信
号を継続的に調整するシステムは、切換できる基準信号
の数を経済的に及び物理的に限定してしまう。通常、こ
の数は2であり、活動中の入力信号と1のバックアップ
用の予備である。
クロック回路10−1は(後に詳述される)、以下で分
かるように、処理回路内における明らかな増加を生ずる
ことなくかなりの数の基準入力信号を許容する。クロッ
ク回路10−2は“ホットスペア”であり、以下に詳述
する方法で使用される。
通常の動作において、スペアクロック回路の位相は活動
中の回路の位相と同じになるように固定されており、そ
して、このようにクロック回路の切換が必要なとき、出
力における変化が検出されない。基準入力信号の切換が
必要なとき、活動中のクロック回路は、新しい基準信号
の位相を合わせるために内部ループタイミングを変える
。そして、再度、システムクロックハス上の出ツノタイ
ミングに影響を与えることばない。
夫旌汎叫反班 第1図には、クロック回路の一実施例が開示されている
。クロック回路の本質は分割位相ロックループ10であ
る。これはブロック100−104を含む。位相ロック
ループ内で使用される標準的位相比較器である位相比較
器101は、位相ビルドアウト回路100からの可変出
力(Variableou tpu t)信号と基準入
力(reference 1nput)信号とを比較し
、そして、位相の相異を補償するためにその出力を調整
する。ル・−ブが同相の時(ロック時)、比較器101
の出力は一定となり、可変出力信号は基準入力信号と位
相(及び周波数)においてロックされる。
ローパスフィルタ102は比較器101からの信号の変
化で動作し、位相ロックループの時定数を制御する。長
い時定数は入力線上に生ずる望ましくない周波数暴走(
excurs 1ons)を取り除くのに望ましい。信
号“ホールド”は周波数繰越しくho 1dover)
制御であり、これは位相比較器101に係わらず出力電
圧を一次的に凍結する。このような機能は、選択された
同期基準信号が給電停止の間、システムクロックを維持
するのに役に立つ。
フィルタ102の出力はり、C,電圧であり、これは電
圧制御発振器(VCO)103を制御する。
このVCOは基準入力信号よりも高い周波数である。位
相ビルドアウト (phase build−out;
PBO)分周器100は、基準入力信号と同じ周波数の
可変出力信号を発生するためにVCO出力を分周する。
VCOの出力信号は、また信号発生分周器104へ供給
され、それぞれのハスに出力システムクロツクと出力シ
ステムフレームを発生させる。
典型的には、システム出力クロックの速度は、システム
フレームの速度よりも大きい。また、非常に典型的であ
るように出力クロックの速度が基準入力の速度より大き
く、しかも異なった基準入力が必要とされない場合には
、2つの信号間の適切な周波数関係を保証するために、
入力と出力との間にループ分周回路が用いられるであろ
う。
回路10は、3つのモード、すなわち(1)通常モード
、(2)位相補償モード及び(3)バックアップモード
で動作する。
通常モードにおいては、上述の如く、回路は入り基準信
号に位相ロックされる。セレクタ106はコントロール
404(第4図)からバスSELを介してくる信号によ
り制御され、入り基準信号(同期)、リード5ync 
O,5ync 1及び5ync2  (他のシステムへ
のスレーブタイミング用)、ローカル基準発振器107
からの信号(ソースタイミング用)或は入力システムフ
レームリード上の信号からいずれかを選ぶ。
可変分周器105は、ハスSEL上の信号によりまた制
御され、そしてコントローラ404(第4図)により選
択された値でもって、選択された基準入力信号を分周し
、既知の入力信号周波数を位相比較器101により予期
される基準信号の周波数に一致させる。5EL106へ
の入力基準周波数は、その周波数か或はその周波数の倍
数であることが必要である。
位相補償分周器100は、位相ビルドアウトと分周器回
路とを組合せて、位相ロックループを形成する。新しい
入力基準信号源が選択されたとき、コントローラ404
(第4図)からの入力PBO信号により、PBO分周器
100は、以後詳述される方法で可変出力信号の位相を
新しく選択された基準入力信号の位相に調整する。この
ように、PBOlooは、VCOl 03なしで新しい
基準位相を調整し、そうして出力システムクロックを調
整する。この回路を用いることにより、クロ。
り回路の内部制御信号は、基準信号それ自身の変化或は
出力クロツク信号の変化に対立するものとして入力基準
信号の変化の間、変更される。これにより、同じ周波数
の2つの入力基準信号間で切換が生じたとき、最小の位
相エラーを許容する位相組立て機能が効率的に行なわれ
る。
出力システムフレーム信号は、基準入力信号と比較する
ために、また実質的にスリップ検出器108へ供給され
る。スリップ、検出器108:よループタイミングの品
質を判定でき、そしてステータス(status)出力
信号を使用するコントローラ404(第4図)へその結
果を報告することができる。このモニタリング機能は、
フィルタ102の繰越し機能(holdover fu
nction)を保証するためのトリガ、或は1の同!
!J1基準入力信号から他の信号へ切換るためのトリガ
或いはD−カル発振器へ切換るためのトリガとして使用
できる。スリップ検出器108の動作は米国特許出願(
11m849.259.1986年4月7日出願)中に
示されている。
第2図は、PBO分周器100の一実施例を示す。カウ
ンタ200は標準的なロード可能なn分周(divid
e −by −n)、リップルキャリアウド(ripp
le−carry−out)カウンタであり、nの値は
所望の可変出力信号の周波数に関連するVCO103(
第1図)の出力の周波数により決定される。カウンタ2
00のロード入力はあるプリセント数に設定され、ロー
ド入力上の信号がローになった時にその数はカウンタに
ロードされる。設定される数はnに対応している。可変
出力信号を8KHzそして、■C○出力リード上の出力
信号を2、048−Hzと仮定すると、nは256にな
る。
1の基準入力信号から他の信号へ切換えることが必要な
ときは、PBO入カリカリードイになりそしてロード入
力はゲート201及び203を介した基準入力信号の制
御下でストローブ(strobe)される。これにより
、カウンタは有効にリセットされ、そして可変出力信号
の位相が新しく選択された同期基準入力信号の位相と一
敗される。このように、入力基準信号の変化が生じた時
、PBOloo内で信号の変化のみが生ずる。そして、
基準入力信号と可変出力信号とは同相になされるので、
位相比較器101 (第1図)はいかなる位相の相異も
検出せず、そしてVCO103の出力は同相に固定され
つづける。
第3図に示すように、信号SELは基準入力信号の中か
ら選択してその選択した基準信号を第1図の位相比較器
101へ供給する信号である。点aの前の時間において
、信号5ync Oが選択された基準入力信号である。
点aの後の時間において、信号5ync 1が選択され
た基準入力信号である。
点aの前のある不定の時、コントローラ404は、5y
ncoから5ync 1に切換えることを決定した。
5ync Oの立下り端(falling edge)
が検出されたとき(点c)、コントローラ404は5y
nc 1を選択するために選択信号SEL (点a)を
用い、そしてPBO分周器100をビルドアウトモード
にするためにPBO信号(点d)を用いる。このモード
において、PBo分周器100は、可変信号の位相を新
しく選択された基準入力信号5ync 1に一致させる
(点f)。これは、点りにおいてPBOlooのロード
リードをストローブすることにより達成される。ロード
リードをストローブすることの効果は、可変入力信号を
新しく選択された基準入力信号に位相整列させることで
ある。これにより、切換の間の位相エラージターを除去
する。
5ync 1の立下り端(点h)が検出されるとき、P
BOモードが終了する(点g)。上述した如く、可変入
力信号は位相が動かされ、基準入力信号に一致するよう
になるので、比較器101の出力は一定になる。これに
より、vCOの出力は一定に維持される。このように、
回路は入力位相の調整を行なわないことから、この回路
に位相の不連続性が生ずることがない。
第2図を参照すると、“ホントスペア”が用いられると
き、クロック回路間を切換える必要が生ずる。これは、
バックアップ線上の信号とセレクタ106へのSEL線
く第1図)上の信号とにより制御され、基準入力として
インプットシステムフレーム信号を選択する。バックア
ップ線上の信号は、クロック回路用にハイにとどまり、
このクロック回路は予備であり、そして以下で分かるよ
うに、カウンタ200がこれを通る信号の周波数或は位
相に影響を与えることを除去している。もちろん、これ
により可変出力信号は出力システムフレーム信号と同じ
位相を持つようになされ、そして、前の通りに基準入力
信号と同じ位相ではない。この時点において、回路はバ
ックアップモードになっているので、出力システムフレ
ーム信号が基準入力信号に一敗するように変化しつづけ
るという事実は、この信号が、活動中の回路とハックア
ップクロック回路との間を切換るためのコントローラ4
04により制御できる出カバソファ(図示せず)により
典型的にブロックされるので、問題とはならない。尚、
この基準入力信号は、いまは他の“活動中”のクロック
回路(図示せず)からの入力システムフレーム信号であ
る。
バックアップ信号がハイである時、出力システムフレー
ム信号は、可変出力信号が出力システムフレーム信号に
一敗するように効果的に生せしめるロード入力をゲート
202及び203を介してストローブする。この間、信
号発生分周器10・t(第1図)は、フィードバックル
ープの必要な分周を与える。そして、位相比較器101
は、出力システムフレーム信号の位相を可変出力信号に
、そして、位相ロンクループの理由で、また基準入力信
号にロックする。
痘−筑 本発明回路は、PBXとの関連で述べたが、もちろん開
示の概念が、従属タイミング或は同期が必要な状況にお
ける及びディジクル交換或は伝送システムにおける広い
分野で適応できるというのは当業者には自明である。
【図面の簡単な説明】
第1図は、クロック回路の一実施例を示すブロックダイ
ヤグラム;第2図は、第1図の位相組立て分周器の一実
施例を詳細を示す図、第3図は、クロック回路の位相組
立て機能のタイミングを示す一連の波形を示す図、第4
図は、クロック回路を用いる同期システムのブロックダ
イヤグラムである。 〔主要部分の符合の説明〕 PBO分周器・・・・・・・・・・・・100比較器・
・・・・・・・・・・・・・・・・・・・−1010−
パスフイルタ・・・・・・102 vCO・・・・・・・・・・・・・・・・・・・・・1
03信号発生分周器・・・・・・・・・104可変分周
器・・・・・・・・・・・・・・・105SEL・・・
・・・・・・・・・・・・・・・・・・106出 願 
人 : アメリカン テレフォン アンドテレグラフ 
カムパニー +7−− 井   上   義   雄;゛”□。 IX−二−

Claims (1)

  1. 【特許請求の範囲】 1、複数の入力基準信号の位相に調子を合わせた安定タ
    イミング制御信号を発生することが要求される状況で使
    用されるクロック制御回路において、該回路が、 前記複数の入力基準信号から選択し、受信する手段; 選択された入力信号の位相と内部的に発生された信号の
    位相とを比較するための手段; 前記位相比較間の不整合により制御され、不整合が消え
    るまで前記内部的に発生された信号を調整する手段; 前記最後に述べた手段を含み、前記選択された入力信号
    から前記タイミング制御信号を発生させる手段;及び 前記選択手段と選択された新しい入力信号により制御さ
    れ、前記内部で発生された信号の位相を、前記タイミン
    グ制御信号を変更することなく前記新しい入力信号の位
    相に等しくなるように変更する手段とを含むことを特徴
    とするクロック制御回路。 2、特許請求の範囲第1項に記載された回路において、
    前記調整回路がフィードバックループを有し、ここに前
    記変更手段が前記フィードバックループ上の信号の位相
    を変化させる手段を含むことを特徴とするクロック制御
    回路。 3、特許請求の範囲第2項に記載された回路において、
    前記調整手段は、前記フィードバック制御信号を受けい
    れる入力を有し、ここで前記カウンタの出力は前記内部
    的に発生された信号であり、前記カウンタは、前記選択
    手段及び前記新しく選択された入力信号に共同で応答し
    、直ちに前記カウンタのカウントをリセットする手段を
    有し、これにより前記内部的に発生された信号を前記新
    しく入力された信号と同相となるようにすることを特徴
    とするクロック制御回路。 4、特許請求の範囲第3項に記載された回路において、
    前記調整手段は、前記比較手段の出力に応答して前記フ
    ィードバック制御信号を前記カウンタへ供給する電圧制
    御発振器を有すことを特徴とするクロック制御回路。 5、特許請求の範囲第4項に記載の回路において、前記
    出力タイミング制御信号発生手段は、前記制御信号とフ
    レーミング制御信号とを発生する信号分周回路を含むこ
    とを特徴とするクロック制御回路。 6、特許請求の範囲第1項に記載の回路において、前記
    調整手段はフィードバック制御信号を受ける入力を有し
    、ここで前記カウンタの出力は前記内部で発生された信
    号であり、前記カウンタは、クロック変化手段及び前記
    タイミング制御信号に応答し前記タイマのカウントを直
    ちにリセットする手段を有すことを特徴とするクロック
    制御回路。 7、PBXシステム内で使用される回路であって、デー
    タバス上のデータのタイミングを制御してデータを他の
    PBXシステムから受けた基準信号に位相同期させる制
    御回路において、該回路が 前記基準信号から第1の信号を選択する手段;前記選択
    された第1の基準信号と同一位相のデータバスタイミン
    グ信号を発生する手段;前記発生されたデータバスタイ
    ミング信号の位相と関連する位相を有すフィードバック
    信号を含み、前記発生されたデータバスタイミング信号
    の位相を前記選択された第1の基準信号の位相へロック
    するための手段; 前記バスタイミング信号が前記第1の選択された基準信
    号にロックされている間に、前記基準信号から第2の信
    号を選択する手段;及び前記バスタイミング信号のロッ
    クキングを、前記第1の基準信号から前記選択された第
    2の信号へ切替えるための手段を有し、該切替手段は前
    記バスタイミング信号の位相が前記切替の瞬間に変化し
    ないように、しかも前記フィードバック信号の位相を前
    記選択された第2の信号の位相に同一になるように瞬間
    的に強制するための手段を有すことを特徴とするクロッ
    ク制御回路。 8、特許請求の範囲第7項に記載された回路において、
    前記フィードバック回路は、前記切替手段と前記選択さ
    れた第2の基準信号との共同の制御下で動作可能でリセ
    ット可能なカウンタを有すことを特徴とするクロック制
    御回路。 9、特許請求の範囲第8項の回路において、前記ロック
    手段は更に、前記選択された基準信号と前記フィードバ
    ック信号との間の位相が異っているときに出力制御信号
    を発生するための手段を有すことを特徴とするクロック
    制御回路。 10、特許請求の範囲第7項に記載の回路において、前
    記制御回路が更に、 前記選択された基準信号と前記タイミング制御信号との
    間の位相及び周波数の相異をモニタする手段;及び ある大きさの位相の変化或は周波数の変化の検出に応じ
    て新しい入力基準信号を選択する手段とを含むことを特
    徴とするクロック制御手段。 11、特許請求の範囲第9項に記載の回路において、前
    記PBXは第2の制御回路を有し、前記制御回路の1つ
    は主モードで動作し、他の制御回路はバックアップモー
    ドで動作し、ここで各回路は、 前記バックアップ回路として前記制御回路の内の1つを
    選択するための手段;及び 前記選択されたバックアップ回路の前記フィードバック
    信号の位相を、そのように選択されなかった制御回路の
    前記タイミング制御信号の位相に一致させるための手段
    とを含むことを特徴とするクロック制御回路。
JP62124066A 1986-05-23 1987-05-22 クロック制御回路 Pending JPS62286320A (ja)

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US06/866,374 US4672299A (en) 1986-05-23 1986-05-23 Clock control circuit for phase control

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