KR20040089624A - 심리스 클록 - Google Patents

심리스 클록 Download PDF

Info

Publication number
KR20040089624A
KR20040089624A KR10-2004-7012495A KR20047012495A KR20040089624A KR 20040089624 A KR20040089624 A KR 20040089624A KR 20047012495 A KR20047012495 A KR 20047012495A KR 20040089624 A KR20040089624 A KR 20040089624A
Authority
KR
South Korea
Prior art keywords
unit
clock
signal
iclk
units
Prior art date
Application number
KR10-2004-7012495A
Other languages
English (en)
Other versions
KR100882391B1 (ko
Inventor
스코그라르스
레그네달니클라스
Original Assignee
텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텔레폰악티에볼라겟엘엠에릭슨(펍) filed Critical 텔레폰악티에볼라겟엘엠에릭슨(펍)
Publication of KR20040089624A publication Critical patent/KR20040089624A/ko
Application granted granted Critical
Publication of KR100882391B1 publication Critical patent/KR100882391B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1604—Error detection or correction of the data by redundancy in hardware where the fault affects the clock signals of a processing unit and the redundancy is at or within the level of clock signal generation hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Electronic Switches (AREA)
  • Saccharide Compounds (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

클록 기능을 가진 두 개 이상의 유닛(1, 2)을 포함하는 시스템(10)이 제공된다. 상기 유닛은 공통 시스템 클록 선로(SCLK), 공통 내부 클록 선로(ICLK) 및 논리 버스(L-BUS)에 결합됨으로써, 단 하나의 유닛(1, 2)이 동시에 주 유닛으로 지정된다. 한 유닛의 하나의 소스 클록 신호(CLK10, CLK20)가 내부 클록 선호(ICLK)상에 출력되며, 모든 유닛의 모든 PLL 장치가 내부 클록 신호로부터 얻어진 신호를 출력하는데, PLL 장치의 출력(CLKP1, CLKP2)은 한 PLL 출력 신호로부터 다른 PLL 출력 신호로의 스위치오버가 심리스하게 이루어지도록 서로 동일한 위상에 있다.

Description

심리스 클록{SEAMLESS CLOCK}
대형 컴퓨터 및 제어 시스템은 종종 각자의 클록 소스를 각각 갖는 복수의 회로 보드에 분산된다. 보편적으로, 실시간 응용은, 클록 소스가 고잘날 경우 또는 상기 클록 소스를 포함하는 유닛이 고장날 경우 동작이 영향을 받지 않도록 정확하게 위상 정렬된 기준 클록 신호를 필요로 한다. 복수의 클록 소스 중 적어도 하나로부터 공통 시스템 클록을 발생시켜, 시스템 기준 클록 신호가 바람직하게는 대수롭지않은 위상 지연을 가지고 복수의 보드 각각에 제공되는 것이 공지되어 있다. 임의의 회로 보드 또는 임의의 클록 소스가 고장나면, 시스템 클록의 기능이 복구되거나 유지되어야 한다. 또한, 나머지 시스템의 동작을 심각하게 인터럽트하지 않고 단일 회로 보드를 교체하는 것, 즉 회로 보드를 동작중 교환하는 것(hot swapping)이 가능해야 한다.
종래 기술인 US6194969는 제1 클록 보드와 제2 클록 보드, 시스템 보드 및 시스템 제어기를 포함하는 중복(redundant) 클록 시스템을 제공한다. 각 클록 보드는 적어도 하나의 클록 소스를 포함한다. 동작시, 하나의 클록 보드가 주(master)클록 신호를 제공하는 반면, 나머지는 정렬된 종속(slave) 클록 신호를 제공하고 있다. 주 클록 신호가 한 클록 에지 만큼 약간 느슨해진 것으로 발견된다면, 입력 클록 장애가 시스템 보드에 의해 식별되고, 예컨대 3클록 사이클내에, 주 클록 신호와 위상 정렬하여 중복의 종속 클록 신호로 스위치오버(switchover)가 이루어진다. 제1 또는 제2 클록 보드 중 임의의 보드가 제3 클록 보드와 동작 중 교환될 수 있다.
종래 기술인 US6194969에는, 덧붙임(redundancy)을 위해 두 개의 위상-동기 신호가 제공된다. 이들 중복 클록 신호를 사용하기 위해, 모든 수신기는 중복된 클록 신호 사이를 스위칭하는데 두 개의 입력 및 선택 회로를 필요로 한다.
종래 기술인 US4282493은 인터럽트되지 않은 클록 신호를 제공하는 중복 클록 발생 회로를 제공한다. 각각 제1 PLL 발진기 및 상기 제1 PLL 발진기를 감시하는 제2 PLL 발진기를 포함하고, 그들 사이에 불일치(disparity)를 검출하면 아웃-오브-록(out-of-lock) 신호를 제공하는, 두 개의 클록 모듈이 제공된다. 한 클록은 주 클록이고, 다른 하나는 종속 클록이다. 주 클록을 한 클록 모듈에서 다른 모듈로 스위칭하면, 주 클록과 종속 클록이 스위칭 이전 및 이후에 서로에 대해 위상 동기화되어 있기 때문에 출력 클록 신호상에 어떠한 위상 불연속성 또는 순간적인 비트 전이가 야기되지 않게 된다. 한 클록에서 다른 클록으로의 스위칭은 아웃-오브-록 신호에 의해 표시되는 고장이 검출될 때 개시될 수도 있다.
US4282493의 주 클록 모듈에 장애가 있다면, 종속 유닛으로부터의 신호가 심리스하게(seamlessly) 대신하게 된다. 그러나, 종속 모듈이 주 모듈을 대신하면,상기 보드로부터의 신호는 이전의 주 모듈의 보드를 통해 물리적으로 구동된다. 이전의 주 보드가 제거될 경우, 시스템의 모든 보드가 그들의 클록 신호를 상실하게 되는데; 즉 클록 모듈의 동작중 교환이 불가능하게 된다.
또한, 두 개의 소스를 위상 동기화시키는데 사용되는 PLL 장치와 별도로, US4282493은 수신기에 PLL을 사용하며, US6194969에서와 동일한 방식으로 공통 클록을 공유하는 시스템의 모든 보드에 추가 논리를 필요로 한다.
본 발명은 복수의 클록 소스(clock source)에 의존하는 시스템에 관한 것이다.
도 1은 클록 버스 및 논리 버스를 이용하여 상호접속되는 두 개의 예시적인 유닛의 로컬 클록 회로에 대한 본 발명의 바람직한 실시예를 나타내는 도면.
도 2는 추가 기능을 가지지만 어떠한 클록 회로도 이용하지 않는 두 개의 보드와 세 개의 중복 클록 보드를 포함하는 예시적인 실시예를 나타내는 도면.
도 3은 처음에는 유닛(1)이 주 유닛이고 유닛(2)이 종속 유닛이며 그 후에는유닛(2)이 주 유닛이고 유닛(1)이 종속 유닛인, 도 1에 도시된 유닛의 동작에 관한 예시적인 타이밍 다이어그램.
도 4는 도 1에 도시된 제1 유닛내의 장애 감지 회로에 대한 바람직한 실시예를 나타내는 도면.
본 발명의 주 목적은, 로컬 클록 또는 클록 유닛이 고장날 경우 또는 클록 유닛이 동작중 교환될 경우 사실상 심리스한 클록 신호를 제공하며, 덧붙임을 보장하는데 상위 시스템 구성요소를 필요로하지 않는 시스템을 제공하는 것이다.
상기 목적은 청구범위 제1항에 정의된 주요 내용에 의해 달성되었다.
또한, 본 발명의 목적은 단일 모듈러 유닛을 기반으로하는 확장가능(extendable) 클록 시스템을 제공하는 것이다.
상기 목적은 청구범위 제2항에 의해 달성되었다.
또한, 본 발명의 목적은, 로컬 클록 또는 클록 유닛이 고장날 경우 또는 클록 유닛이 동작중 교환될 경우 사실상 심리스한 클록 신호를 제공하며, 덧붙임을 보장하는데 상위 시스템 구성요소를 필요로하지 않는 유닛을 제공하는 것이다.
상기 목적은 청구범위 제8항에 설명된 주요 내용에 의해 달성되었다.
본 발명의 바람직한 실시예에 대한 이하의 상세한 설명을 통해 더 많은 이점을 알 수 있을 것이다.
도 1에는, 두 개의 유닛(1 및 2)을 포함하는 장치(10)가 도시되어 있다. 각 유닛은 클록 기능과 추가 기능(도시되지 않음)을 포함한다. 두 유닛의 클록 기능은 동일하며, 시스템 클록 선로(SCLK)와 내부 클록 선로(ICLK)를 포함하는 클록 버스, 및 논리 버스(L-BUS)를 통해 서로 결합되어 있다. 추가 기능은 전기통신 무선 기지국 기능과 같이 실질적으로 클록 신호를 필요로하는 기능과 관련될 수 있다. 유닛의 추가 기능은 반드시 동일할 필요는 없다. 유리한 점은, 유닛이 공통 래크(rack)에 맞는 개별적인 회로 보드에 배열될 수 있다는 것이다. 또한, 세 개 이상의 유닛이 상기-언급된 버스에 결합될 수 있으며, 이로써 소정의 유닛이 주 유닛이 되고 나머지 유닛들이 종속 유닛이 된다. 시스템 클록(SCLK)은 소정의 지정된 주 유닛으로부터 모든 유닛으로 제공되는 클록 기준 신호이다.
제1 유닛은 논리부(MS1), 예컨대 수정 시계를 포함하는 클록 소스(CLK1), 위상 동기 루프(PLL) 장치(P1), 제1 양방향 포트(BD11) 및 제2 양방향 포트(BD12)를 포함한다.
클록 소스(CLK1)는 클록 소스 신호(CLK10)를 발생시키며, 이것은 비동기 명령 신호(ASCMD1) 수신시 정지할 수 있다. 클록 소스 신호(CLK10)는 제1 양방향 포트(BD11)로 전달된다. 인에이블 신호(BD11E)의 상태에 따라, BD11은 다음과 같은 기능을 갖는다: 즉, 인에이블될 경우, BD11은 선로(B11)를 통해 내부 클록(ICLK)으로 소스 클록 신호(CLK10)를 출력함과 동시에, 상기와 동일한 클록 신호를 받아들인다. 디세이블(disable)될 경우, BD11은 선로(B11)를 통해 내부 클록(ICLK)으로부터 클록 신호를 받아들인다.
제1 양방향 포트(BD11)는 선로(B11)상에 발생하는 소스 신호를 위상 동기 루프(PLL) 장치(P1)로의 선로(CLKB1)로 전달한다. 통상적으로 공지되어 있는 바와 같이, PLL 장치는, 주기적인 입력 신호에 노출될 경우 그 출력에 동일한 신호를 제공하게 된다. 그러나, 단일 펄스가 입력 신호에서 변경되거나 또는 입력 신호의 주파수가 단계적으로 변한다면, PLL은 자이로 시스템(gyro system)과 유사하게, 출력이 입중계 신호의 주파수와 위상에 점차 부합하도록 그 출력을 서서히 변경시키게 된다. PLL 장치는 선로(P1L)로 표시된 내부 피드백 루프를 포함한다.
PLL 장치(P1)는 제2 양방향 포트(BD12)에 입력되는 유도된 클록 신호(CLKP1)를 발생시킨다. 인에이블 신호(BD12E)의 상태에 따라, BD12는 다음과 같은 기능을갖는다: 즉, 인에이블될 경우, BD12는 선로(B12)를 통해 시스템 클록(SCLK)으로 소스 클록 신호(CLKP1)를 출력함과 동시에, 동일한 클록 신호를 받아들인다. 디세이블될 경우, BD12는 선로(B12)를 통해 시스템 클록(SCLK)으로부터 클록 신호를 받아들여, 이것을 신호(CLK1)로서 전달한다.
시스템 클록(SCLK)에 나타나는 유도된 클록 신호는 논리부(MS1)에 이르게 된다.
두 개의 인에이블 신호(BD11E 및 BD12E) 모두 논리 신호(MS1)로부터 출력된다.
유닛(2)의 도면 부호가 유닛(1)에서 발견되는 동일한 유형의 요소와 상이하다 하더라도, 제2 유닛(2)은 유닛(1)과 동일하다.
상기 언급된 바와 같이, 하나의 유닛이 주 유닛인 반면 나머지 유닛이 종속 유닛이 되도록 동작이 이루어진다. 바람직한 실시예에 있어서, 주 유닛은 시스템 클록(SCLK)과 내부 클록(ICLK)을 제어하는 한편, 종속 유닛은 상기 두 개의 클록 신호를 감지한다. 한 유닛에서 다른 유닛으로 주 유닛을 변경하는 것은 논리부(MS1 및 MS2)의 동작에 따라 이루어진다. 이러한 동작은 감지된 오류 상태(error state)에 따른 스위칭을 가능하게 하지만, 또한 예정된 주 유닛 전환(changeover)을 가능하게 하는데, 이들은 장애에 의해 야기되지 않는다. 주 유닛의 지정은 L-버스에 제공된 신호에 의존하여 소정의 유닛이 주 유닛으로 선택되지 않도록 이루어지며, 상기 L-버스상의 신호가 제공될 때 소정의 유닛이 주 유닛으로 지정된다면, 시스템은 선택되지 않은 다른 유닛을 주 유닛으로 지정되도록 하는 스위치오버를 수행한다.
전환은, 운용자가 동작중 전환을 준비할 때 및 예컨대 명령 신호(ASCMP1)를 제공할 때 주어지는 것과 같은 외부 비동기 신호에 의해 이루어질 수 있다.
소정의 유닛의 논리부는 신호 선로(CLKL1, CLKL2)를 통해 시스템 클록(SCLK)과 동기화된다.
도 2에는, 개별적인 보드상의 세 개의 중복 클록 유닛(1, 2 및 3)과, 추가 기능을 갖지만 어떠한 클록 발생 또는 클록 평가 기능은 가지지 않은 두 개의 보드(6, 7)를 포함하는, 본 발명에 따른 또 다른 예시적인 결합 방식이 도시되어 있다. 모든 보드는 시스템 클록 선로(SCLK)를 통해 접속된다. 클록 유닛(3)과 추가 기능(5)은 동일한 보드에 존재한다. 또한 클록 유닛은 L-BUS 및 내부 클록 선로(ICLK)에 의해 상호접속되어 있다.
이제, 외부 비동기 입력이 스위치오버를 초래하는, 도 3에 도시된 이하의 예시적인 타이밍 다이어그램과 관련하여 동작을 설명할 것이다.
소정의 시점(T1)에, 두 개의 클록 소스(CLK1 및 CLK2)는, 실질적으로 동일한 주파수이지만 +/- 180도에 달하는 임의의 위상차를 가지고 서로에 대해 위상이 연기되어 있는(lag) 두 개의 신호(CLK10 및 CLK20)를 발생시킨다.
도 3에 명백히 나타나있는 바와 같이, 시간(T1)에 내부 클록(ICLK)은 시스템 클록(SCLK)과 위상이 같다.
시간(T2)에서, 유닛(1)에서 유닛(2)으로의 예정된 주 유닛의 변경을 나타내는 신호가 L-BUS상에 시그널링(signal)된다. 시스템 클록(SCLK)의 그 다음 포지티브 플랭크(positive flank)(T3) 이후에, 모든 인에이블 신호(BD11E, BD12E, BD21E및 BD22E)가 시간(T4)에서 상태를 변경한다. 이것은 유닛(1)에서 유닛(2)으로 주 유닛을 변경한다.
내부 클록 신호(ICLK)는 선택된 주 유닛에 상응하여 선택된 소스 클록에 의해 제공된다. T5이전에, 내부 클록은 CLK10을 따르며, T5이후에는, BD11E 및 BD21E를 통해 시그널링되는 바와 같이 내부 클록은 CLK20을 따른다.
도 3에 나타나있는 바와 같이, ICLK에서의 위상 천이는 CLK10과 CLK20 사이에 스위치오버가 이루어지게 되는 T5에서 발생한다.
논리부(MS1 및 MS2)로부터의 시그널링은 신호(CLKB1, CLKB2)가 항상 동일한 클록 소스로부터 인출되도록 한다. 그러므로, 내부 클록(ICLK)은 항상 하나의 선택된 내부 클록에 의존한다. 따라서, 다양한 PLL로의 입력은 동일하다. 모든 PLL은 동일한 규정된 특성을 가지며, PLL 유닛에 이용될 수 있는 허용오차 레벨(tolerance level)은 적절히 작게 선택된다. 따라서, PLL's-CLKP1 및 CLKP2의 다양한 출력은 항상 실질적으로 위상이 같으며, 우세한 지정된 내부 클록 신호(ICLK)에 의존하게 된다. 따라서, 시스템 클록(SCLK)은 논리 신호(BD12E 및 BD22E)에 의해 제어되는 바와 같이 실질적으로 심리스하게 CLKP1에서 CLKP2로 및 그 반대로 스위치오버될 수 있다. 내부 클록(ICLK) 신호가 존재하지 않는 경우라 하더라도, PLL(P1 및 P2)은 다수의 클록 사이클 동안 위상 정렬된 클록 신호(CLKP1 및 CLKP2)를 계속해서 발생시키게 된다.
T5에 나타나있는 바와 같이 ICLK 신호가 갑작스럽게 제1 위상값에서 제2 위상값으로 변경되면, PLL은 그들의 출력의 위상을 점차 변경하여, 소정의 주기 이후, 즉 T6에서 PLL가 ICLK 신호의 제2 위상값과 동일한 위상이 되게 된다. PLL 및 상응하는 주기의 "램프 정렬(ramp alignment)"의 관성(inertia)은 상기 언급된 추가 기능의 시스템 클록 조건에 부합하도록 선택된다. 위상 변경은 당연히 클록 사이클 주파수의 변경과 관련된다. 도 3에 있어서, 시스템 클록 신호(SCLK)의 주파수(FSC)는 시간(T1)에서의 제1 주파수(F1)에서 T5 직후 제2 주파수(F2)로 변경하는 것으로 도시되었다. 그 후, 주파수(FSC)는 점차적으로 제1 주파수(F1)에 접근한다. 유리하게도, 정렬 주기(T5-T6)가 여러 클록 사이클로 선택되어, 추가 기능이 위상 변경을 "통지하지 않는다(won't notice)". 시간(T6)에서, 위상 차이는 무시될 수 있는 것으로 나타나있다.
상기 설명된 바와 같이, 인에이블 신호(BD11E, BD12E, BD21E 및 BD22E)는 L-번스 신호에 의해 중첩되는 SCLK의 제1 포지티브 에지와 관련된다. 따라서, 인에이블 신호의 상태 변경은 SCLK의 포지티브 에지 다음에 발생한다. T3에서 하이(high)로 진행하고 있는 SCLK로부터 인에이블 신호로의 짧은 지연이 T4에서 상태를 변경하는 것은 회로내의 전파 지연으로 인한 것이다.
따라서, 출력 인에이블 신호를 스위칭하는 것은 먼저, SCLK가 상태 변경으로부터 소정의 규정된 보호 시간 간격을 가진 시간에, 즉 플랭크까지 소정의 간격으로 논리적인 하이 상태에 있는 것으로 알려질 때 이루어진다. SCLK의 전이가 존재할 때 스위칭이 발생하지 않는 것이 중요한데, 왜냐하면 상기와 같이 이루어질 경우 수신단에 장애를 야기시킬 수 있기 때문이다.
유닛이 SCLK 선로를 구동하지 않을 경우, 외부 회로가 SCLK 선로를 논리적인하이 상태로 바이어스하는데 사용된다. 스위칭은 SCLK가 하이일 때만 발생할 수 있으므로, 한 유닛이 턴 오프(turn off)되고 다른 유닛이 턴 온(turn on)되는 짧은 순간 동안 SCLK 선로를 구동하는 유닛이 전혀 없을 가능성이 없다. 유리한 점은, 외부 회로가 시스템 하이 전압(VCC)과 시스템 SCLK 사이에 배열되는 풀-업 저항(R1)을 포함한다는 것이다.
오류 검출을 제공하는 수단 및 적절한 장애 관리 루틴을 얻는 방법은 다양한 방법으로 구현될 수 있다.
각 유닛의 논리부(MS)는, 소정의 유닛이 I-CLK 및 S-CLK에 접속되는지(또는 장애 상태를 감당할 수 있는지) 여부에 대해 다른 유닛에 통지하는 기능을 포함한다. 각 논리 유닛은 또한 다른 유닛이 접속되어 있는지에 알 수 있는 기능을 포함한다. 유리한 점은, 접속되어 있는 유닛에 있어서 변경이 이루어질 때마다 우선순위 방식이 협의되어, 유닛을 지정하는 규정된 순서를 결정하는 우선 순위 방식을 수반한다는 점이다. 따라서, 다른 주 유닛이 장애 상태를 감당할 경우, 후속 주 유닛에 대한 모든 유닛의 동의가 지정된다. 우선순위 방식은 예컨대 모듈이 접속되는 순서에 따라 배열될 수 있다. 또한, 임의 순서가 제공될 수 있다. 논리부는 존재하는 실제 클록 유닛의 수에 관계없이 클록 시스템의 자동 제어를 형성한다. 상위 또는 추가 클록 회로가 전혀 필요하지 않다.
도 4는 도 1에 도시된 제1 유닛의 장애 감지 회로의 바람직한 실시예를 도시하는 것이다. 명료히 나타내기 위해, 도 1에 도시된 일부 선로 및 신호는, 본 실시예에 존재한다 하더라도 도 4에 표현되지 않고 생략되었다. 클록 소스(CLK1)의 동작에는, SCLK1의 상태를 판독하여 논리부(MS1)에 의해 검사될 수 있는 오류 상태 선로(SCLK1)가 제공된다. 마찬가지로, 양방향 포트(BD11)의 오류 상태는 SBD11을 통해 판독되고, 양방향 포트(BD12)의 오류 상태는 SBD12를 통해 판독되며, PLL 장치(P1)의 오류 상태는 SP1을 통해 판독된다.
이들 입력 중 하나에 전이가 존재하면, 이것은 비동기 스위치 명령으로 해석되어, 운용자가 명령한 스위칭과 동일한 방식으로 처리되게 된다. 또 다른 가능성은, 보드의 추가 기능과 관련된 CPU(도시되지 않음)가 감시계기(watchdog) 회로를 갖는다는 것이다. 감시계기 타이머가 완료될 경우, 스위치오버 명령이 발생된다.
CLK1 또는 BD11이 실패할 경우, 유닛(1)이 주 유닛인지 또는 종속 유닛인지에 관계없이 스위치오버가 시스템 클록에 전혀 영향을 미치지 않게 된다고 여겨진다.
유닛(1)이 주 유닛일 때 PLL 장치(P1)가 실패하거나 또는 양방향 포트(BD12)가 실패한다면, SCLK 신호에 글리치(glitch)가 나타나게 된다. 따라서, 본 발명의 바람직한 실시예에 있어서, PLL 장치 및 PLL 장치의 출력에 결합된 양방향 유닛의 신뢰성이 높은 기준을 갖는다.
상기 언급된 유형의 장애는 통상적으로, 클록 유닛을 사용하는 시스템에서 보편적으로 발생하는 다른 장애에 비해 드물게 발생한다는 것을 알아야 한다. 보편적인 응용에 있어서, 추가 기능은 매우 많은 수의 구성요소를 기반으로 할 수 있다. 따라서, 이러한 경우 평균적으로, 오류는 PLL 장치 또는 상기 PLL 장치에 결합된 양방향 포트에서 발생하지 않고, 다른 어떤 구성요소에서 발생하는 경향이 있다. 이러한 유형의 장애는 장애가발생한 구성요소를 가진 모듈을 동작중 교환함으로써 제거되게 된다. 본 발명은 상기와 같은 경우에 유닛의 심리스 스위칭을 제공한다.
또한, 주 유닛이 반드시 내부 클록 선로상에 클록 소스를 출력하는 한편 상기와 동시에 시스템 클록 선로를 제어할 필요가 없는 선택적인 실시예가 제공될 수 있다는 것을 알아야 한다. 본래, 소정의 유닛은 시스템 클록에 대해 주 유닛인 반면, 다른 유닛이 내부 클록 선로에 대해 주 유닛일 수 있다. 논리 회로는, 세 개 이상의 유닛이 관련될 경우, 시스템 클록 선로에 대한 통제(mastership)는 제1 유닛에 지정되는 한편, 내부 클록 선로에 대한 통제는 다른 유닛에 지정되도록 할 수 있다.

Claims (10)

  1. 클록 기능을 갖는 두 개 이상의 유닛(1, 2)을 포함하는 시스템(10)으로서, 상기 유닛은 공통 시스템 클록 선로(SCLK), 공통 내부 클록 선로(ICLK) 및 논리 버스(L-BUS)에 결합됨으로써, 단 하나의 유닛(1, 2)이 동시에 주 유닛으로 지정되고,
    주 유닛(1, 2)의 지정은 적어도 소정의 유닛(1, 2)이 주 유닛으로 선택되지 않도록 제공되는 신호에 의존하며, 상기 신호가 제공될 때 소정의 유닛(1, 2)이 주 유닛으로 지정된다면, 시스템은 선택되지 않은 다른 유닛을 주 유닛으로 선택되도록 하는 스위치오버를 수행하며,
    상기 각 유닛(1, 2)은,
    내부 클록 선로(ICLK)에 출력되도록 적응되는(adapt) 클록 소스 신호(CLK10, CLK20)를 발생시키는 클록 소스(CLK1, CLK2), 및
    내부 클록 선로(ICLK)상의 신호로부터 얻어지며, 유닛이 주 유닛으로 지정될 경우 시스템 클록 선로(S-CLK)상에 출력되는, 신호를 발생시키는 위상 동기 루프 장치(P1, P2)를 포함함으로써,
    유닛의 하나의 소스 클록 신호(CLK10, CLK20)가 내부 클록 선로(ICLK)상에 출력되고, 모든 유닛의 모든 위상 동기 루프 장치가 내부 클록 신호로부터 얻어진 위상 동기 루프 출력 신호를 발생시키며, 상기 위상 동기 루프 장치의 출력(CLKP1, CLKP2)은, 한 위상 동기 루프 출력 신호로부터 다른 위상 동기 루프 출력 신호로의 스위치오버가 심리스하게 이루어지도록 서로 동일한 위상인 것을 특징으로 하는,클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
  2. 제 1 항에 있어서,
    상기 주 유닛으로 지정된 유닛은 내부 클록 선로(ICLK)상에 클록 소스 신호를 발생시키는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    각 유닛은,
    논리 버스(L-BUS)와 연결되는 논리부(MS),
    내부 클록 선로(ICLK)와 연결되는 제1 양방향 포트(BD11; BD21), 및
    시스템 클록 선로(SCLK)와 연결되는 제2 양방향 포트(BD12; BD22)를 더 포함하고,
    상기 유닛의 논리부(MS)는 제1 및 제2 양방향 포트(BD11, BD12, BD21, BD22)를 제어하여, 인에이블 신호(BD11E, BD12E, BD21E, BD22E)를 통해 각각의 시스템 클록 신호(SCLK) 및 각각의 내부 클록 신호(ICLK)를 입력하거나 출력하는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
  4. 제 3 항에 있어서,
    상기 인에이블 신호는 먼저, 시스템 클록(SCLK)이 시스템 클록의 상태 변경으로부터 소정의 규정된 보호 시간 간격을 가진 논리 상태에 있을 때 상태를 변경하는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 논리부(MS)는 다른 유닛의 다른 논리부와 협력하여 우선순위 방식을 협의하며, 상기 우선순위 방식에 따라 유닛을 지정하는 규정된 순서가 결정되는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
  6. 상기 항 중 어느 한 항에 있어서,
    임의의 유닛의 논리부는 장애 감지 회로를 포함함으로써, 임의의 장치에 장애가 검출될 경우, 상기 시스템은 지정된 유닛으로부터 후속 지정 유닛으로의 스위치오버를 개시하는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
  7. 상기 항 중 어느 한 항에 있어서,
    임의의 클록 생성 또는 클록 평가 기능을 포함하지 않는 추가 보드(6, 7)를 포함하며, 상기 추가 보드는 시스템 클록 선로(SCLK)에 결합되지만 내부 클록 선로(ICLK) 또는 논리 버스(L-BUS)에는 결합되지 않는 것을 특징으로 하는 클록 기능을 가진 두 개 이상의 유닛을 포함하는 시스템.
  8. 유닛(1, 2)으로서,
    논리 버스(L-BUS)와 연결되는 논리부(MS),
    내부 클록 선로(ICLK)상에 출력되도록 적응되는 클록 소스 신호(CLK10, CLK20)를 발생시키는 클록 소스(CLK1, CLK2),
    내부 클록 선로(ICLK)상의 신호로부터 얻어지는 신호(CLKP1)를 발생시키며 규정된 특성을 가진 위상 동기 루프 장치(P1, P2),
    내부 클록 선로(ICLK)로 클록 소스 신호를 출력하거나 또는 내부 클록 선로로부터 내부 클록 신호를 입력하는 제1 수단(BD11; BD21), 및
    위상 동기 루프 장치로부터 시스템 클록 선로(SCLK)로 신호를 출력하거나 또는 시스템 클록 신호를 입력하는 제2 수단(BD12; BD22)을 포함하고,
    상기 유닛의 논리부(MS)는 제1 및 제2 수단(BD11, BD12, BD21, BD22)을, 각각의 시스템 클록 신호(SCLK) 및 각각의 내부 클록 신호(ICLK)를 입력하거나 출력하도록 제어하며,
    유닛이 주 유닛으로 지정될 경우, 논리부(MS)는 내부 클록 신호로부터 얻어진 위상 동기 루프 발생 신호가 시스템 클록 선로상에 출력되도록 제어하는 것을 특징으로 하는 유닛.
  9. 제 8 항에 있어서,
    상기 유닛이 주 유닛으로 지정될 경우, 논리부(MS)는 소스 클록 신호(CLK10, CLK20)가 내부 클록 선로(ICLK)상에 출력되도록 제어하는 것을 특징으로 하는 유닛.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 유닛이 주 유닛으로 지정되지 않을 경우, 논리부(MS)는 시스템 클록 신호를 시스템 클록 선로(SCLK)로부터 입력하도록 제2 수단을 제어하는 것을 특징으로 하는 유닛.
KR1020047012495A 2002-02-14 2002-02-14 심리스 클록 KR100882391B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/SE2002/000252 WO2003069451A1 (en) 2002-02-14 2002-02-14 Seamless clock

Publications (2)

Publication Number Publication Date
KR20040089624A true KR20040089624A (ko) 2004-10-21
KR100882391B1 KR100882391B1 (ko) 2009-02-05

Family

ID=27731061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047012495A KR100882391B1 (ko) 2002-02-14 2002-02-14 심리스 클록

Country Status (9)

Country Link
US (1) US7386079B2 (ko)
EP (1) EP1476800B1 (ko)
JP (1) JP4061273B2 (ko)
KR (1) KR100882391B1 (ko)
AT (1) ATE488796T1 (ko)
AU (1) AU2002230357A1 (ko)
DE (1) DE60238353D1 (ko)
ES (1) ES2354195T3 (ko)
WO (1) WO2003069451A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7117086B2 (en) * 2003-09-08 2006-10-03 Honeywell International Inc. GPS/IMU clock synchronization particularly for deep integration vector tracking loop
CN1305326C (zh) * 2003-11-04 2007-03-14 上海贝尔阿尔卡特股份有限公司 为无线网络控制器产生和分配内部时钟的方法及装置
TWI277302B (en) * 2004-12-28 2007-03-21 Ind Tech Res Inst Clock and data recovery circuit
US7555670B2 (en) * 2005-10-26 2009-06-30 Intel Corporation Clocking architecture using a bidirectional clock port
US8121209B2 (en) 2006-07-25 2012-02-21 Marvell World Trade Ltd. Concatenation-assisted symbol-level combining for MIMO systems with HARQ and/or repetition coding
US8929472B1 (en) 2006-07-26 2015-01-06 Marvell International Ltd. Bit-level combining for MIMO systems with HARQ and/or repetition coding
US8699601B1 (en) 2006-08-08 2014-04-15 Marvell World Trade Ltd. Distance-level combining for MIMO systems with HARQ and/or repetition coding
US8718166B2 (en) 2006-08-08 2014-05-06 Marvell World Trade Ltd. Maximal ratio combining of equalized symbols for MIMO systems with HARQ and/or repetition coding
US8411778B1 (en) 2006-08-08 2013-04-02 Marvell World Trade Ltd. Optimal linear equalizer for MIMO systems with HARQ and/or repetition coding
US7809025B2 (en) * 2006-09-29 2010-10-05 Hewlett-Packard Development Company, L.P. System and method for distributing clock signals
US8619910B1 (en) * 2007-04-11 2013-12-31 Marvell International Ltd. Decision feedback equalization for MIMO systems with hybrid ARQ
US7840190B2 (en) * 2007-07-26 2010-11-23 Mobile Access Networks Ltd. Frequency source synchronization and redundancy
GB2497314A (en) * 2011-12-06 2013-06-12 St Microelectronics Grenoble 2 Independent blocks to control independent busses or a single combined bus
US20150033050A1 (en) * 2013-07-25 2015-01-29 Samsung Electronics Co., Ltd Semiconductor integrated circuit and computing device including the same
WO2015063758A1 (en) 2013-10-28 2015-05-07 Corning Optical Communications Wireless Ltd. Unified optical fiber-based distributed antenna systems (dass) for supporting small cell communications deployment from multiple small cell service providers, and related devices and methods

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4282493A (en) * 1979-07-02 1981-08-04 Motorola, Inc. Redundant clock signal generating circuitry
US5133064A (en) 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
JPH0779336B2 (ja) * 1989-05-22 1995-08-23 パイオニア株式会社 双方向通信ラインのバッファ装置
US5124569A (en) * 1990-10-18 1992-06-23 Star Technologies, Inc. Digital phase-lock loop system with analog voltage controlled oscillator
US5577075A (en) * 1991-09-26 1996-11-19 Ipc Information Systems, Inc. Distributed clocking system
US5826093A (en) * 1994-12-22 1998-10-20 Adaptec, Inc. Dual function disk drive integrated circuit for master mode and slave mode operations
US5852728A (en) 1995-01-12 1998-12-22 Hitachi, Ltd. Uninterruptible clock supply apparatus for fault tolerant computer system
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US5889435A (en) * 1997-06-30 1999-03-30 Sun Microsystems, Inc. On-chip PLL phase and jitter self-test circuit
US6078192A (en) * 1997-09-18 2000-06-20 Ericsson, Inc. Circuit and method for using the I2 C serial protocol with multiple voltages
US6359945B1 (en) * 1999-01-25 2002-03-19 Sun Microsystems, Inc. Phase locked loop and method that provide fail-over redundant clocking
US6194969B1 (en) 1999-05-19 2001-02-27 Sun Microsystems, Inc. System and method for providing master and slave phase-aligned clocks
JP2001021624A (ja) * 1999-07-07 2001-01-26 Fujitsu Ltd テストデータ生成システム及び方法並びにテストデータ生成プログラムを記録した記録媒体
US6754745B1 (en) * 1999-08-06 2004-06-22 Accelerated Networks Method and apparatus for distributing a clock in a network
SE517967C2 (sv) * 2000-03-23 2002-08-06 Ericsson Telefon Ab L M System och förfarande för klocksignalgenerering
EP1139611A2 (en) * 2000-03-31 2001-10-04 Alcatel USA Sourcing, L.P. Bus control module
US7180821B2 (en) * 2004-09-30 2007-02-20 Infineon Technologies Ag Memory device, memory controller and memory system having bidirectional clock lines

Also Published As

Publication number Publication date
AU2002230357A1 (en) 2003-09-04
ATE488796T1 (de) 2010-12-15
ES2354195T8 (es) 2011-05-03
WO2003069451A1 (en) 2003-08-21
EP1476800A1 (en) 2004-11-17
EP1476800B1 (en) 2010-11-17
ES2354195T3 (es) 2011-03-10
JP2005518012A (ja) 2005-06-16
US7386079B2 (en) 2008-06-10
KR100882391B1 (ko) 2009-02-05
JP4061273B2 (ja) 2008-03-12
DE60238353D1 (de) 2010-12-30
US20050123085A1 (en) 2005-06-09

Similar Documents

Publication Publication Date Title
US6516422B1 (en) Computer system including multiple clock sources and failover switching
KR100882391B1 (ko) 심리스 클록
US6239626B1 (en) Glitch-free clock selector
US7308592B2 (en) Redundant oscillator distribution in a multi-processor server system
US8111796B2 (en) Method and system for switching between two (or more) reference signals for clock synchronization
US4979191A (en) Autonomous N-modular redundant fault tolerant clock system
US6675307B1 (en) Clock controller for controlling the switching to redundant clock signal without producing glitches by delaying the redundant clock signal to match a phase of primary clock signal
US5886557A (en) Redundant clock signal generating circuitry
CN105990898A (zh) 一种并联不间断电源系统、锁相方法及装置
JP2602421B2 (ja) クロック受信分配システム
JP2543138B2 (ja) 網同期装置および網同期方法
US5859996A (en) Clock signal supply for fault tolerant data processing
KR100328761B1 (ko) 광통신 시스템의 시스템 클럭 유니트 스위칭 장치
KR950011622B1 (ko) 전송클럭 수신절체회로
JP3327018B2 (ja) クロック供給装置
JPH10290158A (ja) 二重化位相同期装置
KR100343929B1 (ko) 기준 클럭 감시 장치
JPH11298460A (ja) クロック切替回路
US20040184485A1 (en) Methods and devices for synchronizing the timing of logic cards in a packet switching system without data loss
KR100317932B1 (ko) 위상동기루프장치의 클럭 선택회로
JPH04267652A (ja) クロック位相同期システム
JPS61267493A (ja) クロツク供給装置
JPH06177754A (ja) 位相同期発振回路
JP2004186904A (ja) クロック切替装置
KR20040006344A (ko) 시스템 클럭 이중화 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130110

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140109

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150109

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160113

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170123

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180111

Year of fee payment: 10