ES2354195T3 - Reloj sin interruptores. - Google Patents
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Abstract
La unidad (1, 2, 3) que comprende: una fuente de reloj (CLK1, CLK2) para generar una señal de fuente de reloj (CLK10, CLK20), un primer puerto (BD11, BD21) para comunicarse con una línea de reloj interno (ICLK) y un segundo puerto (BD12, BD22) para comunicarse con una línea de reloj del sistema (SCLK), un dispositivo de bucle de bloqueo de fase (P1, P2) que tiene una característica predeterminada y que sirve para generar una señal de reloj (CLKP1), una sección lógica (MS) para la comunicación con un bus de lógica (L-BUS), la sección lógica determina si la unidad está dedicada como maestra o esclava, caracterizada porque el dispositivo de bucle de bloqueo de fase (P1, P2) genera una señal de reloj (CLKP1, CLKP2), que es derivada desde una señal de reloj sobre la línea de reloj interno (ICLK) o desde la fuente de reloj en la unidad, el primer puerto (BD11; BD21) es bidireccional a fin de llevar la señal de la fuente de reloj a la línea del reloj interno (ICLK) o traer una señal desde la línea del reloj interno al dispositivo de bucle de bloqueo de fase (P1, P2), el segundo puerto (BD12; BD22) es bidireccional a fin de llevar la señal de reloj del dispositivo de bucle de bloqueo de fase (P1, P2) a la línea del reloj del sistema (SCLK) o traer la señal de reloj desde la línea de reloj del sistema a la sección lógica (MS1, MS2), la sección lógica (MS) controla el primer y segundo puertos bidireccionales (BD11; BD12, BD21; BD22) por medio de señales capacitadoras (BD11E; BD12E, BD21E; BD22E) por medio de las cuales la sección lógica (MS) cuando determina que la unidad está dedicada como una unidad maestra, controla la señal de la fuente de reloj (CLK10, CLK20) que se va a exportar a la línea de reloj interno (ICLK) y/o controla la señal generada por el dispositivo de bucle de bloqueo de fase derivada de la señal de reloj de la línea de reloj interno que se va a exportar a la línea del reloj del sistema (SCLK).
Description
Reloj sin interruptores.
La presente invención se refiere a sistemas que
dependen de un conjunto de fuentes de reloj.
Los ordenadores más grandes y sistemas de
control están a menudo distribuidos en un conjunto de placas de
circuitos, cada uno con su propia fuente de reloj. Normalmente, las
aplicaciones a tiempo real requieren señales de reloj de referencia
de fase precisa alineadas a fin de garantizar que la operación no se
vea afectada en caso de un fallo de una fuente de reloj o del
fracaso de una unidad que incorpore dicha fuente de reloj. Se sabe
como generar un reloj de sistema común a partir de al menos una de
un conjunto de fuentes de reloj, de manera que se proporcione una
señal de reloj de referencia del sistema, preferiblemente con
retrasos de fase insignificantes, a cada una del conjunto de las
placas. Si cualquier placa de circuito o cualquier fuente de reloj
no funcionaran bien, la función de reloj del sistema debería ser
restaurada o retenida. También debería ser posible reemplazar una
sola placa de circuito sin seriamente interrumpir la operación del
sistema restante, o sea ser posible el intercambio caliente de
placas de circuitos. El documento de patente de Estados Unidos
US6194969 del estado anterior de la técnica muestra un sistema de
reloj redundante que comprende una primera placa de reloj y una
segunda placa de reloj, una placa de sistema y un controlador del
sistema. Cada placa de reloj comprende al menos una fuente de
reloj. En operación, una placa de reloj está proporcionando una
señal de reloj maestro mientras que la otra está proporcionando una
señal de reloj alineado esclavo. Si se encuentra que la señal de
reloj maestro pierde tan poco como un borde de reloj, un error de
entrada del reloj es identificado por la placa del sistema y se
realiza un cambio en, por ejemplo dentro de tres ciclos de reloj, a
la señal de reloj esclavo redundante en alineación de fase con la
señal de reloj maestro. Cualquiera de la primera o segunda placa de
reloj puede ser intercambiada en caliente con una tercera placa de
reloj. Este documento constituye el preámbulo de la reivindicación
independiente 1.
En el documento patente de Estados Unidos
US6194969 del estado anterior de la técnica se proporcionan dos
señales en fase fija para la redundancia. Para hacer uso de estas
señales de reloj redundantes, cada receptor necesita dos entradas y
un circuito de selección para cambiar entre las señales de reloj
redundantes.
El documento de patente de Estados Unidos
US4282493 del estado anterior de la técnica muestra un reloj
redundante que genera circuitos para proporcionar una señal de
reloj ininterrumpida. Se proporcionan dos módulos de reloj cada uno
comprende un primer oscilador PLL y un segundo oscilador PLL que
monitoriza al primer oscilador PLL y proporciona una señal de fuera
de bloqueo tras la detección de cualquier disparidad entre ellos. Un
reloj es maestro y el otro es esclavo. El cambio del estado de
maestro del reloj de un módulo al otro no causará ninguna
discontinuidad de fase o transiciones de bits momentáneas en señales
de salida de los relojes debido a que el reloj maestro y el esclavo
están en fase fija con respecto el uno al otro antes y después del
cambio. El cambio de un reloj a otro puede ser iniciado si se
detecta un fallo, como se indica por una señal de salida de fuera
de bloqueo.
Si hay un fallo en el módulo de reloj maestro en
el documento de patente de Estados Unidos US4282493, la señal de la
unidad esclava asumirá el mando perfectamente. Sin embargo, cuando
el módulo de esclavo asume el mando como maestro, la señal de esta
placa físicamente es impulsada a través de la placa del maestro
anterior. Si se quita la placa maestra anterior, todas las placas
del sistema perderán su señal de reloj; o sea, el intercambio en
caliente de los módulos de reloj no es posible.
Además, aparte de los dispositivos PLL
utilizados para el bloqueo de fase de las dos fuentes, el documento
de patente de Estados Unidos US4282493 asume un PLL en el extremo
del receptor y requiere lógica adicional en todas las placas del
sistema que comparten un reloj común de la misma manera que en el
documento de patente de Estados Unidos US6194969.
El documento de patente de Estados Unidos
US5852728 muestra un sistema de procesador dual con dos fuentes de
reloj, circuitos de detección de parada del reloj, circuitos de
decisión maestro/esclavo, dispositivos PLL y un circuito de
conversión para realizar el cambio de una fuente de reloj a otra.
Una señal de reloj adecuada de cualquiera de las fuentes de reloj
puede servir como una fuente común de reloj para las unidades de
procesamiento que operan en sincronismo. El suministro de reloj a
los procesadores se continúa sin interrupción durante la operación
de cambio de reloj. Este documento constituye el preámbulo de la
reivindicación 1. El sistema parece ser una unidad, por lo tanto
los relojes del sistema no serían intercambiables en caliente.
Es un objeto principal de la invención exponer
un aparato, que proporciona una señal de reloj prácticamente
ininterrumpida si un reloj local o una unidad de reloj no funcionan
bien o una unidad de reloj se intercambia en caliente y que no
requiere un componente superior de sistema para asegurar la
redundancia. Este objeto se ha logrado por el tema definido en la
reivindicación 1. Además, es un objeto exponer un sistema de reloj
extensible, que se basa en un único tipo de unidad modular de reloj.
Este objeto se ha logrado por medio del tema definido en la
reivindicación
4.
4.
Aparecerán más ventajas en la siguiente
descripción detallada de las realizaciones preferidas de la
invención.
La Figura 1 muestra una realización preferida de
la invención de un circuito de reloj local de dos unidades
ejemplares que están conectadas entre sí por medio de un bus de
reloj y el bus de lógica,
la Figura 2 muestra una realización ejemplar que
comprende tres placas de reloj redundantes y dos placas con
funcionalidad adicional pero sin necesidad de recurrir a ningún
circuito de reloj,
la Figura 3 muestra un diagrama ejemplar de
temporización en relación a la operación de las unidades que se
muestran en la figura 1, en el que inicialmente la unidad 1 es
maestro y la unidad 2 es esclavo y donde subsecuentemente la unidad
2 es maestro y la unidad 1 es esclavo, y
la Figura 4 muestra una realización preferida de
circuitos de detección de fallos en la primera unidad que se
muestra en la figura 1.
En la figura 1, se presenta un aparato 10 que
comprende dos unidades 1 y 2. Cada unidad comprende una
funcionalidad de reloj y una funcionalidad adicional (que no se
muestra). Las funcionalidades de reloj de las dos unidades son
idénticas y están acopladas la una con la otra en un bus de reloj,
compuesto por una línea de reloj del sistema, SCLK, y una línea de
reloj interno, ICLK y sobre un bus de la lógica,
L-BUS. La funcionalidad adicional podría referirse
a prácticamente cualquier funcionalidad que requiera una señal de
reloj, tal como la funcionalidad de la estación de radio base de
las telecoms. La funcionalidad adicional de las unidades puede no
ser necesariamente la misma. Ventajosamente, podrían disponerse las
unidades en placas de circuitos independientes que encajen en un
soporte común. Además, tres o más unidades podrían ser acopladas a
los buses antes mencionados; mediante lo cual una unidad
determinada es maestra y las demás unidades son esclavas. El reloj
del sistema SCLK es la señal de referencia de reloj proporcionada a
todas las unidades a partir de la unidad maestra dedicada
determinada.
La primera unidad comprende una sección lógica
MS1, una fuente de reloj CLK1, que comprende por ejemplo un reloj
de cuarzo, un dispositivo P1 de bucle de bloqueo de fase (PLL), un
primer puerto bidireccional BD11 y un segundo puerto bidirectional
BD12.
La fuente de reloj CLK1 está generando una señal
de fuente de reloj CLK10, que puede ser detenida tras la recepción
de una señal de mando asincrónica ASCMD1. La señal de fuente de
reloj CLK10 se emite al primer puerto bidireccional BD11.
Dependiendo del estado de una señal capacitadora BD11E, BD11 tiene
la siguiente función: si está activada, BD11 envía la señal de la
fuente de reloj al reloj interno CLK10 sobre una línea B11 y al
mismo tiempo importa la misma señal de reloj. Si está desactivada,
BD11 importa una señal de reloj desde el reloj interno ICLK sobre
la línea B11.
El primer puerto bidireccional BD11 transfiere
la señal de la fuente que se produce en la línea B11 a la línea
CLKB1 al dispositivo P1 de bucle de bloqueo de fase (PLL) en fase.
Como es bien sabido, un dispositivo PLL, si se le expone a una
señal de entrada periódica, proporcionará la misma señal en su
salida. Sin embargo, si se alterara solo un pulso en la señal de
entrada o si se alterara la frecuencia de la señal de entrada de
forma escalonada, el PLL -en analogía con un sistema de giro-
cambiará lentamente su salida de manera que la salida gradualmente
coincidirá con la frecuencia y la fase de la señal entrante. El
dispositivo PLL contiene un bucle de realimentación interna
ilustrado por la línea P1L.
El dispositivo PLL P1 produce una señal de reloj
derivada CLKP1 que es enviada al segundo puerto bidireccional BD12.
Dependiendo del estado de la señal capacitadora BD12E, BD12 tiene la
siguiente función: si está activada, BD12 envía la señal del reloj
de origen CLKP1 al reloj del sistema SCLK sobre una línea B12 y al
mismo tiempo importa la misma señal de reloj. Si está inactivada,
BD12 importa una señal de reloj del reloj del sistema SCLK sobre
una línea B12 y la pasa más allá como una señal CLKL1.
La señal de reloj derivada presente en el reloj
del sistema SCLK es conducida a la sección lógica MS1.
Ambas señales capacitadoras BD11E y BD12E salen
de la señal lógica MS1.
La segunda unidad 2 es idéntica a la unidad 1,
aunque los números de referencia de la unidad 2 son diferentes para
el mismo tipo de elementos que se encuentran en la unidad 1.
Como se mencionó anteriormente, la operación es
tal que una unidad es maestra, mientras que las unidades restantes
son esclavas. En una realización preferida, la unidad maestra
controla el reloj del sistema SCLK y el reloj interno ICLK,
mientras que las unidades esclavas perciben las dos señales de reloj
anteriores.
El cambio de maestro de una unidad a otra se
lleva a cabo de acuerdo con la operación de las secciones lógicas
MS1 y MS2. La operación permite cambiar de acuerdo a los estados de
error observados pero también permite tomas de poder del maestro
intencionadas, que no estén causadas por fallos. La dedicación de la
unidad maestra es dependiente de una señal dada en el bus L para
que no se seleccione una unidad determinada como unidad maestra, y
si una unidad determinada está dedicada como unidad maestra cuando
se recibe dicha señal en el bus L, el sistema realiza un cambio
causando otra unidad como la que no se ha seleccionado para ser
dedicada como unidad maestra.
El cambio podría ser realizado por una señal
externa asincrónica, tal como la que se da cuando un operador
prepara un intercambio caliente y por ejemplo da una señal de mando
ASCMD1.
La sección lógica de una unidad determinada está
sincronizada con el reloj del sistema SCLK sobre las líneas de
señales CLKL1, CLKL2.
En la figura 2, se muestra otro esquema ejemplar
de acoplamiento de acuerdo con la invención que comprende tres
unidades de reloj redundantes 1, 2 y 3 en placas separadas y dos
placas 6, 7, con funcionalidad adicional, pero sin ninguna
funcionalidad de generación de reloj o evaluación de reloj. Todas
las placas están conectadas a la línea de reloj del sistema SCLK.
La unidad de reloj 3 y la funcionalidad adicional 5 residen en la
misma placa. Además, las unidades de reloj están interconectadas
por el BUS L y la línea de reloj interno ICLK.
Se explicará la forma de operación ahora en
relación con el siguiente esquema temporizador ejemplar que se
muestra en la figura 3, en el cual una entrada externa asincrónica
realiza un cambio.
En un momento dado en el tiempo T1, las dos
fuentes de reloj CLK1 y CLK2 producen dos señales CLK10 y CLK20 de
sustancialmente la misma frecuencia pero que están retrasadas en la
fase la una con la otra con una diferencia de fase arbitraria que
podría ascender a +/-180 grados.
Como se desprende de la figura 3, en el tiempo
T1 el reloj interno ICLK está en fase con el reloj del sistema
SCLK.
En el tiempo T2, una señal indicativa de un
cambio previsto en cuanto a ser maestro de la unidad 1 a 2 se
señala en el BUS L. Siguiendo el flanco positivo subsiguiente T3 del
reloj del sistema SCLK, todas las señales activadoras BD11E, BD12E
BD21E y BD22E cambian de estado en T4. Esto realiza el cambio de
estado de maestro de la unidad 1 a la unidad 2.
La señal de reloj interno ICLK viene dada por la
fuente de reloj elegida, correspondiente al maestro seleccionado.
Antes de T5, el reloj interno está siguiendo CIK10 y después de T5,
el reloj interno sigue CIK20, como se señala en BD11E y BD21E.
Como se ve en la figura 3, un cambio de fase en
ICLK se produce en T5 cuando se hace la conmutación entre CIK10 y
CIK20.
La señalización de las secciones lógicas MS1 y
MS2, asegura todo el tiempo que las señales ClKB1, ClKB2 se
obtienen de la misma fuente de reloj. Por lo tanto, el reloj interno
ICLK siempre depende del reloj interno seleccionado.
Consecuentemente, las entradas a los distintos PLLs son idénticas.
Todos los PLLs tienen la misma característica predeterminada y el
nivel de tolerancia aplicable para las unidades de PLL es elegido
para ser adecuadamente pequeño. Por lo tanto, las diferentes salidas
de los PLLs, CLKP1 y CLKP2, siempre estarán substancialmente en
fase y serán dependientes de la señal de reloj interno dedicado
prevalente. Por lo tanto, el reloj del sistema SCLK puede
conmutarse prácticamente sin problemas desde CLKP1 a CLKP2 y
viceversa como se controla por las señales lógicas BD12E y BD22E.
Los PLLs PI y P2 mantendrán la generación de señales de reloj
alineadas en fase CLKP1 y CLKP2 durante varios ciclos del reloj,
incluso si no hay señal del reloj interno ICLK presente.
Cuando la señal de ICLK cambia abruptamente
desde un valor de primera fase a un valor de segunda fase, como se
ilustra en T5, los PLLs cambiarán gradualmente la fase de sus
salidas de forma que después de un determinado periodo, en T6, los
PLLs estarán en fase con el segundo valor de fase de la señal de
ICLK. La inercia de los PLLs y el correspondiente período de
"alineación de rampa" se eligen para que coincidan con los
requisitos de reloj de sistema de la funcionalidad adicional antes
mencionada. El cambio de fase está por supuesto asociado a un
cambio en la frecuencia de ciclo. En la figura 3, la frecuencia FSC
de la señal del reloj del sistema SCLK ha sido ilustrada como que
cambia de una frecuencia primera F1 al tiempo T1 a una segunda
frecuencia F2 inmediatamente después de T5. Posteriormente, la
frecuencia FSC se aproxima asintóticamente a la primera frecuencia
F1. Ventajosamente, el período de alineación T5-T6
se elige para varios ciclos de reloj, tal que la funcionalidad
adicional "no observará" el cambio de fase. A tiempo T6, se
ilustra la diferencia de fase como que es insignificante.
Como se explicó anteriormente, las señales
capacitadoras, BD11E, BD12E, BD21E y BD22E están relacionadas con
el primer borde positivo de SCLK que se solapa con la señal del bus
L. Así los cambios de estado de las señales capacitadoras ocurren
siguiendo un borde positivo de SCLK. El pequeño retraso de SCLK
yendo de alta en T3 a las señales capacitadoras que están cambiando
el estado en T4 es debido a retrasos de propagación en el sistema
de circuitos.
En consecuencia, la conmutación de señales
capacitadoras de salida se logra primero cuando se sabe que SCLK se
encuentra en un estado alto de lógica en un momento con un cierto
intervalo de tiempo de seguridad predeterminado de cambios de
estado, por ejemplo a cierta distancia de los flancos. Es importante
que la conmutación no se produzca mientras que haya una transición
de SCLK, ya que esto podría causar alteraciones en el extremo
receptor.
Un circuito externo se utiliza para sesgar la
línea de SCLK a un estado elevado de lógica, en caso de que ninguna
unidad deba conducir la línea SCLK. Ya que la conmutación sólo puede
ocurrir cuando SCLK esté alto, no hay por lo tanto posibilidad de
que ninguna unidad esté impulsando la línea de SCLK por un breve
momento cuando una unidad se esté apagando y la otra se esté
encendiendo. Ventajosamente, el circuito externo comprende una
resistencia R1 de parada dispuesta entre un sistema de alto voltaje
Vcc y el sistema SCLK.
Los medios para proporcionar la detección de
errores y los métodos para la obtención de rutinas de administración
de fallos apropiadas pueden llevarse a cabo en una variedad de
formas.
Las secciones lógicas MS de cada unidad
comprenden funcionalidad para notificar a otras unidades acerca de
si la unidad determinada está conectada (o posiblemente sufre un
estado de error) al ICLK y a la línea del SCLK o no. Además, cada
unidad lógica comprende funcionalidad para saber que otras unidades
están conectadas. Ventajosamente, un esquema a priori se
negocia cada vez que hay un cambio en las unidades que están
conectadas, que implica que se determina un esquema a priori
con un orden predeterminado para dedicar unidades. Por lo tanto,
todas las unidades están de acuerdo en que se dedica un maestro
posterior en caso de que otro maestro sufra un estado de fallo. El
esquema de prioridad por ejemplo podría disponerse de acuerdo con el
orden en que están conectados los módulos. También se podría
visualizar un orden aleatorio. Las secciones lógicas constituyen un
control autónomo del sistema de reloj sin tener en cuenta el número
actual de unidades de reloj que estén presentes. No es necesario
circuitos de reloj superiores o adicionales.
La figura 4 muestra una realización preferida de
circuito que percibe los fallos en la primera unidad mostrada en la
figura 1. Para mayor claridad, algunas de las líneas y señales que
se muestra en la figura 1 se han omitido en la representación de la
figura 4, aunque existen en esta realización. El funcionamiento de
la fuente de reloj CLK1 se proporciona con la línea de estado de
error SCLK1 que puede comprobarse por la sección lógica MS1 que lee
el estado de SCLK1. Asimismo, el estado de error del puerto
bidireccional BD11 se lee sobre SBD11, el estado de error del
puerto bidireccional BD12 se lee sobre SBD12 y el estado de error
del dispositivo de PLL P1 se lee sobre SP1.
Cuando hay una transición en una de estas
entradas, se interpretará como un comando de conmutación asincrónico
y se tratará de la misma manera que una conmutación ordenado por un
operador. Otra posibilidad es que una CPU (no mostrada) asociada
con la funcionalidad adicional de la placa tenga un circuito de
vigilancia. Si el temporizador de vigilancia caduca, se genera un
comando de conversión.
Parece que si falla CLK1 o BD11, la conversión
no afectará en absoluto al reloj del sistema, independientemente de
si la unidad 1 es maestra o esclava.
Si el dispositivo P1 de PLL falla o el puerto
bidireccional BD12 falla cuando la unidad 1 es maestra, un fallo
aparecerá en la señal de SCLK. Por lo tanto, en una realización
preferida de la invención, la fiabilidad de los dispositivos de PLL
y la unidad bidireccional acoplada a la salida del dispositivo de
PLL es de gran calidad.
Debería apreciarse que el tipo de fallos
anteriormente mencionado normalmente ocurriría raras veces en
relación con otros fallos que se producen normalmente en un sistema
que hace uso de unidades de reloj. En las aplicaciones típicas, la
funcionalidad adicional podría basarse en un gran número de
componentes. Por lo tanto, en esos casos, por término medio, un
error no es probable que ocurra en los dispositivos de PLL o los
puertos bidireccionales conectados a las salidas de los
dispositivos de PLL, sino en algún otro componente. Este tipo de
errores se remediarán por un intercambio en caliente del módulo con
el componente defectuoso. La presente invención proporciona una
conmutación sin interrupción de unidades en esos casos.
Cabe señalar además que se podrían imaginar
realizaciones alternativas en las que la unidad maestra no es
necesariamente la salida de la fuente de reloj en la línea de reloj
interno mientras que controla la línea de reloj del sistema al
mismo tiempo. En principio, una unidad determinada podría ser
maestra para el reloj del sistema, mientras que otra unidad podría
ser el ama de la línea del reloj interno. El circuito lógico podría
efectuar que en caso de que más de dos unidades fueran prevalentes,
el dominio para la línea de reloj del sistema se dedique a una
primera unidad mientras que el dominio de la línea del reloj interno
esté dedicado a otras unidades.
Claims (7)
1. La unidad (1, 2, 3) que comprende:
- una fuente de reloj (CLK1, CLK2) para generar una señal de fuente de reloj (CLK10, CLK20),
- un primer puerto (BD11, BD21) para comunicarse con una línea de reloj interno (ICLK) y un segundo puerto (BD12, BD22) para comunicarse con una línea de reloj del sistema (SCLK),
- un dispositivo de bucle de bloqueo de fase (P1, P2) que tiene una característica predeterminada y que sirve para generar una señal de reloj (CLKP1),
- una sección lógica (MS) para la comunicación con un bus de lógica (L-BUS), la sección lógica determina si la unidad está dedicada como maestra o esclava, caracterizada porque
- el dispositivo de bucle de bloqueo de fase (P1, P2) genera una señal de reloj (CLKP1, CLKP2), que es derivada desde una señal de reloj sobre la línea de reloj interno (ICLK) o desde la fuente de reloj en la unidad,
- el primer puerto (BD11; BD21) es bidireccional a fin de llevar la señal de la fuente de reloj a la línea del reloj interno (ICLK) o traer una señal desde la línea del reloj interno al dispositivo de bucle de bloqueo de fase (P1, P2),
- el segundo puerto (BD12; BD22) es bidireccional a fin de llevar la señal de reloj del dispositivo de bucle de bloqueo de fase (P1, P2) a la línea del reloj del sistema (SCLK) o traer la señal de reloj desde la línea de reloj del sistema a la sección lógica (MS1, MS2),
- la sección lógica (MS) controla el primer y segundo puertos bidireccionales (BD11; BD12, BD21; BD22) por medio de señales capacitadoras (BD11E; BD12E, BD21E; BD22E) por medio de las cuales la sección lógica (MS) cuando determina que la unidad está dedicada como una unidad maestra,
- controla la señal de la fuente de reloj (CLK10, CLK20) que se va a exportar a la línea de reloj interno (ICLK) y/o
- controla la señal generada por el dispositivo de bucle de bloqueo de fase derivada de la señal de reloj de la línea de reloj interno que se va a exportar a la línea del reloj del sistema (SCLK).
2. La unidad según la reivindicación 1, en donde
las señales capacitadoras (BD12E; BD22E) de la sección lógica (MS)
cambian primero de estado cuando la señal de reloj de la línea del
reloj del sistema (SCLK) está en un estado lógico con un cierto
intervalo de seguridad predeterminado a partir de los cambios de
estado de la señal de reloj de la línea del reloj del sistema
(SCLK).
3. El sistema (10) que comprende al menos dos
unidades (1, 2, 3) según cualquiera de las reivindicaciones 1 o 2,
las unidades están acopladas a una línea de reloj de sistema común
(SCLK), una línea de reloj interno común (ICLK), y un bus lógico
(L-BUS), por medio de los cuales una unidad única
(1, 2) es dedicada como unidad maestra cada vez.
4. El sistema según la reivindicación 3, por
medio del cual la sección lógica (MS) en cooperación con otras
secciones lógicas de otras unidades, negocia un esquema de
prioridades según el cual se determina un orden predeterminado para
dedicar unidades como unidades maestras.
5. El sistema según cualquiera de las
reivindicaciones 2-4, en donde la sección lógica de
cualquier unidad comprende circuitos que detectan los fallos y por
medio de los cuales si se detecta un fallo en cualquier
dispositivo, el sistema inicia el cambio de una unidad dedicada a
otra unidad dedicada subsiguiente.
6. El sistema según cualquiera de las
reivindicaciones 2-5, que comprende una placa
adicional (6, 7) que no comprende ninguna funcionalidad generadora
de un reloj o evaluadora de un reloj, la placa adicional está
acoplada a la línea del reloj del sistema (SCLK) pero no a la línea
del reloj interno (ICLK) ni al bus lógico
(L-BUS).
7. El sistema según cualquiera de las
reivindicaciones 2-6, que comprende al menos tres
unidades (1, 2, 3).
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