JPH06232739A - クロック冗長化方式 - Google Patents

Abstract

(57)【要約】 【目的】２重化のクロックの切り換え時に発生するクロ
ックの乱れを防ぎ、クロックを使用するモジュールでの
正常な動作が保証できるようにする。 【構成】２重化クロック発生装置１０を構成するクロッ
ク発生装置１０ａ，１０ｂに内蔵の切り換え制御回路１
４ａ，１４ｂは、通常は、切り換え回路１３ａ，１３ｂ
がクロックジェネレータ（ＣＧ）１１ａの出力をＰＬＬ
回路１２ａ，１２ｂへの入力とするように制御する。こ
れによりＣＧ１１ａの出力に同期したクロックがＰＬＬ
回路１２ａ，１２ｂから出力され、出力ゲート１６ａ，
１６ｂにより出力制御される。故障検出回路１５ａによ
りクロック発生装置１０ａの故障が検出された場合、故
障側の出力ゲート１６ａはクロック出力を止め、切り換
え制御回路１４ａ，１４ｂは、切り換え回路１３ａ，１
３ｂがＰＬＬ回路１２ａ，１２ｂへの入力をＣＧ１１ａ
からＣＧ１１ｂの出力に切り換えるように制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、計算機・制御装置な
どにおいて、複数のモジュールを１つのクロックで同期
し動作させる装置に係り、特にクロックの安定供給のた
めにクロックを冗長化するクロック冗長化方式に関す
る。

【０００２】

【従来の技術】従来より、システムクロックで動作する
複数の装置（モジュール）にシステムクロックを安定し
て供給するために、システムクロックを冗長化（２重
化）することが行われている。

【０００３】従来のクロック冗長化方式は、マスタとス
レーブの２つのクロック発振器を有し、マスタ故障時に
はスイッチ等によりスレーブ側のクロック発振器に切り
換えるようにするものが一般的であった。

【０００４】

【発明が解決しようとする課題】上記したように、従来
のクロック冗長化方式では、マスタとスレーブの２つの
クロック発振器を有し、マスタ故障時にスイッチ等によ
りスレーブ側のクロック発振器に切り換えることによ
り、複数モジュールへのクロック供給が継続できるよう
にしていた。

【０００５】しかし、２つのクロック発振器をスイッチ
等により切り換えた場合、その切り換え時に周波数が大
きく変動するといったクロックの乱れが生じて、そのク
ロックを使用するモジュールで誤動作を起こす可能性が
あり、処理の継続が保証されないという問題があった。

【０００６】この発明は上記事情を考慮してなされたも
のでその目的は、２重化のクロックの切り換え時に発生
するクロックの乱れを防ぎ、クロックを使用するモジュ
ールでの正常な動作が保証できるクロック冗長化方式を
提供することにある。

【０００７】

【課題を解決するための手段】この発明は、クロックを
発生する２つのクロック発生装置により２重化された２
重化クロック発生装置と、この２重化クロック発生装置
からの共通のクロックにより互いに同期して動作する複
数のクロック使用モジュールとを備えたシステムにおい
て、

【０００８】両クロック発生装置に、クロックジェネレ
ータと、ＰＬＬ回路と、このＰＬＬ回路への入力を上記
両クロック発生装置内のクロックジェネレータの出力の
いずれか一方の側に切り換える切り換え回路と、自装置
内の故障を検出する故障検出回路と、ＰＬＬ回路の出力
が上記複数のクロック使用モジュールに出力されるのを
故障検出回路の故障検出に応じて禁止する出力制御回路
と、切り換え回路を制御する切り換え制御回路とをそれ
ぞれ設けると共に、各クロック使用モジュールに、上記
両クロック発生装置の出力をオアし、そのオア信号を自
モジュールで使用するクロックとして出力するオア回路
を設け、

【０００９】各切り換え制御回路は、同一のクロックジ
ェネレータの出力が自装置内のＰＬＬ回路への入力とな
るように切り換え回路を制御し、一方のクロック発生装
置側の故障検出回路により故障が検出され、且つそのク
ロック発生装置内のクロックジェネレータの出力が自装
置内のＰＬＬ回路への入力となっているいる場合には、
そのＰＬＬ回路への入力を、もう一方のクロック発生装
置内のクロックジェネレータの出力に切り換えさせるこ
とを特徴とするものである。

【００１０】

【作用】上記の構成においては、２つのクロック発生装
置に内蔵の各切り換え回路が、共に同一のクロックジェ
ネレータの出力を選択して自装置内のＰＬＬ回路の入力
とするように、対応する切り換え制御回路により制御さ
れる。これにより、各ＰＬＬ回路からは、同一のクロッ
クジェネレータの出力に同期したクロックが出力され
る。この各ＰＬＬ回路からのクロックは、対応する出力
制御回路を介してそれぞれ各モジュール内のオア回路に
供給され、そのオア信号をクロックとして該当するモジ
ュールが動作する。

【００１１】ここで、故障検出回路により自装置（クロ
ック発生装置）内の故障が検出されると、同装置（故障
したクロック発生装置）内の出力制御回路は自装置から
のクロック出力を止める。これにより、故障クロック発
生装置の出力は“０”となる。

【００１２】一方、各切り換え制御回路は、故障したク
ロック発生装置内のクロックジェネレータの出力が自装
置のＰＬＬ回路に入力されるように制御している場合に
は、もう一方の正常なクロック発生装置内のクロックジ
ェネレータの出力が同ＰＬＬ回路に入力されるように、
切り換え回路を制御する。このとき、両クロック発生装
置内の各クロックジェネレータの出力は同期していると
は限らないが、正常なクロック発生装置内のＰＬＬの出
力（即ち正常なクロック発生装置から出力されるクロッ
ク）は、ＰＬＬ回路の働きにより、周波数を殆ど変化さ
せることなく、切り換わった（正常クロック発生装置内
の）クロックジェネレータの出力に位相レベルで同期す
る。したがって、この正常クロック発生装置からは正常
なクロックが出力され、出力制御回路を介して各モジュ
ール内のオア回路の一方の入力に供給される。このオア
回路の他方の入力には、故障クロック発生装置からの出
力“０”が供給される。これによりオア回路からは、故
障クロック発生装置のＰＬＬ回路の出力に影響されず
に、正常クロック発生装置からの正常なクロックが出力
される。

【００１３】

【実施例】図１はこの発明を適用するシステムの一実施
例を示すブロック構成図である。

【００１４】図１において、１０は２つのクロック発生
装置１０ａ，１０ｂにより２重化された２重化クロック
発生装置、２０-1，２０-2…２０-nは、２重化クロック
発生装置１０で発生された共通のクロックを使用して、
同クロックに同期して動作するクロック使用モジュール
（クロック受信装置）である。クロック使用モジュール
２０-1〜２０-nは、２重化クロック発生装置１０を構成
する２つのクロック発生装置１０ａ，１０ｂからのクロ
ック出力信号をＯＲ（オア）し、そのＯＲ信号を自モジ
ュールに対するクロック信号とするＯＲ回路２１-1〜２
１-nを有する。

【００１５】クロック発生装置１０ａ，１０ｂは、クロ
ックを発生するクロックジェネレータ（ＣＧ）１１ａ，
１１ｂと、入力（するクロック）の位相に同期した出力
信号を発生するＰＬＬ（Phase Locked Loop ；位相ロッ
クループ）回路１２ａ，１２ｂと、このＰＬＬ回路１２
ａ，１２ｂへの入力を切り換える２入力１出力の切り換
え回路１３ａ，１３ｂとを有する。切り換え回路１３
ａ，１３ｂの一方の入力（“１”側入力）には、自クロ
ック発生装置１０ａ，１０ｂ内のクロックジェネレータ
１１ａ，１１ｂの出力が接続され、他方の入力（“０”
側入力）には、他クロック発生装置１０ｂ，１０ａ内の
クロックジェネレータ１１ｂ，１１ａの出力が接続され
ている。

【００１６】クロック発生装置１０ａ，１０ｂはまた、
切り換え回路１３ａ，１３ｂを制御する切り換え制御回
路１４ａ，１４ｂと、自クロック発生装置１０ａ，１０
ｂ内の電源異常、クロック周波数の乱れ等の故障を周知
の技術により検出する故障検出回路１５ａ，１５ｂとを
有する。切り換え制御回路１４ａ，１４ｂは互いに接続
されると共に、故障検出回路１５ａ，１５ｂの出力とも
接続されている。

【００１７】切り換え制御回路１４ａ，１４ｂは、両ク
ロック発生装置１０ａ，１０ｂ内のＰＬＬ回路１２ａ，
１２ｂへの入力として、いずれも同一のクロックジェネ
レータ（１１ａまたは１１ｂ）からの出力が選択される
ように、切り換え回路１３ａ，１３ｂを制御する。切り
換え制御回路１４ｉ（ｉ＝ａ，ｂ）は、故障検出回路１
５ａまたは１５ｂによりクロック発生装置１０ａまたは
１０ｂの故障が検出され、且つその故障が検出された装
置１０ａまたは１０ｂ内のクロックジェネレータ（１１
ａまたは１１ｂ）の出力がＰＬＬ回路１２ｉへの入力と
なっている場合には、もう一方の装置１０ｂまたは１０
ａ内のクロックジェネレータ（１１ｂまたは１１ａ）の
出力がＰＬＬ回路１２ｉへの入力となるように、切り換
え回路１３ｉを制御する。

【００１８】切り換え制御回路１４ａ，１４ｂは、図１
に示すように、インバータ１４１ａ，１４１ｂと、この
インバータ１４１ａ，１４１ｂの出力をリセット（Ｒ）
入力、故障検出回路１５ａ，１５ｂの出力をセット
（Ｓ）入力とするフリップフロップ１４２ａ，１４２ｂ
から構成される。フリップフロップ１４２ａ，１４２ｂ
の逆相出力（ＱＮ）は切り換え回路１３ａ，１３ｂの切
り換え制御信号として用いられる。インバータ１４１
ａ，１４２の入力は、フリップフロップ１４２ｂ，１４
２ａの逆相出力（ＱＮ）に接続されると共に、抵抗Ｒを
介してプルアップされている。

【００１９】クロック発生装置１０ａ，１０ｂは更に、
故障検出回路１５ａ，１５ｂの故障検出に応じてＰＬＬ
回路１２ａ，１２ｂの出力信号（位相制御されたクロッ
ク）の出力を禁止する（停止させる）出力ゲート１６
ａ，１６ｂと、出力ドライバ１７ａ，１７ｂとを有す
る。この出力ドライバ１７ａ，１７ｂは、出力ゲート１
６ａ，１６ｂの出力信号（クロック）を各クロック使用
モジュール２０-1〜２０-nに共通に出力する。

【００２０】次に、図１の構成の動作を、図２および図
３のタイミングチャートを参照して説明する。なお、図
２は正常時の動作を説明するためのタイミングチャー
ト、図３はクロック発生装置１０ａ側の故障時の動作を
説明するためのタイミングチャートである。

【００２１】まず、クロック発生装置１０ａ，１０ｂ内
の切り換え制御回路１４ａ，１４ｂの出力（切り換え制
御信号）、即ちフリップフロップ１４２ａ，１４２ｂの
出力は互いに異なるように、初期設定される。ここで
は、初期状態において、フリップフロップ１４２ａがリ
セットされ、フリップフロップ１４２ｂがセットされる
ものとして説明する。

【００２２】フリップフロップ１４２ａがリセットされ
ている場合、その逆相出力（ＱＮ）は“１”となる。ま
たフリップフロップ１４２ｂがセットされている場合、
その逆相出力（ＱＮ）はフリップフロップ１４２ａとは
逆の“０”となる。

【００２３】この場合、切り換え回路１３ａは、フリッ
プフロップ１４２ａの逆相出力（ＱＮ）“１”、即ち切
り換え制御回路１４ａの切り換え制御信号“１に応じ
て、“１”側入力であるクロックジェネレータ１１ａに
より発生されたクロックを選択し、ＰＬＬ回路１２ａへ
入力する。また切り換え回路１３ｂは、フリップフロッ
プ１４２ｂの逆相出力（ＱＮ）“０”、即ち切り換え制
御回路１４ｂの切り換え制御信号“０に応じて、“０”
側入力であるクロックジェネレータ１１ａにより発生さ
れたクロックを選択して、ＰＬＬ回路１２ｂへ入力す
る。

【００２４】したがって、クロック発生装置１０ａ側の
ＰＬＬ回路１２ａ、およびクロック発生装置１０ｂ側の
ＰＬＬ回路１２ｂは、図２に示すように、いずれもクロ
ック発生装置１０ａ側のクロックジェネレータ１１ａの
出力に同期した信号（クロック）を出力する。

【００２５】ＰＬＬ回路１２ａ，１２ｂからそれぞれ出
力される、共にクロックジェネレータ１１ａの出力に同
期した信号（クロック）は、出力ゲート１６ａ，１６ｂ
により出力ドライバ１７ａ，１７ｂに出力される。出力
ドライバ１７ａ，１７ｂは、このクロックジェネレータ
１１ａの出力に同期した信号（クロック）を、クロック
発生装置１０ａ，１０ｂからのクロックとして、各クロ
ック使用モジュール２０-1〜２０-nに共通に送出する。

【００２６】各クロック使用モジュール２０-1〜２０-n
内のＯＲ回路２１-1〜２１-nは、クロック発生装置１０
ａ（内の出力ドライバ１７ａ）から送出された、クロッ
クジェネレータ１１ａの出力に同期した信号（クロッ
ク）と、クロック発生装置１０ｂ（内の出力ドライバ１
７ｂ）から送出された、同じクロックジェネレータ１１
ａの出力に同期した信号（クロック）とをＯＲし、図２
に示すように、そのＯＲ信号、即ちクロックジェネレー
タ１１ａの出力に同期した信号（クロック）を出力す
る。各モジュール２０-1〜２０-nは、このＯＲ回路２１
-1〜２１-nのＯＲ信号であるクロックジェネレータ１１
ａの出力に同期した信号（クロック）により、互いに同
期して動作する。

【００２７】なお、初期状態において上記と逆に、フリ
ップフロップ１４２ａをセット、フリップフロップ１４
２ｂをリセットした場合にも同様である。但し、この場
合には、フリップフロップ１４２ａ，１４２ｂの逆相出
力（ＱＮ）、即ち切り換え制御回路１４ａ，１４ｂの切
り換え制御信号は“０”，“１”となることから、切り
換え回路１３ａ，１３ｂは上記とは逆にいずれもクロッ
クジェネレータ１１ｂの出力を選択してＰＬＬ回路１２
ａ，１２ｂに入力する。したがって、クロック発生装置
１０ａ，１０ｂ（内の出力ドライバ１７ａ，１７ｂ）か
ら各クロック使用モジュール２０-1〜２０-nには、共に
クロックジェネレータ１１ｂの出力に同期した信号（ク
ロック）が共通に送出され、各モジュール２０-1〜２０
-nでは、そのＯＲ信号に同期した動作が行われる。

【００２８】さて、図２に示す状態で、クロック発生装
置１０ａ内で故障（障害）が発生し、その故障が故障検
出回路１５ａにより検出されたものとする。この場合、
故障検出回路１５ａは故障検出を示す値が“１”の検出
信号を出力する。出力ゲート１６ａは、この故障検出回
路１５ａからの値が“１”の検出信号により、ＰＬＬ回
路１２ａからのクロックが出力ドライバ１７ａに出力さ
れるのを禁止する。即ち出力ゲート１６ａはクロックの
出力を止める。したがって、クロック発生装置１０ａ
（内の出力ドライバ１７ａ）から各クロック使用モジュ
ール２０-1〜２０-nに出力される信号は、図３に示すよ
うに、故障前とは異なって“０”となる。

【００２９】故障検出回路１５ａからの値が“１”の検
出信号は、切り換え制御回路１４ａ内のフリップフロッ
プ１４２ａのセット（Ｓ）入力に入力される。これによ
り、リセット状態にあるフリップフロップ１４２ａはセ
ット状態に遷移し、その逆相出力（ＱＮ）、即ち切り換
え制御回路１４ａの出力（切り換え制御信号）は、
“１”から“０”に遷移する。すると、もう一方のフリ
ップフロップ１４２ｂのリセット（Ｒ）入力が“０”か
ら“１”に遷移するため、同フリップフロップ１４２ｂ
はセット状態からリセット状態に遷移し、その逆相出力
（ＱＮ）、即ち切り換え制御回路１４ｂの出力（切り換
え制御信号）は、“０”から“１”に遷移する。

【００３０】以上の結果、切り換え回路１３ａは、ＰＬ
Ｌ回路１２ａへの入力信号を、“１”側入力である、故
障したクロック発生装置１０ａ側のクロックジェネレー
タ１１ａの出力から、“０”側入力である、故障してい
ないクロック発生装置１０ｂ側のクロックジェネレータ
１１ｂの出力に切り換える。同様に切り換え回路１３ｂ
は、ＰＬＬ回路１２ｂへの入力信号を、“０”側入力で
ある、故障したクロック発生装置１０ａ側のクロックジ
ェネレータ１１ａの出力から、“１”側入力である、故
障していないクロック発生装置１０ｂ側のクロックジェ
ネレータ１１ｂの出力に切り換える。

【００３１】このように、ＰＬＬ回路１２ａ，１２ｂへ
の入力信号は、故障した側のクロックジェネレータ１１
ａの出力から、故障していない側のクロックジェネレー
タ１１ｂの出力に切り換えられる。このとき、故障した
クロック発生装置１０ａからのクロック出力は、上記し
たように出力ゲート１６ａにより止められる。一方、故
障していないクロック発生装置１０ｂ内のＰＬＬ回路１
２ｂからのクロックは、出力ゲート１６ｂにより出力ド
ライバ１７ｂに出力され、同ドライバ１７ｂにより、ク
ロック発生装置１０ｂからのクロックとして、各クロッ
ク使用モジュール２０-1〜２０-nに出力される。

【００３２】さて、ＰＬＬ回路１２ａ，１２ｂの入力
が、クロックジェネレータ１１ａの出力からクロックジ
ェネレータ１１ｂの出力に切り換わった際、両クロック
ジェネレータ１１ａ，１１ｂの出力は同期しているとは
限らず、周波数は同一であっても位相が異なっている可
能性がある。しかし、クロック発生装置１０ｂ側のＰＬ
Ｌ回路１２ｂの出力は、その入力がクロックジェネレー
タ１１ａの出力からクロックジェネレータ１１ｂの出力
に切り換えられても、このＰＬＬ回路１２ｂの作用によ
り、殆ど周波数を変化させることなく、図３に示すよう
に、切り換わったクロックジェネレータ１１ｂの出力に
位相レベルで同期される。

【００３３】このＰＬＬ回路１２ｂの出力、即ちクロッ
クジェネレータ１１ｂに同期した正常なクロックは、出
力ゲート１６ｂにより出力ドライバ１７ｂに出力され、
同ドライバ１７ｂにより、クロック発生装置１０ｂから
のクロックとして、各クロック使用モジュール２０-1〜
２０-nに出力される。

【００３４】以上により、クロック使用モジュール２０
-1〜２０-n内のＯＲ回路２１-1〜２１-nへの入力は、故
障したクロック発生装置１０ａ（の出力ドライバ１７
ａ）からの出力“０”と、故障していないクロック発生
装置１０ｂ（の出力ドライバ１７ｂ）からの正常な出力
（クロック）となる。この結果、ＯＲ回路２１-1〜２１
-nの出力であるモジュール２０-1〜２０-nのクロック
は、正常に保証される。

【００３５】最後に、図２に示す状態で、即ちフリップ
フロップ１４２ａがリセット、フリップフロップ１４２
ｂがセットしているために、クロックジェネレータ１１
ａの出力がＰＬＬ回路１２ａ，１２ｂの入力として選択
されている状態で、上記とは異なって（選択されていな
いクロックジェネレータ１１ｂを内蔵する）クロック発
生装置１０ｂ内で故障が発生し、その故障が故障検出回
路１５ｂにより検出された場合の動作を簡単に説明す
る。

【００３６】この場合、故障検出回路１５ｂから値が
“１”の検出信号が出力されるため、出力ゲート１６ｂ
はクロックの出力を止める。この故障検出回路１５ｂか
らの検出信号は、切り換え制御回路１４ｂ内のフリップ
フロップ１４２ｂのセット（Ｓ）入力にも入力される
が、同フリップフロップ１４２ｂはセット状態にあるた
め、その状態に変化はない。したがって、クロックジェ
ネレータ１１ａの出力がＰＬＬ回路１２ａ，１２ｂの入
力として選択されている状態は変わらず、故障していな
いクロック発生装置１０ａ内のＰＬＬ回路１２ａの出力
が、出力ゲート１６ａ、出力ドライバ１７ａを介してモ
ジュール２０-1〜２０-nに供給される。

【００３７】

【発明の効果】以上詳述したようにこの発明によれば、
それぞれクロックジェネレータとＰＬＬ回路とを内蔵す
る２つのクロック発生装置を備えた２重化構成とし、両
装置は、共に同一のクロックジェネレータの出力を自装
置内のＰＬＬ回路への入力とすることにより、このＰＬ
Ｌ回路から出力される、クロックジェネレータの出力に
同期したクロックをクロック使用モジュールに供給し、
このクロック供給に用いられているクロックジェネレー
タを内蔵したクロック発生装置の故障時には、もう一方
のクロック発生装置に内蔵のクロックジェネレータの出
力をＰＬＬ回路への入力に切り換えるようにしたので、
２重化のクロックの切り換え時に発生するクロックの乱
れを防いで正常なクロックを供給でき、クロック使用モ
ジュールでの正常な動作を保証することができる。

【図面の簡単な説明】

【図１】この発明を適用するシステムの一実施例を示す
ブロック構成図。

【図２】同実施例における正常時の動作を、クロック発
生装置１０ａ，１０ｂが共にクロック発生装置１０ａ内
のクロックジェネレータ１１ａに同期して動作する場合
を例に説明するためのタイミングチャート。

【図３】同実施例における故障時の動作を、クロック発
生装置１０ａ側で故障した場合を例に説明するためのタ
イミングチャート。

【符号の説明】

１０…２重化クロック発生装置、１０ａ，１０ｂ…クロ
ック発生装置、１１ａ，１１ｂ…クロックジェネレータ
（ＣＧ）、１２ａ，１２ｂ…ＰＬＬ回路、１３ａ，１３
ｂ…切り換え回路、１４ａ，１４ｂ…切り換え制御回
路、１５ａ，１５ｂ…故障検出回路、１６ａ，１６ｂ…
出力ゲート（出力制御回路）、１７ａ，１７ｂ…出力ド
ライバ、２０-1〜２０-n…クロック使用モジュール、２
１-1〜２１-n…ＯＲ回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 クロックを発生する２つのクロック発生
   装置により２重化された２重化クロック発生装置と、こ
   の２重化クロック発生装置からの共通のクロックにより
   同期して動作する複数のクロック使用モジュールとを備
   えたシステムにおいて、 前記両クロック発生装置に、 クロックを発生するクロックジェネレータと、入力信号
   に同期した出力を発生させるＰＬＬ（位相ロックルー
   プ）回路と、このＰＬＬ回路への入力を前記両クロック
   発生装置内の前記クロックジェネレータの出力のいずれ
   か一方の側に切り換える切り換え回路と、自装置内の故
   障を検出する故障検出回路と、この故障検出回路の故障
   検出により、前記ＰＬＬ回路の出力が前記複数のクロッ
   ク使用モジュールに出力されるのを禁止する出力制御回
   路と、前記切り換え回路を制御する切り換え制御回路と
   を設けると共に、 前記各クロック使用モジュールに、前記両クロック発生
   装置の出力をオアし、そのオア信号を自モジュールで使
   用するクロックとして出力するオア回路を設け、 前記両クロック発生装置内の前記各切り換え制御回路
   は、同一の前記クロックジェネレータの出力が自装置内
   の前記ＰＬＬ回路への入力となるように前記切り換え回
   路を制御し、前記両クロック発生装置のいずれか一方の
   側の前記故障検出回路により故障が検出され、且つその
   クロック発生装置内の前記クロックジェネレータの出力
   が前記ＰＬＬ回路への入力となっている場合には、その
   ＰＬＬ回路への入力を、もう一方のクロック発生装置内
   のクロックジェネレータの出力に切り換えさせるように
   構成されていることを特徴とするクロック冗長化方式。
2. 【請求項２】 前記クロック発生装置内の前記切り換え
   制御回路は、自装置内の前記故障検出回路により故障が
   検出され、その際に自装置内の前記クロックジェネレー
   タの出力が自装置内のＰＬＬ回路の入力となるように前
   記切り換え回路を制御している場合には、そのＰＬＬ回
   路への入力を、もう一方のクロック発生装置内の前記ク
   ロックジェネレータの出力に切り換えさせると共に、そ
   の切り換えを、前記もう一方のクロック発生装置内の前
   記切り換え制御回路に通知し、この通知を受けた切り換
   え制御回路は、前記もう一方のクロック発生装置内のＰ
   ＬＬ回路への入力を、前記もう一方のクロック発生装置
   内の前記クロックジェネレータの出力に切り換えさせる
   ことを特徴とする請求項１記載のクロック冗長化方式。