JP2578817B2 - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JP2578817B2 JP2578817B2 JP62188165A JP18816587A JP2578817B2 JP 2578817 B2 JP2578817 B2 JP 2578817B2 JP 62188165 A JP62188165 A JP 62188165A JP 18816587 A JP18816587 A JP 18816587A JP 2578817 B2 JP2578817 B2 JP 2578817B2
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- amplifier
- terminal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２つのクロック動作モードを有するマイクロ
プロセッサに関する。
プロセッサに関する。
従来、この種のマイクロプロセッサは、内部発振クロ
ック動作モードのときは、第３図に示すように、外部端
子1,2間に並列に接続された増幅器31、抵抗４と、外部
端子1,2間に接続された水晶またはセラミックでできた
発振子によりクロックを発振し、発振したクロックを増
幅器32を介してクロック信号線10に出力していた。ここ
で、抵抗４は帰還用であり、増幅器32は波形整形用であ
る。
ック動作モードのときは、第３図に示すように、外部端
子1,2間に並列に接続された増幅器31、抵抗４と、外部
端子1,2間に接続された水晶またはセラミックでできた
発振子によりクロックを発振し、発振したクロックを増
幅器32を介してクロック信号線10に出力していた。ここ
で、抵抗４は帰還用であり、増幅器32は波形整形用であ
る。
外部クロック動作モードのときは、外部端子１よりク
ロックが入力され、増幅器31,32を経て入力されたクロ
ックと同相のクロックが出力される。このとき、外部端
子２は特に必要とされていなかった。
ロックが入力され、増幅器31,32を経て入力されたクロ
ックと同相のクロックが出力される。このとき、外部端
子２は特に必要とされていなかった。
〔発明が解決しようとする問題点〕 上述した従来のマイクロプロセッサは、外部クロック
動作モードで動作するとき、外部端子の１つが特に役目
をもっておらず、外部端子が有効に利用されていないと
いう欠点がある。
動作モードで動作するとき、外部端子の１つが特に役目
をもっておらず、外部端子が有効に利用されていないと
いう欠点がある。
本発明のマイクロプロセッサは、発振回路を構成する
回路素子の入力端が接続された第１の外部端子と、回路
素子の出力端が接続された第２の外部端子とを有し、回
路素子とその出力端との間または、回路素子とその入力
端との間のいずれか一方にのみにスイッチ手段を設け、
第１および第２の外部端子間に発振子を接続した時に
は、スイッチング素子を導通せしめ、第１の外部端子に
発振信号を入力する時は、スイッチング素子を非導通に
することを特徴とする。
回路素子の入力端が接続された第１の外部端子と、回路
素子の出力端が接続された第２の外部端子とを有し、回
路素子とその出力端との間または、回路素子とその入力
端との間のいずれか一方にのみにスイッチ手段を設け、
第１および第２の外部端子間に発振子を接続した時に
は、スイッチング素子を導通せしめ、第１の外部端子に
発振信号を入力する時は、スイッチング素子を非導通に
することを特徴とする。
第１のモード信号が出力されているとき、第１、第２
の外部端子に接続されている増幅器、抵抗を、第２のモ
ード信号が出力されたときはいずれかの外部端子から切
離すので第１、第２の外部端子は電気的に独立となり、
第２の外部端子を第１の外部端子と関係のない用途に利
用することが可能となる。
の外部端子に接続されている増幅器、抵抗を、第２のモ
ード信号が出力されたときはいずれかの外部端子から切
離すので第１、第２の外部端子は電気的に独立となり、
第２の外部端子を第１の外部端子と関係のない用途に利
用することが可能となる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマイクロプロセッサの第１の実施例
の外部端子の周辺を示す構成図である。
の外部端子の周辺を示す構成図である。
増幅器31の入力端と抵抗４の一端は外部端子１に接続
されている。トランジスタ51,52は、ゲートがハイレベ
ルにされると、増幅器31の出力端と抵抗４の他端とを外
部端子２に接続された節点Ａに接続し、ゲートがロウレ
ベルにされると切離す。インバータ33はモード信号線９
からモード信号を入力し、入力したモード信号の極性を
反転し、トランジスタ51,52のゲートに出力する。イン
バータ32は、増幅器31の出力を入力し、入力した出力の
極性を反転し、クロック信号線10に出力する。ナンド回
路61,62,アンド回路64,65,ノア回路63,トランジスタ53,
54,インバータ34,35,トライステートバッファ71はポー
ト回路８を構成している。アンド回路64,65は、モード
信号線11がロウレベルの場合、出力をロウレベルとし、
モード信号線11がハイレベルの場合、切換信号線13がハ
イレベルであるとアンド回路65の出力はハイレベルとな
り、切換信号線13のハイレベルをインバータ34を介して
入力するアンド回路64の出力はロウレベルとなり、切換
信号線13がロウレベルであるとアンド回路64,65の出力
レベルは逆となる。ナンド回路61とトライステートバッ
ファ71とは、アンド回路64の出力がハイレベルのしきは
節点Ａのデータをデータライン12に出力し、アンド回路
64の出力がロウレベルのときはトライステートバッファ
71の出力端はハイインピーダンスになり、節点Ａとデー
タライン12は切離される。ナンド回路62、インバータ
35、ノア回路63は、アンド回路65の出力がハイレベルの
ときは、データライン12のレベルでトランジスタ53,54
を駆動してデータライン12のデータを外部端子２に出力
し、アンド回路65の出力がロウレベルのしきは、トラン
ジスタ53,54をオフ状態にしてデータライン12と外部端
子２を切離す。
されている。トランジスタ51,52は、ゲートがハイレベ
ルにされると、増幅器31の出力端と抵抗４の他端とを外
部端子２に接続された節点Ａに接続し、ゲートがロウレ
ベルにされると切離す。インバータ33はモード信号線９
からモード信号を入力し、入力したモード信号の極性を
反転し、トランジスタ51,52のゲートに出力する。イン
バータ32は、増幅器31の出力を入力し、入力した出力の
極性を反転し、クロック信号線10に出力する。ナンド回
路61,62,アンド回路64,65,ノア回路63,トランジスタ53,
54,インバータ34,35,トライステートバッファ71はポー
ト回路８を構成している。アンド回路64,65は、モード
信号線11がロウレベルの場合、出力をロウレベルとし、
モード信号線11がハイレベルの場合、切換信号線13がハ
イレベルであるとアンド回路65の出力はハイレベルとな
り、切換信号線13のハイレベルをインバータ34を介して
入力するアンド回路64の出力はロウレベルとなり、切換
信号線13がロウレベルであるとアンド回路64,65の出力
レベルは逆となる。ナンド回路61とトライステートバッ
ファ71とは、アンド回路64の出力がハイレベルのしきは
節点Ａのデータをデータライン12に出力し、アンド回路
64の出力がロウレベルのときはトライステートバッファ
71の出力端はハイインピーダンスになり、節点Ａとデー
タライン12は切離される。ナンド回路62、インバータ
35、ノア回路63は、アンド回路65の出力がハイレベルの
ときは、データライン12のレベルでトランジスタ53,54
を駆動してデータライン12のデータを外部端子２に出力
し、アンド回路65の出力がロウレベルのしきは、トラン
ジスタ53,54をオフ状態にしてデータライン12と外部端
子２を切離す。
次に本実施例の動作について説明する。
モード信号線11に内部発振によるクロック生成を指示
するロウレベルの第１のモード信号（以降MODE1と記
す）が出力されている場合、トランジスタ51,52は、イ
ンバータ33を介してゲートがハイレベルにされるので、
オンとなる。トランジスタ51,52がオンであると、増幅
器31、抵抗４は外部端子1,2間に接続された発振子（不
図示）とともに発振回路を構成する。発振回路が構成さ
れると、増幅器31の発振出力はインバータ32によって波
形整形されクロック信号線10に出力される。一方、MODE
1を入力しているアンド回路64,65の出力はロウレベルと
なっているので、節点Ａは実質的にポート回路８から切
離されている。
するロウレベルの第１のモード信号（以降MODE1と記
す）が出力されている場合、トランジスタ51,52は、イ
ンバータ33を介してゲートがハイレベルにされるので、
オンとなる。トランジスタ51,52がオンであると、増幅
器31、抵抗４は外部端子1,2間に接続された発振子（不
図示）とともに発振回路を構成する。発振回路が構成さ
れると、増幅器31の発振出力はインバータ32によって波
形整形されクロック信号線10に出力される。一方、MODE
1を入力しているアンド回路64,65の出力はロウレベルと
なっているので、節点Ａは実質的にポート回路８から切
離されている。
モード信号線11に、外部クロック使用を指示するハイ
レベルの第２のモード信号（以降MODE2と記す）が出力
されている場合、トランジスタ51,52はゲートがロウレ
ベルにされるのでオフとなる。トランジスタ51,52がオ
フになると、増幅器31、抵抗４は節点Ａから切離される
ので、増幅器31は外部端子１からクロックを入力し、入
力したクロックをインバータ32を介してクロック信号線
10に出力するバッファアンプとなる。また、アンド回路
64,65はMODE2を入力しているので、切換信号線13の切換
信号により、いずれか一方の出力がハイレベル、他方が
ロウレベルとなる。切換信号がハイレベルであるとアン
ド回路64の出力がロウレベル、アンド回路65の出力がハ
イレベルとなるので、データライン12のデータはナンド
回路62、ノア回路63とトランジスタ53,54を介して外部
端子２に出力される。つまりポート回路８は出力ポート
となる。切換信号がロウレベルであると、アンド回路64
の出力がハイレベル、アンド回路65の出力がロウレベル
となるので、外部端子２のデータがナンド回路61、トラ
イステートバッファ71を介してデータライン12に出力さ
れ、ポート回路８は入力ポートとなる。
レベルの第２のモード信号（以降MODE2と記す）が出力
されている場合、トランジスタ51,52はゲートがロウレ
ベルにされるのでオフとなる。トランジスタ51,52がオ
フになると、増幅器31、抵抗４は節点Ａから切離される
ので、増幅器31は外部端子１からクロックを入力し、入
力したクロックをインバータ32を介してクロック信号線
10に出力するバッファアンプとなる。また、アンド回路
64,65はMODE2を入力しているので、切換信号線13の切換
信号により、いずれか一方の出力がハイレベル、他方が
ロウレベルとなる。切換信号がハイレベルであるとアン
ド回路64の出力がロウレベル、アンド回路65の出力がハ
イレベルとなるので、データライン12のデータはナンド
回路62、ノア回路63とトランジスタ53,54を介して外部
端子２に出力される。つまりポート回路８は出力ポート
となる。切換信号がロウレベルであると、アンド回路64
の出力がハイレベル、アンド回路65の出力がロウレベル
となるので、外部端子２のデータがナンド回路61、トラ
イステートバッファ71を介してデータライン12に出力さ
れ、ポート回路８は入力ポートとなる。
第２図は本発明の第２の実施例を示す構成図である。
インバータ32の入力端は外部端子１に接続され、イン
バータ36の入力端はインバータ32の出力端に、出力端は
クロック信号線10に接続されている。増幅器31の出力端
と抵抗４の一端は外部端子２に接続されている。トラン
ジスタ55,56は、ゲートがハイレベルのとき、それぞれ
増幅器31の入力端と外部端子１、増幅器31の入力端と抵
抗４の他端とを接続する。インバータ37は、モード信号
線11のモード信号の論理レベルを反転してトランジスタ
55,56のゲートに印加する。トライステートバッファ72
はモード信号線11がハイレベルのときはデータライン12
のデータの論理レベルを反転して増幅器31の入力端に出
力し、モード信号線11がロウレベルのときは出力端をハ
イインピーダンスにしてデータライン12と増幅器31間を
切断する。
バータ36の入力端はインバータ32の出力端に、出力端は
クロック信号線10に接続されている。増幅器31の出力端
と抵抗４の一端は外部端子２に接続されている。トラン
ジスタ55,56は、ゲートがハイレベルのとき、それぞれ
増幅器31の入力端と外部端子１、増幅器31の入力端と抵
抗４の他端とを接続する。インバータ37は、モード信号
線11のモード信号の論理レベルを反転してトランジスタ
55,56のゲートに印加する。トライステートバッファ72
はモード信号線11がハイレベルのときはデータライン12
のデータの論理レベルを反転して増幅器31の入力端に出
力し、モード信号線11がロウレベルのときは出力端をハ
イインピーダンスにしてデータライン12と増幅器31間を
切断する。
次に、本実施例の動作について説明する。
モード信号線11にMODE1が出力されていると、トライ
ステートバッファ72の出力端はハイインピーダンスとな
り、トランジスタ55,56はオンとなる。トランジスタ55,
56がオンとなると第１の実施例同様に増幅器31は発振
し、クロックを出力する。
ステートバッファ72の出力端はハイインピーダンスとな
り、トランジスタ55,56はオンとなる。トランジスタ55,
56がオンとなると第１の実施例同様に増幅器31は発振
し、クロックを出力する。
モード信号線11にMODE2が出力されていると、トラン
ジスタ55,56はオフとなり、データライン12は増幅器31
の入力端に接続される。したがって、データライン12の
データはトライステートバッファ72と増幅器31とを介し
て外部端子２に出力され、外部クロックは外部端子１か
らインバータ32,36を介してクロック信号線10に出力さ
れる。
ジスタ55,56はオフとなり、データライン12は増幅器31
の入力端に接続される。したがって、データライン12の
データはトライステートバッファ72と増幅器31とを介し
て外部端子２に出力され、外部クロックは外部端子１か
らインバータ32,36を介してクロック信号線10に出力さ
れる。
第１の実施例においては、外部クロックで動作する場
合、外部端子１がクロック入力端子となり、外部端子２
が入出力ポートとして利用されている。また、内部発振
用の増幅器31はクロックを入力するバッファアンプとし
て利用されている。第２の実施例においては、外部端子
２は出力ポートとして利用されているが入力ポートとす
ることも増幅器31、トライステート72の入出力の向きを
逆にすることで容易に実現できることは明らかである。
なお、第２の実施例は従来例に追加する素子が第１の実
施例に比較し、小数である。
合、外部端子１がクロック入力端子となり、外部端子２
が入出力ポートとして利用されている。また、内部発振
用の増幅器31はクロックを入力するバッファアンプとし
て利用されている。第２の実施例においては、外部端子
２は出力ポートとして利用されているが入力ポートとす
ることも増幅器31、トライステート72の入出力の向きを
逆にすることで容易に実現できることは明らかである。
なお、第２の実施例は従来例に追加する素子が第１の実
施例に比較し、小数である。
以上説明したように本発明は、第１のモード信号が出
力されているとき、第１、第２の外部端子に接続されて
いる増幅器を第２のモード信号が出力されたときはいず
れかの外部端子から切離して、第２の端子を入力ポート
あるいは出力ポートとして使用することにより、第２の
モード信号が出力されているときも第１、第２の外部端
子を有効に利用できる効果がある。
力されているとき、第１、第２の外部端子に接続されて
いる増幅器を第２のモード信号が出力されたときはいず
れかの外部端子から切離して、第２の端子を入力ポート
あるいは出力ポートとして使用することにより、第２の
モード信号が出力されているときも第１、第２の外部端
子を有効に利用できる効果がある。
第１図、第２図はそれぞれ本発明のマイクロプロセッサ
の第１、第２の実施例の外部端子の周辺を示す構成図、
第３図は従来例を示す構成図である。 1,2……外部端子、 31……増幅器、 32,33,〜,37……インバータ、 ４……抵抗、 51,52,〜,56……トランジスタ、 61,62……ナンド回路、 63……ノア回路、 64,65……アンド回路、 71,72……トライステートバッファ、 ８……ポート回路、 10……クロック信号線、 11……モード信号線、 12……データライン、 13……切換信号線。
の第１、第２の実施例の外部端子の周辺を示す構成図、
第３図は従来例を示す構成図である。 1,2……外部端子、 31……増幅器、 32,33,〜,37……インバータ、 ４……抵抗、 51,52,〜,56……トランジスタ、 61,62……ナンド回路、 63……ノア回路、 64,65……アンド回路、 71,72……トライステートバッファ、 ８……ポート回路、 10……クロック信号線、 11……モード信号線、 12……データライン、 13……切換信号線。
Claims (1)
- 【請求項１】増幅器と抵抗との並列接続により、閉ルー
プを構成するように設けられた回路を発振回路の一部と
して有し、前記回路の一端を第１の外部端子に直接もし
くは第１のスイッチ手段を介して接続し、他端を第２の
外部端子に接続したマイクロプロセッサにおいて、 前記閉ループを遮断するように設けられた第２のスイッ
チ手段と、前記第２の外部端子と内部データラインとの
接続および非接続を制御する制御手段とを設け、前記第
２のスイッチ手段もしくは前記第１および第２のスイッ
チ手段と前記制御手段とを排他的に制御することを特徴
とするマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188165A JP2578817B2 (ja) | 1987-07-27 | 1987-07-27 | マイクロプロセツサ |
| US07/223,581 US4910703A (en) | 1987-07-27 | 1988-07-25 | Data processing unit having multiple-purpose port used as a resonator connection port in first mode and as a data i/o port in second mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188165A JP2578817B2 (ja) | 1987-07-27 | 1987-07-27 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431258A JPS6431258A (en) | 1989-02-01 |
| JP2578817B2 true JP2578817B2 (ja) | 1997-02-05 |
Family
ID=16218890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188165A Expired - Lifetime JP2578817B2 (ja) | 1987-07-27 | 1987-07-27 | マイクロプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4910703A (ja) |
| JP (1) | JP2578817B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101498A (en) * | 1987-12-31 | 1992-03-31 | Texas Instruments Incorporated | Pin selectable multi-mode processor |
| JPH02132514A (ja) * | 1988-07-04 | 1990-05-22 | Canon Inc | ドライブインターフェイス |
| US4959557A (en) * | 1989-05-18 | 1990-09-25 | Compaq Computer Corporation | Negative feedback circuit to control the duty cycle of a logic system clock |
| US5424661A (en) * | 1993-08-12 | 1995-06-13 | Winbond Electronics North America Corp. | Sensor circuit |
| US6138246A (en) * | 1998-12-31 | 2000-10-24 | Ericsson Inc. | Dual clock signal generating circuit |
| JP3681611B2 (ja) * | 2000-04-06 | 2005-08-10 | Ｎｅｃエレクトロニクス株式会社 | マイクロコンピュータ |
| JP5341698B2 (ja) * | 2009-09-28 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8472278B2 (en) | 2010-04-09 | 2013-06-25 | Qualcomm Incorporated | Circuits, systems and methods for adjusting clock signals based on measured performance characteristics |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4349870A (en) * | 1979-09-05 | 1982-09-14 | Motorola, Inc. | Microcomputer with programmable multi-function port |
| NL8203921A (nl) * | 1982-10-11 | 1984-05-01 | Philips Nv | Multipel redundant kloksysteem, bevattende een aantal onderling synchroniserende klokken, en klokschakeling voor gebruik in zo een kloksysteem. |
| US4691342A (en) * | 1983-09-09 | 1987-09-01 | Cts Corporation | Multi-speed, full duplex modem |
| US4691126A (en) * | 1985-08-29 | 1987-09-01 | Sperry Corporation | Redundant synchronous clock system |
| US4725835A (en) * | 1985-09-13 | 1988-02-16 | T-Bar Incorporated | Time multiplexed bus matrix switching system |
| US4672299A (en) * | 1986-05-23 | 1987-06-09 | American Telephone And Telegraph Co. | Clock control circuit for phase control |
-
1987
- 1987-07-27 JP JP62188165A patent/JP2578817B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-25 US US07/223,581 patent/US4910703A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431258A (en) | 1989-02-01 |
| US4910703A (en) | 1990-03-20 |
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