JPH0669727A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0669727A JPH0669727A JP4217572A JP21757292A JPH0669727A JP H0669727 A JPH0669727 A JP H0669727A JP 4217572 A JP4217572 A JP 4217572A JP 21757292 A JP21757292 A JP 21757292A JP H0669727 A JPH0669727 A JP H0669727A
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- JP
- Japan
- Prior art keywords
- clock
- input
- input terminal
- transfer gate
- clock signal
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- Pending
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】水晶発振子を接続し、または、外部回路で生成
させたクロック信号を入力させて、クロック信号を生成
させることができ、しかも、外部からの信号によりクロ
ック発振を停止させることのできる発振回路において、
外部からのクロック信号により動作させている場合にク
ロック発振を停止させても、内部のＣＭＯＳインバータ
には貫通電流が流れないようにする。 【構成】入力端子１に、スイッチとして作用するトラン
スァゲート１０の入力端を接続し、トランスファゲート
１０の出力端と入力端子２との間に直列に、帰還抵抗と
して作用するトランスファゲート３を接続する。入力端
子６には外部からクロック停止要求信号が入力される。
このクロック停止要求信号は、トランスファゲート１
０，３のそれぞれのＰＭＯＳトランジスタおよびクロッ
ク停止用のＮＭＯＳトランジスタＱＮ2 のゲート電極に
直接入力され、トランスファゲート１０，３のそれぞれ
のＮＭＯＳトランジスタのゲート電極には、インバータ
１１，７によって反転されて入力される。
させたクロック信号を入力させて、クロック信号を生成
させることができ、しかも、外部からの信号によりクロ
ック発振を停止させることのできる発振回路において、
外部からのクロック信号により動作させている場合にク
ロック発振を停止させても、内部のＣＭＯＳインバータ
には貫通電流が流れないようにする。 【構成】入力端子１に、スイッチとして作用するトラン
スァゲート１０の入力端を接続し、トランスファゲート
１０の出力端と入力端子２との間に直列に、帰還抵抗と
して作用するトランスファゲート３を接続する。入力端
子６には外部からクロック停止要求信号が入力される。
このクロック停止要求信号は、トランスファゲート１
０，３のそれぞれのＰＭＯＳトランジスタおよびクロッ
ク停止用のＮＭＯＳトランジスタＱＮ2 のゲート電極に
直接入力され、トランスファゲート１０，３のそれぞれ
のＮＭＯＳトランジスタのゲート電極には、インバータ
１１，７によって反転されて入力される。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に水
晶発振子を接続させること、または外部からクロック信
号を入力させることによって、集積化された回路を動作
させるのに必要なクロック信号を生成することが可能で
あり、また、からクロック停止要求信号を入力すること
によって発振を停止させ、クロック信号の生成を行なわ
ないようにすることが可能な発振回路に関する。
晶発振子を接続させること、または外部からクロック信
号を入力させることによって、集積化された回路を動作
させるのに必要なクロック信号を生成することが可能で
あり、また、からクロック停止要求信号を入力すること
によって発振を停止させ、クロック信号の生成を行なわ
ないようにすることが可能な発振回路に関する。
【０００２】
【従来の技術】この種の従来の発振回路の一例の回路図
を図３に示す。図３を参照すると、この発振回路では、
入力端子１と２との間にトランスファゲート３が接続さ
れ、このトランスファゲート３と並列に、ＮＭＯＳトラ
ンジスタＱＮ1 とＰＭＯＳトランジスタＱＰ1 とで構成
されるＣＭＯＳインバータが接続されている。トランス
ファゲート３は、これを構成するＭＯＳトランジスタの
ディメンジョン比が小さいもので、抵抗の役割を果た
す。この発振回路では、入力端子１と入力端子２との間
に発振子（図示せず）を接続することによって、トラン
スファゲート３とインバータとからなる帰還回路により
発振が起こる。帰還回路の出力端である節点Ｎ1 にはイ
ンバータ４が接続され、インバータ４の出力端は出力端
子５に接続されており、ここからの出力信号が、例えば
集積回路の内部回路（図示せず）でクロック信号として
使用される。発振子のかわりに外部で生成させたクロッ
ク信号を使用する場合には、入力端子１に外部からクロ
ック信号を入力することによって、同様に内部回路動作
用のクロック信号を得ることができる。
を図３に示す。図３を参照すると、この発振回路では、
入力端子１と２との間にトランスファゲート３が接続さ
れ、このトランスファゲート３と並列に、ＮＭＯＳトラ
ンジスタＱＮ1 とＰＭＯＳトランジスタＱＰ1 とで構成
されるＣＭＯＳインバータが接続されている。トランス
ファゲート３は、これを構成するＭＯＳトランジスタの
ディメンジョン比が小さいもので、抵抗の役割を果た
す。この発振回路では、入力端子１と入力端子２との間
に発振子（図示せず）を接続することによって、トラン
スファゲート３とインバータとからなる帰還回路により
発振が起こる。帰還回路の出力端である節点Ｎ1 にはイ
ンバータ４が接続され、インバータ４の出力端は出力端
子５に接続されており、ここからの出力信号が、例えば
集積回路の内部回路（図示せず）でクロック信号として
使用される。発振子のかわりに外部で生成させたクロッ
ク信号を使用する場合には、入力端子１に外部からクロ
ック信号を入力することによって、同様に内部回路動作
用のクロック信号を得ることができる。
【０００３】入力端子６には、外部からクロック停止要
求信号が入力される。このクロック停止要求信号は、ト
ランスファゲート３を構成するＰＭＯＳトランジスタの
ゲート電極に直接入力されると共に、インバータ７によ
って反転されてトランスファゲート３のＮＭＯＳトラン
ジスタのゲート電極に入力される。クロック停止要求信
号はまた、入力端子１と接地端子８との間に設けられた
ＮＭＯＳトランジスタＱＮ2 のゲート電極にも直接入力
される。クロック生成を停止させる場合には、クロック
停止要求信号がハイレベルになりトランスファゲート３
がオフになる。同時に、ＮＭＯＳトランジスタＱＮ2 が
オンすることにより、ＰＭＯＳトランジスタＱＰ1 とＮ
ＭＯＳトランジスタＱＮ1 とからなるインバータの入力
がロウレベルに固定され発振が停止する。
求信号が入力される。このクロック停止要求信号は、ト
ランスファゲート３を構成するＰＭＯＳトランジスタの
ゲート電極に直接入力されると共に、インバータ７によ
って反転されてトランスファゲート３のＮＭＯＳトラン
ジスタのゲート電極に入力される。クロック停止要求信
号はまた、入力端子１と接地端子８との間に設けられた
ＮＭＯＳトランジスタＱＮ2 のゲート電極にも直接入力
される。クロック生成を停止させる場合には、クロック
停止要求信号がハイレベルになりトランスファゲート３
がオフになる。同時に、ＮＭＯＳトランジスタＱＮ2 が
オンすることにより、ＰＭＯＳトランジスタＱＰ1 とＮ
ＭＯＳトランジスタＱＮ1 とからなるインバータの入力
がロウレベルに固定され発振が停止する。
【０００４】
【発明が解決しようとする課題】上述した従来の発振回
路では、外部の回路により生成されたクロック信号を用
いて回路を動作させる場合、出力クロック信号を停止さ
せる時に貫通電流が発生する可能性がある。以下にその
説明をする。
路では、外部の回路により生成されたクロック信号を用
いて回路を動作させる場合、出力クロック信号を停止さ
せる時に貫通電流が発生する可能性がある。以下にその
説明をする。
【０００５】図３において、入力端子１に外部からのク
ロック信号が入力されている時、クロック停止要求信号
がアクティブ（ハイレベル）になることにより、ＮＭＯ
ＳトランジスタＱＮ2 がオンすると、ＮＭＯＳトランジ
スタＱＮ2 と外部のクロックドライバ（図示せず）との
駆動能力比によっては、ＰＭＯＳトランジスタＱＰ1と
ＮＭＯＳトランジスタＱＮ1 とからなるインバータのゲ
ート電位が中間電位になる可能性がある。そうすると、
ＰＭＯＳトランジスタＱＰ1 とＮＭＯＳトランジスタＱ
Ｎ1 とは完全にオフまたはオンにならないので、ＰＭＯ
ＳトランジスタＱＰ1 のソース電極が接続されている高
位電源端子９からＮＭＯＳトランジスタＱＮ1 のソース
電極が接続されている接地端子８に貫通電流が流れてし
まう。通常、ＰＭＯＳトランジスタＱＰ1 およびＮＭＯ
ＳトランジスタＱＮ1 には、ディメンジョン比の大きい
ものが使用されているので、貫通電流の値は数ミリアン
ペア程度にもなる。
ロック信号が入力されている時、クロック停止要求信号
がアクティブ（ハイレベル）になることにより、ＮＭＯ
ＳトランジスタＱＮ2 がオンすると、ＮＭＯＳトランジ
スタＱＮ2 と外部のクロックドライバ（図示せず）との
駆動能力比によっては、ＰＭＯＳトランジスタＱＰ1と
ＮＭＯＳトランジスタＱＮ1 とからなるインバータのゲ
ート電位が中間電位になる可能性がある。そうすると、
ＰＭＯＳトランジスタＱＰ1 とＮＭＯＳトランジスタＱ
Ｎ1 とは完全にオフまたはオンにならないので、ＰＭＯ
ＳトランジスタＱＰ1 のソース電極が接続されている高
位電源端子９からＮＭＯＳトランジスタＱＮ1 のソース
電極が接続されている接地端子８に貫通電流が流れてし
まう。通常、ＰＭＯＳトランジスタＱＰ1 およびＮＭＯ
ＳトランジスタＱＮ1 には、ディメンジョン比の大きい
ものが使用されているので、貫通電流の値は数ミリアン
ペア程度にもなる。
【０００６】この結果、本来、消費電力を低減させるた
めにクロック信号を停止させているのにも関わらず、消
費電力を低減させることはできず、むしろ、貫通電流が
流れる部分の配線の寿命が短くなって信頼性が低下する
など、悪影響が誘起されてしまう。
めにクロック信号を停止させているのにも関わらず、消
費電力を低減させることはできず、むしろ、貫通電流が
流れる部分の配線の寿命が短くなって信頼性が低下する
など、悪影響が誘起されてしまう。
【０００７】本発明は上述のような従来の発振回路の問
題点に鑑みてなされたものであって、外部からクロック
信号を入力されて動作している時に、外部からのクロッ
ク停止要求信号によってクロック生成を停止する場合で
も、貫通電流が発生する恐れのない、低消費電力性およ
び高信頼度性に秀れた発振回路を提供することを目的と
する。
題点に鑑みてなされたものであって、外部からクロック
信号を入力されて動作している時に、外部からのクロッ
ク停止要求信号によってクロック生成を停止する場合で
も、貫通電流が発生する恐れのない、低消費電力性およ
び高信頼度性に秀れた発振回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明の発振回路は、水
晶発振子などのような発振子を介在させうるように構成
された２つの入力端子と、抵抗として作用するトランス
ファゲートとこのトランスファゲートに並列に接続され
たＣＭＯＳインバータとからなる、前記２つの入力端子
間に設けられた帰還回路と、前記ＣＭＯＳインバータの
入力端と接地端子との間に設けられたスイッチングトラ
ンジスタとを含み、前記２つの入力端子の間に発振子を
接続して前記帰還回路によって発振を行わせ、または、
前記２つの入力端子の少なくとも一方の入力端子に外部
からのクロック信号を入力して、外部へ供給するクロッ
ク信号を生成させ、前記スイッチングトランジスタを外
部からのクロック停止要求信号によってオン状態にして
前記外部へ供給するクロック信号の生成を停止させうる
ように構成された発振回路において、前記ＣＭＯＳイン
バータの入力端と、前記２つの入力端子のうち前記ＣＭ
ＯＳインバータの前記入力端側の入力端子との間に、前
記クロック停止要求信号によってオフ状態にされるトラ
ンスファゲートを設けたことを特徴としている。
晶発振子などのような発振子を介在させうるように構成
された２つの入力端子と、抵抗として作用するトランス
ファゲートとこのトランスファゲートに並列に接続され
たＣＭＯＳインバータとからなる、前記２つの入力端子
間に設けられた帰還回路と、前記ＣＭＯＳインバータの
入力端と接地端子との間に設けられたスイッチングトラ
ンジスタとを含み、前記２つの入力端子の間に発振子を
接続して前記帰還回路によって発振を行わせ、または、
前記２つの入力端子の少なくとも一方の入力端子に外部
からのクロック信号を入力して、外部へ供給するクロッ
ク信号を生成させ、前記スイッチングトランジスタを外
部からのクロック停止要求信号によってオン状態にして
前記外部へ供給するクロック信号の生成を停止させうる
ように構成された発振回路において、前記ＣＭＯＳイン
バータの入力端と、前記２つの入力端子のうち前記ＣＭ
ＯＳインバータの前記入力端側の入力端子との間に、前
記クロック停止要求信号によってオフ状態にされるトラ
ンスファゲートを設けたことを特徴としている。
【０００９】
【実施例】次に、本発明の好適な実施例について、図面
を用いて説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると、本実施例では、入力端
子１と２との間には水晶発振子（図示せず）が接続さ
れ、入力端子１にはトランスファゲート１０の入力端が
接続されている。このトランスファゲート１０にはディ
メンジョンの大きいトランスファゲートを用い、出力波
形が鈍らないようにしている。トランスファゲート１０
の出力端（節点Ｎ2 ）と入力端子２との間には直列にト
ランスファゲート３が接続されている。このトランスフ
ァゲート３には並列に、ＰＭＯＳトランジスタＱＰ1 と
ＮＭＯＳトランジスタＱＮ1 とで構成されるインバータ
が接続されている。２つのＭＯＳトランジスタＱＰ1 ，
ＱＮ1 のドレイン電極はインバータ４の入力端に接続さ
れ、このインバータ４の出力信号が、例えば集積回路の
内部回路動作用のクロック信号として、出力端子５から
供給される。入力端子６には外部からのクロック停止要
求信号が入力される。このクロック停止要求信号は、ト
ランスファゲート３およびトランスファゲート１０のそ
れぞれのＰＭＯＳトランジスタのゲート電極に直接入力
されると共に、２つのトランスファゲートのそれぞれの
ＮＭＯＳトランジスタのゲート電極に、インバータ７ま
たはインバータ１１によって反転されて入力される。ク
ロック停止要求信号はまた、節点Ｎ2 （トランスファゲ
ート１０の出力端とトランスファゲート３の入力端との
接続点）と接地端子８との間に設けられたＮＭＯＳトラ
ンジスタＱＮ2 のゲート電極にも直接入力される。クロ
ックを停止させる場合には、入力端子６に入力されるク
ロック停止要求信号がハイレベルになり、２つのトラン
スファゲート１０，３がオフになる。そして、ＮＭＯＳ
トランジスタＱＮ2 がオンすることにより、ＰＭＯＳト
ランジスタＱＰ1 とＮＭＯＳトランジスタＱＮ1とから
なるインバータの入力はロウレベルになり、発振が停止
する。
を用いて説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると、本実施例では、入力端
子１と２との間には水晶発振子（図示せず）が接続さ
れ、入力端子１にはトランスファゲート１０の入力端が
接続されている。このトランスファゲート１０にはディ
メンジョンの大きいトランスファゲートを用い、出力波
形が鈍らないようにしている。トランスファゲート１０
の出力端（節点Ｎ2 ）と入力端子２との間には直列にト
ランスファゲート３が接続されている。このトランスフ
ァゲート３には並列に、ＰＭＯＳトランジスタＱＰ1 と
ＮＭＯＳトランジスタＱＮ1 とで構成されるインバータ
が接続されている。２つのＭＯＳトランジスタＱＰ1 ，
ＱＮ1 のドレイン電極はインバータ４の入力端に接続さ
れ、このインバータ４の出力信号が、例えば集積回路の
内部回路動作用のクロック信号として、出力端子５から
供給される。入力端子６には外部からのクロック停止要
求信号が入力される。このクロック停止要求信号は、ト
ランスファゲート３およびトランスファゲート１０のそ
れぞれのＰＭＯＳトランジスタのゲート電極に直接入力
されると共に、２つのトランスファゲートのそれぞれの
ＮＭＯＳトランジスタのゲート電極に、インバータ７ま
たはインバータ１１によって反転されて入力される。ク
ロック停止要求信号はまた、節点Ｎ2 （トランスファゲ
ート１０の出力端とトランスファゲート３の入力端との
接続点）と接地端子８との間に設けられたＮＭＯＳトラ
ンジスタＱＮ2 のゲート電極にも直接入力される。クロ
ックを停止させる場合には、入力端子６に入力されるク
ロック停止要求信号がハイレベルになり、２つのトラン
スファゲート１０，３がオフになる。そして、ＮＭＯＳ
トランジスタＱＮ2 がオンすることにより、ＰＭＯＳト
ランジスタＱＰ1 とＮＭＯＳトランジスタＱＮ1とから
なるインバータの入力はロウレベルになり、発振が停止
する。
【００１０】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の回路図である。
図２を参照すると、本実施例では、入力端子１と入力端
子２との間には水晶発振子（図示せず）が接続され、入
力端子１にはトランスファゲート１０の入力端が接続さ
れている。このトランスファゲート１０の出力端（節点
Ｎ2 ）と入力端子２との間に、２つのトランスファゲー
ト３，１２が直列に接続されている。トランスファゲー
ト３には並列に、ＰＭＯＳトランジスタＱＰ1とＮＭＯ
ＳトランジスタＱＮ1 とで構成されるインバータが接続
されている。このインバータの２つのＭＯＳトランジス
タＱＰ1 ，ＱＮ1 のドレイン電極はトランスファゲート
１２の入力端（節点Ｎ1 ）に接続されている。節点Ｎ1
はインバータ４の入力端に接続され、このインバータ４
の出力信号が内部回路動作用のクロック信号として出力
端子５から外部へ供給される。入力端子６には外部から
のクロック停止要求信号が入力される。このクロック停
止要求信号は、トランスファゲート３，１０および１２
のそれぞれのＰＭＯＳトランジスタのゲート電極に直接
入力されると共に、これら３つのトランスファゲートの
それぞれのＮＭＯＳトランジスタのゲート電極に、イン
バータ７，１１または１３によって反転されて入力され
る。クロック停止要求信号はまた、節点Ｎ2 （トランス
ファゲート１０の出力端とトランスファゲート３の入力
端との接続点）と接地端子８との間に設けられたＮＭＯ
ＳトランジスタＱＮ2 のゲート電極にも直接入力され
る。本実施例を外部からクロック信号を入力して使用す
る場合、入力端子１に外部からのクロック信号が入力さ
れ、入力端子２に、入力端子１に入力されるクロック信
号とは逆位相のクロック信号を入力することができる。
クロック生成を停止させたい場合には、クロック停止要
求信号により入力端子６がハイレベルになる。そうする
と、３つのトランスファゲート３，１０，１２が全てオ
フになり、節点Ｎ1がハイレベルに固定されるので、出
力端子５はロウレベルになり、内部回路動作用クロック
信号は停止する。
する。図２は、本発明の第２の実施例の回路図である。
図２を参照すると、本実施例では、入力端子１と入力端
子２との間には水晶発振子（図示せず）が接続され、入
力端子１にはトランスファゲート１０の入力端が接続さ
れている。このトランスファゲート１０の出力端（節点
Ｎ2 ）と入力端子２との間に、２つのトランスファゲー
ト３，１２が直列に接続されている。トランスファゲー
ト３には並列に、ＰＭＯＳトランジスタＱＰ1とＮＭＯ
ＳトランジスタＱＮ1 とで構成されるインバータが接続
されている。このインバータの２つのＭＯＳトランジス
タＱＰ1 ，ＱＮ1 のドレイン電極はトランスファゲート
１２の入力端（節点Ｎ1 ）に接続されている。節点Ｎ1
はインバータ４の入力端に接続され、このインバータ４
の出力信号が内部回路動作用のクロック信号として出力
端子５から外部へ供給される。入力端子６には外部から
のクロック停止要求信号が入力される。このクロック停
止要求信号は、トランスファゲート３，１０および１２
のそれぞれのＰＭＯＳトランジスタのゲート電極に直接
入力されると共に、これら３つのトランスファゲートの
それぞれのＮＭＯＳトランジスタのゲート電極に、イン
バータ７，１１または１３によって反転されて入力され
る。クロック停止要求信号はまた、節点Ｎ2 （トランス
ファゲート１０の出力端とトランスファゲート３の入力
端との接続点）と接地端子８との間に設けられたＮＭＯ
ＳトランジスタＱＮ2 のゲート電極にも直接入力され
る。本実施例を外部からクロック信号を入力して使用す
る場合、入力端子１に外部からのクロック信号が入力さ
れ、入力端子２に、入力端子１に入力されるクロック信
号とは逆位相のクロック信号を入力することができる。
クロック生成を停止させたい場合には、クロック停止要
求信号により入力端子６がハイレベルになる。そうする
と、３つのトランスファゲート３，１０，１２が全てオ
フになり、節点Ｎ1がハイレベルに固定されるので、出
力端子５はロウレベルになり、内部回路動作用クロック
信号は停止する。
【００１１】
【発明の効果】以上説明したように、本発明の発振回路
は、外部からのクロック信号が入力される入力端子と、
内部のＣＭＯＳインバータの入力端との間に、外部から
のクロック停止要求信号によって開放状態にされるトラ
ンスファゲートを備えている。従って、本発明の発振回
路では、クロック入力端子とＣＭＯＳインバータとの間
を、クロック停止要求信号で開放状態にすることによっ
て、ＣＭＯＳインバータの入力電位が中間電位になるこ
とを防ぎ、ＣＭＯＳインバータに貫通電流が流れないよ
うにすることができる。
は、外部からのクロック信号が入力される入力端子と、
内部のＣＭＯＳインバータの入力端との間に、外部から
のクロック停止要求信号によって開放状態にされるトラ
ンスファゲートを備えている。従って、本発明の発振回
路では、クロック入力端子とＣＭＯＳインバータとの間
を、クロック停止要求信号で開放状態にすることによっ
て、ＣＭＯＳインバータの入力電位が中間電位になるこ
とを防ぎ、ＣＭＯＳインバータに貫通電流が流れないよ
うにすることができる。
【００１２】このことにより本発明によれば、発振源と
して外部のクロック信号を用いる場合にも、水晶発振子
を用いる場合と同様に、消費電力を少なく抑えたままで
クロック信号生成動作を停止することができる。本発明
の発振回路を、例えば半導体集積回路のクロック供給源
として用いれば、チップ上のクロック信号に同期したク
ロック信号を生成でき、しかも消費電力の増加を伴わず
にクロックを停止できるクロックシステムを構成するこ
とができる。このことは、従来、発振回路の発振源とし
て外部クロック信号を用いた場合には、クロックを停止
させると貫通電流が発生するために、外部で生成したク
ロック信号に同期させて動作させるような回路において
はそのクロックを停止させることができず、低消費電力
を狙った電子システムを構築することが不可能であった
ことに比較して、非常に大きな利点である。
して外部のクロック信号を用いる場合にも、水晶発振子
を用いる場合と同様に、消費電力を少なく抑えたままで
クロック信号生成動作を停止することができる。本発明
の発振回路を、例えば半導体集積回路のクロック供給源
として用いれば、チップ上のクロック信号に同期したク
ロック信号を生成でき、しかも消費電力の増加を伴わず
にクロックを停止できるクロックシステムを構成するこ
とができる。このことは、従来、発振回路の発振源とし
て外部クロック信号を用いた場合には、クロックを停止
させると貫通電流が発生するために、外部で生成したク
ロック信号に同期させて動作させるような回路において
はそのクロックを停止させることができず、低消費電力
を狙った電子システムを構築することが不可能であった
ことに比較して、非常に大きな利点である。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の発振回路の一例の回路図である。
１，２，６ 入力端子 ３，１０，１２ トランスファゲート ４，７，１１，１３ インバータ ５ 出力端子 ８ 接地端子 ９ 高位電源端子
Claims (1)
- 【請求項１】 水晶発振子などのような発振子を介在さ
せうるように構成された２つの入力端子と、 抵抗として作用するトランスファゲートとこのトランス
ファゲートに並列に接続されたＣＭＯＳインバータとか
らなる、前記２つの入力端子間に設けられた帰還回路
と、 前記ＣＭＯＳインバータの入力端と接地端子との間に設
けられたスイッチングトランジスタとを含み、 前記２つの入力端子の間に発振子を接続して前記帰還回
路によって発振を行わせ、または、前記２つの入力端子
の少なくとも一方の入力端子に外部からのクロック信号
を入力して、外部へ供給するクロック信号を生成させ、
前記スイッチングトランジスタを外部からのクロック停
止要求信号によってオン状態にして前記外部へ供給する
クロック信号の生成を停止させうるように構成された発
振回路において、 前記ＣＭＯＳインバータの入力端と、前記２つの入力端
子のうち前記ＣＭＯＳインバータの前記入力端側の入力
端子との間に、前記クロック停止要求信号によってオフ
状態にされるトランスファゲートを設けたことを特徴と
する発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217572A JPH0669727A (ja) | 1992-08-17 | 1992-08-17 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217572A JPH0669727A (ja) | 1992-08-17 | 1992-08-17 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669727A true JPH0669727A (ja) | 1994-03-11 |
Family
ID=16706378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217572A Pending JPH0669727A (ja) | 1992-08-17 | 1992-08-17 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8781410B2 (en) | 2011-03-17 | 2014-07-15 | Kabushiki Kaisha Toshiba | Radio communication device, transmission circuit and buffer circuit |
-
1992
- 1992-08-17 JP JP4217572A patent/JPH0669727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8781410B2 (en) | 2011-03-17 | 2014-07-15 | Kabushiki Kaisha Toshiba | Radio communication device, transmission circuit and buffer circuit |
| US9059781B2 (en) | 2011-03-17 | 2015-06-16 | Kabushiki Kaisha Toshiba | Radio communication device, transmission circuit and buffer circuit |
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