JPH0677731A - 発振制御回路および発振回路 - Google Patents
発振制御回路および発振回路Info
- Publication number
- JPH0677731A JPH0677731A JP11922092A JP11922092A JPH0677731A JP H0677731 A JPH0677731 A JP H0677731A JP 11922092 A JP11922092 A JP 11922092A JP 11922092 A JP11922092 A JP 11922092A JP H0677731 A JPH0677731 A JP H0677731A
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- JP
- Japan
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- oscillation
- cmos inverter
- mostr
- resistance
- resistor
- Prior art date
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- Pending
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】 より低電圧で発振可能な発振制御回路および
発振回路を提供する。 【構成】 ＣＭＯＳインバータ１と、ＣＭＯＳインバー
タ１に並列に接続した第１の抵抗２と、ＣＭＯＳインバ
ータ１を構成しているトランジスタのうち少なくとも１
つのトランジスタに並列に接続した第２の抵抗３とによ
り発振制御回路Ａを構成し、発振制御回路ＡのＣＭＯＳ
インバータ１および第１の抵抗２に並列に水晶振動子４
を接続することにより発振回路を構成している。
発振回路を提供する。 【構成】 ＣＭＯＳインバータ１と、ＣＭＯＳインバー
タ１に並列に接続した第１の抵抗２と、ＣＭＯＳインバ
ータ１を構成しているトランジスタのうち少なくとも１
つのトランジスタに並列に接続した第２の抵抗３とによ
り発振制御回路Ａを構成し、発振制御回路ＡのＣＭＯＳ
インバータ１および第１の抵抗２に並列に水晶振動子４
を接続することにより発振回路を構成している。
Description
【０００１】
【産業上の利用分野】本発明は、発振制御回路および発
振回路に関するものである。
振回路に関するものである。
【０００２】
【従来の技術】従来は、例えば図４に示したように、Ｃ
ＭＯＳインバータ４１とこれに並列に接続された抵抗４
２とで発振制御回路が構成され、この発振制御回路のＣ
ＭＯＳインバータ４１の入力端子４３ａと出力端子４３
ｂとの間に水晶振動子４４を接続して発振回路が構成さ
れている。
ＭＯＳインバータ４１とこれに並列に接続された抵抗４
２とで発振制御回路が構成され、この発振制御回路のＣ
ＭＯＳインバータ４１の入力端子４３ａと出力端子４３
ｂとの間に水晶振動子４４を接続して発振回路が構成さ
れている。
【０００３】
【発明が解決しようとする課題】上記従来のものでは、
ＣＭＯＳインバータ４１を構成しているＰチャネルＭＯ
Ｓトランジスタ４１ａのゲート−ソース間のスレッショ
ルド電圧とＮチャネルＭＯＳトランジスタ４１ｂのゲー
ト−ソース間のスレッショルド電圧の和以上の電源電圧
が供給されないとＣＭＯＳインバータ４１がアンプとし
て機能しないため発振が開始されなかった。
ＣＭＯＳインバータ４１を構成しているＰチャネルＭＯ
Ｓトランジスタ４１ａのゲート−ソース間のスレッショ
ルド電圧とＮチャネルＭＯＳトランジスタ４１ｂのゲー
ト−ソース間のスレッショルド電圧の和以上の電源電圧
が供給されないとＣＭＯＳインバータ４１がアンプとし
て機能しないため発振が開始されなかった。
【０００４】本発明は、より低電圧で発振可能な発振制
御回路および発振回路を提供することを目的としてい
る。
御回路および発振回路を提供することを目的としてい
る。
【０００５】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータと、このＣＭＯＳインバータに並列に接続した第
１の抵抗と、上記ＣＭＯＳインバータを構成している複
数のトランジスタのうち少なくとも１つのトランジスタ
に並列に接続した第２の抵抗とを設けることにより、上
記課題を解決するものである。また、ＣＭＯＳインバー
タと、このＣＭＯＳインバータに並列に接続した第１の
抵抗と、上記ＣＭＯＳインバータおよび上記第１の抵抗
に並列に接続した水晶振動子と、上記ＣＭＯＳインバー
タを構成している複数のトランジスタのうち少なくとも
１つのトランジスタに並列に接続した第２の抵抗とを設
けることにより、上記課題を解決するものである。
バータと、このＣＭＯＳインバータに並列に接続した第
１の抵抗と、上記ＣＭＯＳインバータを構成している複
数のトランジスタのうち少なくとも１つのトランジスタ
に並列に接続した第２の抵抗とを設けることにより、上
記課題を解決するものである。また、ＣＭＯＳインバー
タと、このＣＭＯＳインバータに並列に接続した第１の
抵抗と、上記ＣＭＯＳインバータおよび上記第１の抵抗
に並列に接続した水晶振動子と、上記ＣＭＯＳインバー
タを構成している複数のトランジスタのうち少なくとも
１つのトランジスタに並列に接続した第２の抵抗とを設
けることにより、上記課題を解決するものである。
【０００６】
【実施例】まず、本発明の第１の実施例を図面に基づい
て説明する。
て説明する。
【０００７】図１において、１ａはＰチャネルＭＯＳト
ランジスタ、１ｂはＮチャネルＭＯＳトランジスタであ
り、こられによりＣＭＯＳインバータ１が構成される。
ＰチャネルＭＯＳトランジスタ１ａのソースはプラス電
源ライン（図示せず。）に接続し、ＮチャネルＭＯＳト
ランジスタ１ｂのソースはグランドライン（図示せ
ず。）に接続している。２はＣＭＯＳインバータ１に並
列に接続された第１の抵抗、３はＰチャネルＭＯＳトラ
ンジスタ１ａに並列に接続された第２の抵抗であり、こ
の場合はＣＭＯＳインバータ１の出力端子と上記プラス
電源ライン間に接続されたプルアップ抵抗となってい
る。このプルアップ抵抗３の抵抗値はＰチャネルＭＯＳ
トランジスタ１ａおよびＮチャネルＭＯＳトランジスタ
１ｂのオン抵抗より十分大きくかつオフ抵抗より十分小
さい値（例えば１０キロオーム）であることが好まし
い。１〜３により発振制御回路Ａが構成される。この発
振制御回路Ａは１つの基板上に形成される集積回路であ
る。４は水晶振動子であり、この集積回路の外部接続用
端子５ａ、５ｂによりＣＭＯＳインバータ１および第１
の抵抗２に並列に接続している。６ａおよび６ｂはコン
デンサである。
ランジスタ、１ｂはＮチャネルＭＯＳトランジスタであ
り、こられによりＣＭＯＳインバータ１が構成される。
ＰチャネルＭＯＳトランジスタ１ａのソースはプラス電
源ライン（図示せず。）に接続し、ＮチャネルＭＯＳト
ランジスタ１ｂのソースはグランドライン（図示せ
ず。）に接続している。２はＣＭＯＳインバータ１に並
列に接続された第１の抵抗、３はＰチャネルＭＯＳトラ
ンジスタ１ａに並列に接続された第２の抵抗であり、こ
の場合はＣＭＯＳインバータ１の出力端子と上記プラス
電源ライン間に接続されたプルアップ抵抗となってい
る。このプルアップ抵抗３の抵抗値はＰチャネルＭＯＳ
トランジスタ１ａおよびＮチャネルＭＯＳトランジスタ
１ｂのオン抵抗より十分大きくかつオフ抵抗より十分小
さい値（例えば１０キロオーム）であることが好まし
い。１〜３により発振制御回路Ａが構成される。この発
振制御回路Ａは１つの基板上に形成される集積回路であ
る。４は水晶振動子であり、この集積回路の外部接続用
端子５ａ、５ｂによりＣＭＯＳインバータ１および第１
の抵抗２に並列に接続している。６ａおよび６ｂはコン
デンサである。
【０００８】つぎに、動作を説明する。電源投入してか
ら電源電圧がＮチャネルＭＯＳトランジスタ１ｂのゲー
ト−ソース間のスレッショルド電圧値に達すると、Ｎチ
ャネルＭＯＳトランジスタ１ｂがオン状態となる。これ
によりプルアップ抵抗３からＮチャネルＭＯＳトランジ
スタ１ｂを介する電流経路が導通するので、発振制御回
路Ａはアンプとして機能し発振可能となる。電源電圧が
さらに上昇してＰチャネルＭＯＳトランジスタ１ａがオ
ン状態になると、プルアップ抵抗３はＰチャネルＭＯＳ
トランジスタ１ａのオン抵抗より十分に大きいので、Ｃ
ＭＯＳインバータ１で発振するように切り換わる。
ら電源電圧がＮチャネルＭＯＳトランジスタ１ｂのゲー
ト−ソース間のスレッショルド電圧値に達すると、Ｎチ
ャネルＭＯＳトランジスタ１ｂがオン状態となる。これ
によりプルアップ抵抗３からＮチャネルＭＯＳトランジ
スタ１ｂを介する電流経路が導通するので、発振制御回
路Ａはアンプとして機能し発振可能となる。電源電圧が
さらに上昇してＰチャネルＭＯＳトランジスタ１ａがオ
ン状態になると、プルアップ抵抗３はＰチャネルＭＯＳ
トランジスタ１ａのオン抵抗より十分に大きいので、Ｃ
ＭＯＳインバータ１で発振するように切り換わる。
【０００９】このようにして、電源電圧がＮチャネルＭ
ＯＳトランジスタ１ｂのゲート−ソース間のスレッショ
ルド電圧値に達した時点から発振可能となる。
ＯＳトランジスタ１ｂのゲート−ソース間のスレッショ
ルド電圧値に達した時点から発振可能となる。
【００１０】つぎに、図２に本発明の第２の実施例を示
す。同図において図１と同じ符号を付したものは同じも
のを示す。本例では、第２の抵抗はＣＭＯＳインバータ
１の出力端子と上記グランドライン間に接続されたプル
ダウン抵抗７となっているので、第１の実施例と異なり
電源電圧がＰチャネルＭＯＳトランジスタ１ａのゲート
−ソース間のスレッショルド電圧値に達した時点から発
振可能となる。
す。同図において図１と同じ符号を付したものは同じも
のを示す。本例では、第２の抵抗はＣＭＯＳインバータ
１の出力端子と上記グランドライン間に接続されたプル
ダウン抵抗７となっているので、第１の実施例と異なり
電源電圧がＰチャネルＭＯＳトランジスタ１ａのゲート
−ソース間のスレッショルド電圧値に達した時点から発
振可能となる。
【００１１】また、他の実施例として、図３に示すよう
に、第１の実施例におけるプルアップ抵抗３と第２の実
施例におけるプルダウン抵抗７とを並設してもよい。同
図において図１と同じ符号を付したものは同じものを示
す。この場合はプルアップ抵抗３およびプルダウン抵抗
７の抵抗値の比によりバイアス点を適宜調節することが
できる。ただし、低電圧で発信可能とするためには、両
抵抗の比を十分大きくすること（例えばプルアップ抵抗
３が１０キロオームでプルダウン抵抗７が１００キロオ
ーム、あるいはプルアップ抵抗３が１００キロオームで
プルダウン抵抗７が１０キロオーム）が必要である。
に、第１の実施例におけるプルアップ抵抗３と第２の実
施例におけるプルダウン抵抗７とを並設してもよい。同
図において図１と同じ符号を付したものは同じものを示
す。この場合はプルアップ抵抗３およびプルダウン抵抗
７の抵抗値の比によりバイアス点を適宜調節することが
できる。ただし、低電圧で発信可能とするためには、両
抵抗の比を十分大きくすること（例えばプルアップ抵抗
３が１０キロオームでプルダウン抵抗７が１００キロオ
ーム、あるいはプルアップ抵抗３が１００キロオームで
プルダウン抵抗７が１０キロオーム）が必要である。
【００１２】
【発明の効果】本発明によれば、ＣＭＯＳインバータを
構成しているトランジスタの特性を変更することなく、
簡単な構成によって、より低電圧で発振可能とする発振
制御回路および発振を開始する発振回路を実現できる。
構成しているトランジスタの特性を変更することなく、
簡単な構成によって、より低電圧で発振可能とする発振
制御回路および発振を開始する発振回路を実現できる。
【図１】本発明の第１の実施例を示した電気回路図
【図２】本発明の第２の実施例を示した電気回路図
【図３】本発明の他の実施例を示した電気回路図
【図４】従来例を示した電気回路図
１ ＣＭＯＳインバータ ２ 第１のの抵抗 ３，７ 第２の抵抗 ４ 水晶振動子
Claims (2)
- 【請求項１】 ＣＭＯＳインバータと、 このＣＭＯＳインバータに並列に接続した第１の抵抗
と、 上記ＣＭＯＳインバータを構成しているトランジスタの
うち少なくとも１つのトランジスタに並列に接続した第
２の抵抗と、 を具備することを特徴とする発振制御回路。 - 【請求項２】 ＣＭＯＳインバータと、 このＣＭＯＳインバータに並列に接続した第１の抵抗
と、 上記ＣＭＯＳインバータおよび上記第１の抵抗に並列に
接続した水晶振動子と、 上記ＣＭＯＳインバータを構成しているトランジスタの
うち少なくとも１つのトランジスタに並列に接続した第
２の抵抗と、 を具備することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11922092A JPH0677731A (ja) | 1992-05-12 | 1992-05-12 | 発振制御回路および発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11922092A JPH0677731A (ja) | 1992-05-12 | 1992-05-12 | 発振制御回路および発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677731A true JPH0677731A (ja) | 1994-03-18 |
Family
ID=14755935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11922092A Pending JPH0677731A (ja) | 1992-05-12 | 1992-05-12 | 発振制御回路および発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4869256A (en) * | 1987-04-22 | 1989-09-26 | Olympus Optical Co., Ltd. | Endoscope apparatus |
| JPH07162237A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 発振回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5080062A (ja) * | 1973-10-19 | 1975-06-28 |
-
1992
- 1992-05-12 JP JP11922092A patent/JPH0677731A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5080062A (ja) * | 1973-10-19 | 1975-06-28 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4869256A (en) * | 1987-04-22 | 1989-09-26 | Olympus Optical Co., Ltd. | Endoscope apparatus |
| JPH07162237A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 発振回路 |
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