JPH07135422A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07135422A JPH07135422A JP5281069A JP28106993A JPH07135422A JP H07135422 A JPH07135422 A JP H07135422A JP 5281069 A JP5281069 A JP 5281069A JP 28106993 A JP28106993 A JP 28106993A JP H07135422 A JPH07135422 A JP H07135422A
- Authority
- JP
- Japan
- Prior art keywords
- transfer gate
- circuit
- oscillation
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/014—Modifications of generator to ensure starting of oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 降圧レギュレータの出力を電源としている反
転増幅回路を備えている低消費電力発振回路の閉ループ
を開閉するトランスファゲートを、発振動作の開始時に
確実にオンさせる。 【構成】 発振子８を接続すべき外部端子１，２間に、
NAND回路５及びトランスファゲートTFの直列回路を介装
させる。トランスファゲートTFと外部端子２とを接続す
る回路に、入力バッファ３及び出力バッファ４を接続す
る。トランスファゲートを構成するトランジスタの一方
又は両方のしきい値電圧を、トランスファゲートTF以外
のいずれのトランジスタのしきい値電圧より低い値にす
る。
転増幅回路を備えている低消費電力発振回路の閉ループ
を開閉するトランスファゲートを、発振動作の開始時に
確実にオンさせる。 【構成】 発振子８を接続すべき外部端子１，２間に、
NAND回路５及びトランスファゲートTFの直列回路を介装
させる。トランスファゲートTFと外部端子２とを接続す
る回路に、入力バッファ３及び出力バッファ４を接続す
る。トランスファゲートを構成するトランジスタの一方
又は両方のしきい値電圧を、トランスファゲートTF以外
のいずれのトランジスタのしきい値電圧より低い値にす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
更に詳述すれば発振子を接続すべき端子を、信号の入出
力端子にも兼用する構成にしている半導体集積回路を提
案するものである。
更に詳述すれば発振子を接続すべき端子を、信号の入出
力端子にも兼用する構成にしている半導体集積回路を提
案するものである。
【０００２】
【従来の技術】図３はこの種の従来の半導体集積回路の
構成を示すブロック図である。半導体集積回路を内蔵す
るチップＡには外部端子１、外部端子２が設けられてい
る。チップＡには低電圧化する降圧レギュレータの出力
を電源としており、図示しないCMOSトランジスタからな
る反転増幅回路たるNAND回路５が内蔵されている。外部
端子１はNAND回路５の一側入力端子と接続されており、
NAND回路５の出力端子は外部端子２及びクロックを与え
るべき図示しない回路と接続されている。NAND回路５の
他側入力端子には、発振回路を動作状態と動作停止状態
とに切替える状態切替制御信号９が入力される。また外
部端子１と外部端子２との間には、ダンピング抵抗６
と、発振子８との並列回路が接続されている。外部端子
１，２は夫々負荷容量７を介して接地されている。これ
により、NAND回路５、ダンピング抵抗６、負荷容量７，
７及び発振子８により、低消費電力発振回路が構成され
ている。
構成を示すブロック図である。半導体集積回路を内蔵す
るチップＡには外部端子１、外部端子２が設けられてい
る。チップＡには低電圧化する降圧レギュレータの出力
を電源としており、図示しないCMOSトランジスタからな
る反転増幅回路たるNAND回路５が内蔵されている。外部
端子１はNAND回路５の一側入力端子と接続されており、
NAND回路５の出力端子は外部端子２及びクロックを与え
るべき図示しない回路と接続されている。NAND回路５の
他側入力端子には、発振回路を動作状態と動作停止状態
とに切替える状態切替制御信号９が入力される。また外
部端子１と外部端子２との間には、ダンピング抵抗６
と、発振子８との並列回路が接続されている。外部端子
１，２は夫々負荷容量７を介して接地されている。これ
により、NAND回路５、ダンピング抵抗６、負荷容量７，
７及び発振子８により、低消費電力発振回路が構成され
ている。
【０００３】次にこの半導体集積回路の動作を説明す
る。状態切替制御信号９にＨレベルを与えると、NAND回
路５が反転増幅器として動作し、ダンピング抵抗６と負
荷容量７とにより発振子８が発振する。次に、状態切替
制御信号９にＬレベルを与えると、外部端子１からの入
力に関係なくNAND回路５の出力はＨレベルとなり、発振
子８が発振動作しなくなる。このようにして、外部端子
１，２は発振子８を接続するための端子として機能して
いる。
る。状態切替制御信号９にＨレベルを与えると、NAND回
路５が反転増幅器として動作し、ダンピング抵抗６と負
荷容量７とにより発振子８が発振する。次に、状態切替
制御信号９にＬレベルを与えると、外部端子１からの入
力に関係なくNAND回路５の出力はＨレベルとなり、発振
子８が発振動作しなくなる。このようにして、外部端子
１，２は発振子８を接続するための端子として機能して
いる。
【０００４】また、前述した半導体集積回路には、発振
周波数が異なる他の発振回路を接続する端子を備えてい
る場合がある。図４はこの種の半導体集積回路の構成を
示すブロック図である。半導体集積回路を内蔵するチッ
プＡには、発振周波数ＡHzの発振回路用の外部端子31及
び外部端子32と、発振周波数ＢHzの発振回路用の外部端
子33及び外部端子34とが設けられており、反転増幅器た
るNAND回路34、NAND回路35及びシステムクロック選択ス
イッチ38が内蔵されている。
周波数が異なる他の発振回路を接続する端子を備えてい
る場合がある。図４はこの種の半導体集積回路の構成を
示すブロック図である。半導体集積回路を内蔵するチッ
プＡには、発振周波数ＡHzの発振回路用の外部端子31及
び外部端子32と、発振周波数ＢHzの発振回路用の外部端
子33及び外部端子34とが設けられており、反転増幅器た
るNAND回路34、NAND回路35及びシステムクロック選択ス
イッチ38が内蔵されている。
【０００５】外部端子31はNAND回路35の一側入力端子と
接続され、NAND回路35の他入力端子には発振周波数ＡHz
の発振回路の発振制御信号37が入力される。NAND回路35
の出力端子91は外部端子32及びシステムクロック選択ス
イッチ38の一方の端子38a に接続されている。外部端子
33はNAND回路21の一側入力端子と接続され、NAND回路36
の他側入力端子には発振周波数ＢHzの発振回路の発振制
御信号39が入力される。NAND回路36の出力端子は、外部
端子34及びシステムクロック選択スイッチ38の他方の端
子38b と接続されている。
接続され、NAND回路35の他入力端子には発振周波数ＡHz
の発振回路の発振制御信号37が入力される。NAND回路35
の出力端子91は外部端子32及びシステムクロック選択ス
イッチ38の一方の端子38a に接続されている。外部端子
33はNAND回路21の一側入力端子と接続され、NAND回路36
の他側入力端子には発振周波数ＢHzの発振回路の発振制
御信号39が入力される。NAND回路36の出力端子は、外部
端子34及びシステムクロック選択スイッチ38の他方の端
子38b と接続されている。
【０００６】システムクロック選択スイッチ38の切換端
子38c はクロック40を与えるべき図示しない回路と接続
される。また外部端子31,32 間には、ダンピング抵抗41
と、発振周波数ＡHzの発振子42との並列回路が介装さ
れ、外部端子31,32 は負荷容量43,43 を介して接地され
ている。外部端子33,34 間には、ダンピング抵抗44と、
発振周波数ＢHzの発振子45との並列回路が介装され、外
部端子33,34 は負荷容量46,46 を介して接地されてい
る。
子38c はクロック40を与えるべき図示しない回路と接続
される。また外部端子31,32 間には、ダンピング抵抗41
と、発振周波数ＡHzの発振子42との並列回路が介装さ
れ、外部端子31,32 は負荷容量43,43 を介して接地され
ている。外部端子33,34 間には、ダンピング抵抗44と、
発振周波数ＢHzの発振子45との並列回路が介装され、外
部端子33,34 は負荷容量46,46 を介して接地されてい
る。
【０００７】このような半導体集積回路では、例えば発
振子45を発振動作させているときには、他方の発振子42
の発振動作を停止させることができ、発振動作が停止し
ている発振子41が接続されている外部端子31,32 は何ら
機能していない状態になる。
振子45を発振動作させているときには、他方の発振子42
の発振動作を停止させることができ、発振動作が停止し
ている発振子41が接続されている外部端子31,32 は何ら
機能していない状態になる。
【０００８】
【発明が解決しようとする課題】ところで、前述した如
く何ら機能していないときの例えば外部端子31を、使用
者が信号の入出力に兼用しようとする場合は、NAND回路
35と一方の外部端子32との間に破線で示すトランスファ
ゲートTFを介装させるとともに、このトランスファゲー
トと一方の外部端子32とを接続する回路に破線で示す入
力バッファ３の入力側及び出力バッファ４の出力側を接
続しておくことが考えられる。その場合、このトランス
ファゲートTFをオンさせたときには発振動作が可能にな
り、またトランスファゲートTFをオフさせたときには発
振回路のループを切離して、入力バッファ３又は出力バ
ッファ４により信号を入, 出力できて、外部端子32を信
号の入出力端子にも使用できる。
く何ら機能していないときの例えば外部端子31を、使用
者が信号の入出力に兼用しようとする場合は、NAND回路
35と一方の外部端子32との間に破線で示すトランスファ
ゲートTFを介装させるとともに、このトランスファゲー
トと一方の外部端子32とを接続する回路に破線で示す入
力バッファ３の入力側及び出力バッファ４の出力側を接
続しておくことが考えられる。その場合、このトランス
ファゲートTFをオンさせたときには発振動作が可能にな
り、またトランスファゲートTFをオフさせたときには発
振回路のループを切離して、入力バッファ３又は出力バ
ッファ４により信号を入, 出力できて、外部端子32を信
号の入出力端子にも使用できる。
【０００９】しかし乍ら、トランスファゲートのトラン
ジスタの抵抗値Ｒt は、次式により近似され、
ジスタの抵抗値Ｒt は、次式により近似され、
【００１０】
【数１】
【００１１】となる。（非飽和領域） そしてこれらの(1),(2) 式から明らかなようにトランス
ファゲートのトランジスタの抵抗値Ｒt は電源電圧が低
くなるにともなって大きくなり、発振回路の駆動能力に
対して大きな負荷となり、発振動作が可能な領域である
低電圧領域が狭くなる。それにより従来のトランジスタ
特性のトランジスタをトランスファゲートに用いている
場合は、発振開始時にはトランスファゲートのオン抵抗
が高抵抗となり確実にオンしない状態が起こり得る。
ファゲートのトランジスタの抵抗値Ｒt は電源電圧が低
くなるにともなって大きくなり、発振回路の駆動能力に
対して大きな負荷となり、発振動作が可能な領域である
低電圧領域が狭くなる。それにより従来のトランジスタ
特性のトランジスタをトランスファゲートに用いている
場合は、発振開始時にはトランスファゲートのオン抵抗
が高抵抗となり確実にオンしない状態が起こり得る。
【００１２】つまり、図５(b) に示すように機能切替制
御信号90がＨレベルになるとトランスファゲートTFがオ
ンするが、前述したようにトランスファゲートTFのオン
抵抗が低抵抗にならず、それにより発振動作しないこと
が起こり得て図５(a),(e) に示すようにNAND回路35の出
力端子91, 外部端子32には発振電圧が現れない。その
後、機能切替制御信号90が図５(b) に示すようにＬレベ
ルになるとトランスファゲートTFがオフし、その後に図
５(d) に示すように出力制御信号10がＨレベルになる
と、出力バッファ４を介して信号92が外部端子32へ出力
される。このように発振状態から信号の入出力状態へは
確実に切替えできるが、信号の入出力状態から発振状態
へは確実に切替えができない虞れがあるという問題があ
る。
御信号90がＨレベルになるとトランスファゲートTFがオ
ンするが、前述したようにトランスファゲートTFのオン
抵抗が低抵抗にならず、それにより発振動作しないこと
が起こり得て図５(a),(e) に示すようにNAND回路35の出
力端子91, 外部端子32には発振電圧が現れない。その
後、機能切替制御信号90が図５(b) に示すようにＬレベ
ルになるとトランスファゲートTFがオフし、その後に図
５(d) に示すように出力制御信号10がＨレベルになる
と、出力バッファ４を介して信号92が外部端子32へ出力
される。このように発振状態から信号の入出力状態へは
確実に切替えできるが、信号の入出力状態から発振状態
へは確実に切替えができない虞れがあるという問題があ
る。
【００１３】本発明は斯かる問題に鑑み、信号の入出力
状態から、発振状態に切換えるときにトランスファゲー
トのオン抵抗を低抵抗で確実にオンさせて信号の入出力
状態から発振状態へ確実に切替えることができ、それに
より発振子を接続すべき端子を信号の入出力の端子とし
ても使用できる半導体集積回路を提供することを目的と
する。
状態から、発振状態に切換えるときにトランスファゲー
トのオン抵抗を低抵抗で確実にオンさせて信号の入出力
状態から発振状態へ確実に切替えることができ、それに
より発振子を接続すべき端子を信号の入出力の端子とし
ても使用できる半導体集積回路を提供することを目的と
する。
【００１４】
【課題を解決するための手段】本発明に係る半導体集積
回路は、発振回路における反転増幅回路と、発振子を接
続すべき端子の一方との間に介装させたトランスファゲ
ートと、このトランスファゲートの出力側及び前記端子
の一方を接続する回路に接続された入力バッファ及び／
又は出力バッファとを備えて、トランスファゲートのト
ランジスタのしきい値電圧を、前記トランスファゲート
以外のいずれのトランジスタのしきい値電圧より低い値
に選定して構成する。
回路は、発振回路における反転増幅回路と、発振子を接
続すべき端子の一方との間に介装させたトランスファゲ
ートと、このトランスファゲートの出力側及び前記端子
の一方を接続する回路に接続された入力バッファ及び／
又は出力バッファとを備えて、トランスファゲートのト
ランジスタのしきい値電圧を、前記トランスファゲート
以外のいずれのトランジスタのしきい値電圧より低い値
に選定して構成する。
【００１５】
【作用】トランスファゲートのトランジスタのしきい値
電圧をこのトランスファゲート以外のいずれのトランジ
スタのしきい値電圧より低い値にすると、トランスファ
ゲートのトランジスタの抵抗値は、他のいずれのトラン
ジスタの抵抗値よりも小さくなり、動作電圧が低下す
る。反転増幅回路の動作を停止させると、トランスファ
ゲートはオフして発振が停止するとともに発振回路が遮
断され、入力バッファ又は出力バッファから端子を介し
て信号の入出力が可能になる。反転増幅回路の動作を開
始させると、トランスファゲートは低電圧でオンし、発
振回路は発振動作を開始して端子を介して信号の入出力
が不可能になる。これにより、発振動作を確実に開始さ
せ得る。また、端子を発振子の接続用及び信号の入出力
用に兼用できる。
電圧をこのトランスファゲート以外のいずれのトランジ
スタのしきい値電圧より低い値にすると、トランスファ
ゲートのトランジスタの抵抗値は、他のいずれのトラン
ジスタの抵抗値よりも小さくなり、動作電圧が低下す
る。反転増幅回路の動作を停止させると、トランスファ
ゲートはオフして発振が停止するとともに発振回路が遮
断され、入力バッファ又は出力バッファから端子を介し
て信号の入出力が可能になる。反転増幅回路の動作を開
始させると、トランスファゲートは低電圧でオンし、発
振回路は発振動作を開始して端子を介して信号の入出力
が不可能になる。これにより、発振動作を確実に開始さ
せ得る。また、端子を発振子の接続用及び信号の入出力
用に兼用できる。
【００１６】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体集積回路の構成を示
すブロック図である。半導体集積回路が内蔵されるチッ
プＡには外部端子１，外部端子２が設けられている。ま
たチップＡには低電圧化する降圧レギュレータの出力を
電源としておりCMOSトランジスタからなる反転増幅回路
たるNAND回路５と、ＰチャネルMOS トランジスタ（以下
Ｐチャネルトランジスタという）11及びＮチャネルMOS
トランジスタ (以下Ｎチャネルトランジスタという）12
からなるトランスファゲートTFと、入力バッファ３と、
出力バッファ４とが内蔵されている。トランスファゲー
トTFのＰチャネルトランジスタ11のしきい値電圧は、半
導体集積回路に内蔵している他の従来のトランジスタの
しきい値電圧0.8 〜0.7 Ｖより低い0.7 Ｖ以下に選定さ
れている。
述する。図１は本発明に係る半導体集積回路の構成を示
すブロック図である。半導体集積回路が内蔵されるチッ
プＡには外部端子１，外部端子２が設けられている。ま
たチップＡには低電圧化する降圧レギュレータの出力を
電源としておりCMOSトランジスタからなる反転増幅回路
たるNAND回路５と、ＰチャネルMOS トランジスタ（以下
Ｐチャネルトランジスタという）11及びＮチャネルMOS
トランジスタ (以下Ｎチャネルトランジスタという）12
からなるトランスファゲートTFと、入力バッファ３と、
出力バッファ４とが内蔵されている。トランスファゲー
トTFのＰチャネルトランジスタ11のしきい値電圧は、半
導体集積回路に内蔵している他の従来のトランジスタの
しきい値電圧0.8 〜0.7 Ｖより低い0.7 Ｖ以下に選定さ
れている。
【００１７】外部端子１はNAND回路５の一側入力端子と
接続されており、NAND回路５の出力端子91はトランスフ
ァゲートTFを介して外部端子２と接続されていて、NAND
回路５の出力端子91はまた、クロックを与える図示しな
い回路と接続されている。NAND回路５の他側入力端子に
は、外部端子１，２の機能を切替える機能切替制御信号
90が入力される。機能切替制御信号90はトランスファゲ
ートTFのＮチャネルトランジスタのゲート及びインバー
タIVへ入力される。インバータIVから出力される反転機
能切替制御信号＃90はトランスファゲートTFのＰチャネ
ルトランジスタ11のゲートへ入力される。
接続されており、NAND回路５の出力端子91はトランスフ
ァゲートTFを介して外部端子２と接続されていて、NAND
回路５の出力端子91はまた、クロックを与える図示しな
い回路と接続されている。NAND回路５の他側入力端子に
は、外部端子１，２の機能を切替える機能切替制御信号
90が入力される。機能切替制御信号90はトランスファゲ
ートTFのＮチャネルトランジスタのゲート及びインバー
タIVへ入力される。インバータIVから出力される反転機
能切替制御信号＃90はトランスファゲートTFのＰチャネ
ルトランジスタ11のゲートへ入力される。
【００１８】トランスファゲートTFと外部端子２とを接
続する回路には、入力バッファ３の入力側及び出力バッ
ファ４の出力側が接続されている。出力バッファ４には
出力すべき信号92が入力され、その制御端子には出力制
御信号10が与えられる。またチップＡの外部において、
外部端子１と外部端子２との間には、ダンピング抵抗６
と、発振子８との並列回路が介装されている。外部端子
１，２は夫々負荷容量７を介して接地されている。これ
により、NAND回路５、トランスファゲートTF、ダンピン
グ抵抗６、負荷容量７，７及び発振子８により低消費電
力発振回路が構成されている。
続する回路には、入力バッファ３の入力側及び出力バッ
ファ４の出力側が接続されている。出力バッファ４には
出力すべき信号92が入力され、その制御端子には出力制
御信号10が与えられる。またチップＡの外部において、
外部端子１と外部端子２との間には、ダンピング抵抗６
と、発振子８との並列回路が介装されている。外部端子
１，２は夫々負荷容量７を介して接地されている。これ
により、NAND回路５、トランスファゲートTF、ダンピン
グ抵抗６、負荷容量７，７及び発振子８により低消費電
力発振回路が構成されている。
【００１９】次にこのように構成した半導体集積回路の
動作を各部信号のタイミングチャートを示す図２ととも
に説明する。図２(b) に示すように機能切替制御信号90
がＨレベルであるとNAND回路５が反転増幅器として動作
し、その出力電圧がトランスファゲートTFのソース側に
与えられる。ここでトランスファゲートTFのＰチャネル
トランジスタ11のしきい値電圧Ｖthが、半導体集積回路
に内蔵している他の従来のトランジスタのしきい値電圧
より低い0.7 Ｖ以下に選定されているからＰチャネルト
ランジスタ11及びＮチャネルトランジスタ12からなるト
ランスファゲートTFとしての抵抗値Ｒt が他のトランジ
スタの抵抗値より小さい。つまり、発振可能の動作電圧
の低電圧領域が広くなっている。そのためNAND回路５か
ら与えられる動作開始時の低い電圧でトランスファゲー
トTFがそのオン抵抗が低抵抗でオンして発振回路は確実
に発振動作を開始する。それによりNAND回路５の出力端
子91には図２(a) に示す発振電圧が現れ、外部端子２に
も図２(e) に示す発振電圧が現れる。そして外部端子
１，２は発振子８の接続端子として機能する。
動作を各部信号のタイミングチャートを示す図２ととも
に説明する。図２(b) に示すように機能切替制御信号90
がＨレベルであるとNAND回路５が反転増幅器として動作
し、その出力電圧がトランスファゲートTFのソース側に
与えられる。ここでトランスファゲートTFのＰチャネル
トランジスタ11のしきい値電圧Ｖthが、半導体集積回路
に内蔵している他の従来のトランジスタのしきい値電圧
より低い0.7 Ｖ以下に選定されているからＰチャネルト
ランジスタ11及びＮチャネルトランジスタ12からなるト
ランスファゲートTFとしての抵抗値Ｒt が他のトランジ
スタの抵抗値より小さい。つまり、発振可能の動作電圧
の低電圧領域が広くなっている。そのためNAND回路５か
ら与えられる動作開始時の低い電圧でトランスファゲー
トTFがそのオン抵抗が低抵抗でオンして発振回路は確実
に発振動作を開始する。それによりNAND回路５の出力端
子91には図２(a) に示す発振電圧が現れ、外部端子２に
も図２(e) に示す発振電圧が現れる。そして外部端子
１，２は発振子８の接続端子として機能する。
【００２０】次に機能切替制御信号90がＬレベルになる
と、外部端子１からの入力に関係なくNAND回路５の出力
端子91は図２(a) に示すようにＨレベルとなり、NAND回
路５による反転増幅動作が停止して発振が停止し、また
トランスファゲートTFがオフしてNAND回路５と外部端子
２とが切離される。そして外部端子２は不定状態にな
る。それにより外部端子２に外部から信号を入力した場
合は、その信号を入力バッファ３を介して所定の回路へ
入力できる。一方、図２(d) に示すようにＨレベルの出
力制御信号10を出力バッファ４の制御端子に与えた場合
には出力バッファ４を介して図２(c) に示す内部の信号
92を図２(e) に示すように外部端子２へ出力する。
と、外部端子１からの入力に関係なくNAND回路５の出力
端子91は図２(a) に示すようにＨレベルとなり、NAND回
路５による反転増幅動作が停止して発振が停止し、また
トランスファゲートTFがオフしてNAND回路５と外部端子
２とが切離される。そして外部端子２は不定状態にな
る。それにより外部端子２に外部から信号を入力した場
合は、その信号を入力バッファ３を介して所定の回路へ
入力できる。一方、図２(d) に示すようにＨレベルの出
力制御信号10を出力バッファ４の制御端子に与えた場合
には出力バッファ４を介して図２(c) に示す内部の信号
92を図２(e) に示すように外部端子２へ出力する。
【００２１】そして、外部端子１，２は信号の入出力端
子として機能する。また、機能切替制御信号90に再びＨ
レベルを与えるとNAND回路５が反転増幅動作を開始する
とともにトランスファゲートTFがオンして、前述したよ
うに発振動作を確実に開始させ得る。これにより発振動
作の開始を確実にするとともに、外部端子を発振子の接
続用と信号の入出力用とに兼用できる。
子として機能する。また、機能切替制御信号90に再びＨ
レベルを与えるとNAND回路５が反転増幅動作を開始する
とともにトランスファゲートTFがオンして、前述したよ
うに発振動作を確実に開始させ得る。これにより発振動
作の開始を確実にするとともに、外部端子を発振子の接
続用と信号の入出力用とに兼用できる。
【００２２】なお、本実施例ではトランスファゲートTF
のＰチャネルトランジスタ11のしきい値電圧を、半導体
集積回路に内蔵している従来のトランジスタのしきい値
電圧より低い0.7 Ｖ以下に選定したが、トランスファゲ
ートTFのＮチャネルトランジスタ12のしきい値電圧も同
様に0.7 Ｖ以下に選定しても同様の効果が得られる。ま
た、トランスファゲートTFのＰチャネル及びＮチャネル
の両トランジスタ11,12 のしきい値電圧をともに同様に
0.7 Ｖ以下に選定した場合はトランスファゲートの抵抗
値を更に小さくできて発振動作の開始電圧の低電圧範囲
をより広くすることができ、信号の入出力状態から発振
状態へより確実に切替えることができる。しきい値電圧
の下限は、トランスファゲートTFのオン, オフ動作が可
能である値が限度となる。
のＰチャネルトランジスタ11のしきい値電圧を、半導体
集積回路に内蔵している従来のトランジスタのしきい値
電圧より低い0.7 Ｖ以下に選定したが、トランスファゲ
ートTFのＮチャネルトランジスタ12のしきい値電圧も同
様に0.7 Ｖ以下に選定しても同様の効果が得られる。ま
た、トランスファゲートTFのＰチャネル及びＮチャネル
の両トランジスタ11,12 のしきい値電圧をともに同様に
0.7 Ｖ以下に選定した場合はトランスファゲートの抵抗
値を更に小さくできて発振動作の開始電圧の低電圧範囲
をより広くすることができ、信号の入出力状態から発振
状態へより確実に切替えることができる。しきい値電圧
の下限は、トランスファゲートTFのオン, オフ動作が可
能である値が限度となる。
【００２３】また、トランスファゲートTFのＰチャネル
トランジスタ11又はＮチャネルトランジスタ12のしきい
値電圧を、バックゲートの電圧を制御することにより見
かけ上、0.7 Ｖ以下に制御しても同様の効果が得られ
る。更には、Ｐチャネルトランジスタ11及びＮチャネル
トランジスタ12夫々のしきい値電圧を、バックゲートの
電圧を制御することにより見かけ上、0.7 Ｖ以下に制御
しても同様の効果が得られる。更に、本実施例では反転
増幅回路にNAND回路を用いたが、それに限定されるもの
ではない。
トランジスタ11又はＮチャネルトランジスタ12のしきい
値電圧を、バックゲートの電圧を制御することにより見
かけ上、0.7 Ｖ以下に制御しても同様の効果が得られ
る。更には、Ｐチャネルトランジスタ11及びＮチャネル
トランジスタ12夫々のしきい値電圧を、バックゲートの
電圧を制御することにより見かけ上、0.7 Ｖ以下に制御
しても同様の効果が得られる。更に、本実施例では反転
増幅回路にNAND回路を用いたが、それに限定されるもの
ではない。
【００２４】
【発明の効果】以上詳述したように、本発明は発振回路
を入断するトランスファゲートのトランジスタのしきい
値電圧を、このトランスファゲート以外のいずれのトラ
ンジスタのしきい値電圧より低い値に選定したことによ
り、トランスファゲートの抵抗値を、従来のトランジス
タの抵抗値より小さくでき、トランスファゲートをオン
させるときの発振可能な動作電圧である低電圧領域が広
くなる。そのため本発明によれば、トランスファゲート
を、発振開始直後の低い電圧のときに確実にオンさせる
ことができて、信号の入出力状態から発振状態へ確実に
切替えできる。またトランスファゲートをオフさせるこ
とにより反転増幅回路を端子の一方と遮断できるから、
その端子を介して信号を入出力することができて、端子
を発振子接続用と、信号の入出力用とに兼用することが
できる半導体集積回路を提供できる優れた効果を奏す
る。
を入断するトランスファゲートのトランジスタのしきい
値電圧を、このトランスファゲート以外のいずれのトラ
ンジスタのしきい値電圧より低い値に選定したことによ
り、トランスファゲートの抵抗値を、従来のトランジス
タの抵抗値より小さくでき、トランスファゲートをオン
させるときの発振可能な動作電圧である低電圧領域が広
くなる。そのため本発明によれば、トランスファゲート
を、発振開始直後の低い電圧のときに確実にオンさせる
ことができて、信号の入出力状態から発振状態へ確実に
切替えできる。またトランスファゲートをオフさせるこ
とにより反転増幅回路を端子の一方と遮断できるから、
その端子を介して信号を入出力することができて、端子
を発振子接続用と、信号の入出力用とに兼用することが
できる半導体集積回路を提供できる優れた効果を奏す
る。
【図１】本発明に係る半導体集積回路の構成を示すブロ
ック図である。
ック図である。
【図２】各部信号のタイミングチャートである。
【図３】従来の半導体集積回路の構成を示すブロック図
である。
である。
【図４】従来の他の半導体集積回路の構成を示すブロッ
ク図である。
ク図である。
【図５】従来の他の半導体集積回路における各部信号の
タイミングチャートである。
タイミングチャートである。
【符号の説明】 １，２ 外部端子 ３ 入力バッファ ４ 出力バッファ ５ NAND回路 ８ 発振子 11 ＰチャネルMOS トランジスタ 12 ＮチャネルMOS トランジスタ TF トランスファゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図３はこの種の従来の半導体集積回路の
構成を示すブロック図である。半導体集積回路を内蔵す
るチップＡには外部端子１、外部端子２が設けられてい
る。チップＡには低電圧化する図示しない降圧レギュレ
ータの出力を電源とするCMOSトランジスタからなる反転
増幅回路たるNAND回路５が内蔵されている。外部端子１
はNAND回路５の一側入力端子と接続されており、NAND回
路５の出力端子は外部端子２及びクロックを与えるべき
図示しない回路と接続されている。NAND回路５の他側入
力端子には、発振回路を動作状態と動作停止状態とに切
替える状態切替制御信号９が入力される。また外部端子
１と外部端子２との間には、ダンピング抵抗６と、発振
子８との並列回路が接続されている。外部端子１，２は
夫々負荷容量７を介して接地されている。これにより、
NAND回路５、ダンピング抵抗６、負荷容量７，７及び発
振子８により、低消費電力発振回路が構成されている。
構成を示すブロック図である。半導体集積回路を内蔵す
るチップＡには外部端子１、外部端子２が設けられてい
る。チップＡには低電圧化する図示しない降圧レギュレ
ータの出力を電源とするCMOSトランジスタからなる反転
増幅回路たるNAND回路５が内蔵されている。外部端子１
はNAND回路５の一側入力端子と接続されており、NAND回
路５の出力端子は外部端子２及びクロックを与えるべき
図示しない回路と接続されている。NAND回路５の他側入
力端子には、発振回路を動作状態と動作停止状態とに切
替える状態切替制御信号９が入力される。また外部端子
１と外部端子２との間には、ダンピング抵抗６と、発振
子８との並列回路が接続されている。外部端子１，２は
夫々負荷容量７を介して接地されている。これにより、
NAND回路５、ダンピング抵抗６、負荷容量７，７及び発
振子８により、低消費電力発振回路が構成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】また、前述した半導体集積回路には、発振
周波数が異なる他の発振回路を接続する端子を備えてい
る場合がある。図４はこの種の半導体集積回路の構成を
示すブロック図である。半導体集積回路を内蔵するチッ
プＡには、発振周波数ＡHzの発振回路用の外部端子31及
び外部端子32と、発振周波数ＢHzの発振回路用の外部端
子33及び外部端子34とが設けられており、反転増幅器た
るNAND回路35、NAND回路36及びシステムクロック選択ス
イッチ38が内蔵されている。
周波数が異なる他の発振回路を接続する端子を備えてい
る場合がある。図４はこの種の半導体集積回路の構成を
示すブロック図である。半導体集積回路を内蔵するチッ
プＡには、発振周波数ＡHzの発振回路用の外部端子31及
び外部端子32と、発振周波数ＢHzの発振回路用の外部端
子33及び外部端子34とが設けられており、反転増幅器た
るNAND回路35、NAND回路36及びシステムクロック選択ス
イッチ38が内蔵されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】外部端子31はNAND回路35の一側入力端子と
接続され、NAND回路35の他入力端子には発振周波数ＡHz
の発振回路の発振制御信号37が入力される。NAND回路35
の出力端子91は外部端子32及びシステムクロック選択ス
イッチ38の一方の端子38a に接続されている。外部端子
33はNAND回路36の一側入力端子と接続され、NAND回路36
の他側入力端子には発振周波数ＢHzの発振回路の発振制
御信号39が入力される。NAND回路36の出力端子は、外部
端子34及びシステムクロック選択スイッチ38の他方の端
子38b と接続されている。
接続され、NAND回路35の他入力端子には発振周波数ＡHz
の発振回路の発振制御信号37が入力される。NAND回路35
の出力端子91は外部端子32及びシステムクロック選択ス
イッチ38の一方の端子38a に接続されている。外部端子
33はNAND回路36の一側入力端子と接続され、NAND回路36
の他側入力端子には発振周波数ＢHzの発振回路の発振制
御信号39が入力される。NAND回路36の出力端子は、外部
端子34及びシステムクロック選択スイッチ38の他方の端
子38b と接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】このような半導体集積回路では、例えば発
振子45を発振動作させているときには、他方の発振子42
の発振動作を停止させることができ、発振動作が停止し
ている発振子42が接続されている外部端子31,32 は何ら
機能していない状態になる。
振子45を発振動作させているときには、他方の発振子42
の発振動作を停止させることができ、発振動作が停止し
ている発振子42が接続されている外部端子31,32 は何ら
機能していない状態になる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【発明が解決しようとする課題】ところで、前述した如
く何ら機能していないときの例えば外部端子32を、使用
者が信号の入出力に兼用しようとする場合は、NAND回路
35と一方の外部端子32との間に破線で示すトランスファ
ゲートTFを介装させるとともに、このトランスファゲー
トと一方の外部端子32とを接続する回路に破線で示す入
力バッファ３の入力側及び出力バッファ４の出力側を接
続しておくことが考えられる。その場合、このトランス
ファゲートTFをオンさせたときには発振動作が可能にな
り、またトランスファゲートTFをオフさせたときには発
振回路のループを切離して、入力バッファ３又は出力バ
ッファ４により信号を入, 出力できて、外部端子32を信
号の入出力端子にも使用できる。
く何ら機能していないときの例えば外部端子32を、使用
者が信号の入出力に兼用しようとする場合は、NAND回路
35と一方の外部端子32との間に破線で示すトランスファ
ゲートTFを介装させるとともに、このトランスファゲー
トと一方の外部端子32とを接続する回路に破線で示す入
力バッファ３の入力側及び出力バッファ４の出力側を接
続しておくことが考えられる。その場合、このトランス
ファゲートTFをオンさせたときには発振動作が可能にな
り、またトランスファゲートTFをオフさせたときには発
振回路のループを切離して、入力バッファ３又は出力バ
ッファ４により信号を入, 出力できて、外部端子32を信
号の入出力端子にも使用できる。
Claims (2)
- 【請求項１】 発振子を接続すべき２つの端子間に、降
圧レギュレータの出力を電源とする反転増幅回路を介装
させている半導体集積回路において、前記反転増幅回路
と前記２つの端子の一方との間に介装させたトランスフ
ァゲートと、該トランスファゲート及び端子の一方を接
続する回路に接続された入力バッファ及び／又は出力バ
ッファとを備え、前記トランスファゲートの一方又は両
方のトランジスタのしきい値電圧を、該トランスファゲ
ート以外のいずれのトランジスタのしきい値電圧より低
い値に選定してあることを特徴とする半導体集積回路。 - 【請求項２】 トランスファゲートのトランジスタのバ
ックゲート電圧を制御してしきい値電圧を見かけ上、前
記トランスファゲート以外のいずれのトランジスタのし
きい値電圧より低い値に制御すべく構成してあることを
特徴とする請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281069A JP2840912B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路 |
| US08/337,423 US5467028A (en) | 1993-11-10 | 1994-11-08 | Semiconductor integrated circuit with plural use of a terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281069A JP2840912B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135422A true JPH07135422A (ja) | 1995-05-23 |
| JP2840912B2 JP2840912B2 (ja) | 1998-12-24 |
Family
ID=17633885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5281069A Expired - Fee Related JP2840912B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5467028A (ja) |
| JP (1) | JP2840912B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532652A (en) * | 1994-04-01 | 1996-07-02 | Mitsubishi Denki Kabushiki Kaisha | Oscillation circuit with enable/disable frequency stabilization |
| US6157265A (en) * | 1998-10-30 | 2000-12-05 | Fairchild Semiconductor Corporation | Programmable multi-scheme clocking circuit |
| JP3681611B2 (ja) * | 2000-04-06 | 2005-08-10 | Ｎｅｃエレクトロニクス株式会社 | マイクロコンピュータ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367822A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 発振器 |
| US4904962A (en) * | 1989-01-31 | 1990-02-27 | North American Philips Corporation | Gated high stability LC stabilized oscillator |
| US5051622A (en) * | 1989-11-08 | 1991-09-24 | Chips And Technologies, Inc. | Power-on strap inputs |
| US4994765A (en) * | 1990-04-04 | 1991-02-19 | North American Philips Corporation | Stabilized gated oscillator utilizing a ceramic resonator |
| US5237218A (en) * | 1991-05-03 | 1993-08-17 | Lattice Semiconductor Corporation | Structure and method for multiplexing pins for in-system programming |
| JP3158490B2 (ja) * | 1991-05-29 | 2001-04-23 | 日本電気株式会社 | 発振誘導回路 |
-
1993
- 1993-11-10 JP JP5281069A patent/JP2840912B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-08 US US08/337,423 patent/US5467028A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5467028A (en) | 1995-11-14 |
| JP2840912B2 (ja) | 1998-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3048921B2 (ja) | 水晶発振回路 | |
| JPH10242833A (ja) | 出力バッファ回路の出力インピーダンス調整回路 | |
| US5929713A (en) | Oscillating circuitry built in integrated circuitry | |
| US5325074A (en) | Oscillator with supply voltage changeover according to activated and disabled states of a microcomputer | |
| EP0851323B1 (en) | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same | |
| US20080136541A1 (en) | Oscillator circuit | |
| JPH07135422A (ja) | 半導体集積回路 | |
| US5095229A (en) | Full-swing bicmos driver | |
| US6639480B2 (en) | Crystal oscillator | |
| KR100225213B1 (ko) | 반도체 장치 및 이 반도체 장치의 클럭 신호 제어방법(control of clock signal in semiconductor device) | |
| JPH06105850B2 (ja) | Ｃｍｏｓ水晶発振回路 | |
| US4783620A (en) | Constant voltage circuit having an operation-stop function | |
| JP2607304B2 (ja) | 半導体集積回路装置 | |
| JP3843720B2 (ja) | 定電圧出力装置 | |
| JP2833355B2 (ja) | 半導体集積回路 | |
| JP2845541B2 (ja) | リセット回路を有する電源供給回路 | |
| JP2000124785A (ja) | 半導体集積回路 | |
| JPH0677731A (ja) | 発振制御回路および発振回路 | |
| JP2853718B2 (ja) | 出力制御回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPS59195726A (ja) | マイクロコンピユ−タ | |
| JP3042451B2 (ja) | 発振回路内蔵型マイクロコンピュータ及び発振回路 | |
| JPH1174772A (ja) | 電源電圧切換回路 | |
| JPH0426221A (ja) | 発振回路 | |
| KR0152900B1 (ko) | 반도체 소자의 발진회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071023 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081023 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081023 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091023 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |