JP3158490B2 - 発振誘導回路 - Google Patents
発振誘導回路Info
- Publication number
- JP3158490B2 JP3158490B2 JP12424591A JP12424591A JP3158490B2 JP 3158490 B2 JP3158490 B2 JP 3158490B2 JP 12424591 A JP12424591 A JP 12424591A JP 12424591 A JP12424591 A JP 12424591A JP 3158490 B2 JP3158490 B2 JP 3158490B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- power
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010355 oscillation Effects 0.000 title claims description 33
- 230000006698 induction Effects 0.000 title claims 3
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000001939 inductive effect Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は発振誘導回路に関し、低
電圧で動作する半導体集積回路の発振回路の発振誘導回
路に関する。
電圧で動作する半導体集積回路の発振回路の発振誘導回
路に関する。
【０００２】
【従来の技術】従来の発振器は図５に示すように、第１
発振子接続端子５０２，第２発振子接続端子５０３に発
振子を接続し、発振子接続端子５０２からの入力をＰチ
ャンネルトランジスタ（以下Ｐ−ｃｈトランジスタ）５
０４とＮチャンネルトランジスタ（以下Ｎ−ｃｈトラン
ジスタ）５０５で反転し、さらにフィードバック抵抗５
０６を介して入力に帰還させることにより発振動作を行
なう。インバータ５０７はこの波形を整形するためのも
のである。
発振子接続端子５０２，第２発振子接続端子５０３に発
振子を接続し、発振子接続端子５０２からの入力をＰチ
ャンネルトランジスタ（以下Ｐ−ｃｈトランジスタ）５
０４とＮチャンネルトランジスタ（以下Ｎ−ｃｈトラン
ジスタ）５０５で反転し、さらにフィードバック抵抗５
０６を介して入力に帰還させることにより発振動作を行
なう。インバータ５０７はこの波形を整形するためのも
のである。
【０００３】この発振器では、発振子接続端子５０２の
入力をＰ−ｃｈトランジスタ５０４とＮ−ｃｈトランジ
スタ５０５で電圧増幅を行なうことにより発振動作をす
るため、電源５０１の電圧が低下した際十分な増幅利得
が得られず、発振が停止する。
入力をＰ−ｃｈトランジスタ５０４とＮ−ｃｈトランジ
スタ５０５で電圧増幅を行なうことにより発振動作をす
るため、電源５０１の電圧が低下した際十分な増幅利得
が得られず、発振が停止する。
【０００４】
【発明が解決しようとする課題】この従来の発振回路で
は電源端子５０１の電圧は、その発振特性が依存してい
るが、このとき、最も発振動作を起こしにくいのは、発
振子接続端子５０２の入力振幅が最小のときすなわち、
発振開始時である。この例を表１に示す。
は電源端子５０１の電圧は、その発振特性が依存してい
るが、このとき、最も発振動作を起こしにくいのは、発
振子接続端子５０２の入力振幅が最小のときすなわち、
発振開始時である。この例を表１に示す。
【０００５】
【表１】
【０００６】表１は発振動作を行なっているとき、電源
端子電圧５０１を低下させていったとき、発振動作を停
止する電圧、すなわち発振動作を継続できる最低電圧を
発振維持電圧（以下ＶHOLDとする）、発振停止時に電源
端子５０１の電圧を上昇させたとき発振動作を開始する
最低電圧を発振開始電圧（以下ＶSTA とする）としたと
き、その双方の電圧を示している。
端子電圧５０１を低下させていったとき、発振動作を停
止する電圧、すなわち発振動作を継続できる最低電圧を
発振維持電圧（以下ＶHOLDとする）、発振停止時に電源
端子５０１の電圧を上昇させたとき発振動作を開始する
最低電圧を発振開始電圧（以下ＶSTA とする）としたと
き、その双方の電圧を示している。
【０００７】前記表１よりＶHOLD，ＶSTA はＰ−ｃｈト
ランジスタ５０４及びＮ−ｃｈトランジスタ５０５のシ
ュレッシホールド電圧（以下それぞれＶTP，ＶTNとす
る）に依存しており、ＶHOLDがＶSTA より０．２〜０．
４Ｖ低いことがわかる。
ランジスタ５０４及びＮ−ｃｈトランジスタ５０５のシ
ュレッシホールド電圧（以下それぞれＶTP，ＶTNとす
る）に依存しており、ＶHOLDがＶSTA より０．２〜０．
４Ｖ低いことがわかる。
【０００８】従って、従来の発振器では動作限界が発振
開始電圧により制限されていた。
開始電圧により制限されていた。
【０００９】一方、低電圧動作を行なうために発振器電
源に図６に示すような昇圧回路を用いることにより発振
器の動作下限を下げることが考えられる。
源に図６に示すような昇圧回路を用いることにより発振
器の動作下限を下げることが考えられる。
【００１０】図７に前記昇圧回路の各部の波形を示す。
クロック入力端子６０２から“Ｈ”レベルが入力される
とき、コンデンサ６０８は電源端子６０１からの入力に
より点Ａの電位を電源端子６０１の電圧レベル（以下Ｖ
DD）になるよう充電する。次にクロック入力端子６０２
から“Ｌ”レベルが入力されるとき、点Ｂを電源端子６
０１に接続することにより点Ａの電位は２ＶDDとなりそ
の出力により６０９コンデンサに充電する。これにより
昇圧回路６１０の出力からはＶDD以上の電圧を出力する
ことが可能である。
クロック入力端子６０２から“Ｈ”レベルが入力される
とき、コンデンサ６０８は電源端子６０１からの入力に
より点Ａの電位を電源端子６０１の電圧レベル（以下Ｖ
DD）になるよう充電する。次にクロック入力端子６０２
から“Ｌ”レベルが入力されるとき、点Ｂを電源端子６
０１に接続することにより点Ａの電位は２ＶDDとなりそ
の出力により６０９コンデンサに充電する。これにより
昇圧回路６１０の出力からはＶDD以上の電圧を出力する
ことが可能である。
【００１１】しかし、この昇圧回路はクロックを入力す
る必要があるため、発振器が動作していないとき、昇圧
動作を行なうことができない。
る必要があるため、発振器が動作していないとき、昇圧
動作を行なうことができない。
【００１２】
【問題を解決するための手段】 本発明の発振誘導回路
は、電源投入後、該電源の電圧が所定の電圧に達した時
点で、出力がハイレベルからローレベルに変化するパワ
ーオンクリア回路と、前記パワーオンクリア回路の出力
がハイレベルの間前記電源により充電されるコンデンサ
と、前記電源の電圧が前記所定の電圧に達した時点で、
前記電源電圧に前記コンデンサの電圧を重畳させる手段
とを備えている。又、上記電圧重畳手段は、前記電源に
よる前記コンデンサの充電を停止する手段と、同時に前
記電源の端子を前記コンデンサの接地側端子に接続する
手段とを備えている。
は、電源投入後、該電源の電圧が所定の電圧に達した時
点で、出力がハイレベルからローレベルに変化するパワ
ーオンクリア回路と、前記パワーオンクリア回路の出力
がハイレベルの間前記電源により充電されるコンデンサ
と、前記電源の電圧が前記所定の電圧に達した時点で、
前記電源電圧に前記コンデンサの電圧を重畳させる手段
とを備えている。又、上記電圧重畳手段は、前記電源に
よる前記コンデンサの充電を停止する手段と、同時に前
記電源の端子を前記コンデンサの接地側端子に接続する
手段とを備えている。
【００１３】
【作用】本発明の発振誘導回路は、集積回路の電源投入
時に出力されるパワーオンクリア回路の出力をクロック
として昇圧回路を動作させることにより、電源投入時に
１度だけ電源端子より高い電圧を発振回路に供給するこ
とに発振回路の発振動作を誘導する。
時に出力されるパワーオンクリア回路の出力をクロック
として昇圧回路を動作させることにより、電源投入時に
１度だけ電源端子より高い電圧を発振回路に供給するこ
とに発振回路の発振動作を誘導する。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例の回路図、図２は
この回路に電源が投入されたときの動作を示すタイミン
グチャートである。
この回路に電源が投入されたときの動作を示すタイミン
グチャートである。
【００１６】まず電源投入時は電源端子１０１の電圧が
上昇し、ある一定レベルの電圧になるまで、パワーオン
クリア回路１０２から“Ｈ”レベルを出力する。このパ
ワーオンクリア回路１０２の出力は集積回路の動作が安
定する電圧が１０１電源端子に供給されるまで継続す
る。
上昇し、ある一定レベルの電圧になるまで、パワーオン
クリア回路１０２から“Ｈ”レベルを出力する。このパ
ワーオンクリア回路１０２の出力は集積回路の動作が安
定する電圧が１０１電源端子に供給されるまで継続す
る。
【００１７】このときのタイミングを図２に示すと図中
Ｔ１１のタイミングがその状態を示している。
Ｔ１１のタイミングがその状態を示している。
【００１８】このときパワーオンクリア回路１０２は
“Ｈ”レベルを出力しており、この出力によりＰ−ｃｈ
トランスファーゲート１０４及びＮ−ｃｈトランスファ
ーゲート１０６がＯＮし、Ｎ−ｃｈトランスファーゲー
ト１０５及びＰ−ｃｈトランスファーゲート１０７がＯ
ＦＦする。これによりコンデンサ１０８の両端は、電源
端子１０１及びグランドに接続され、電源端子１０１の
電圧レベルで充電される。
“Ｈ”レベルを出力しており、この出力によりＰ−ｃｈ
トランスファーゲート１０４及びＮ−ｃｈトランスファ
ーゲート１０６がＯＮし、Ｎ−ｃｈトランスファーゲー
ト１０５及びＰ−ｃｈトランスファーゲート１０７がＯ
ＦＦする。これによりコンデンサ１０８の両端は、電源
端子１０１及びグランドに接続され、電源端子１０１の
電圧レベルで充電される。
【００１９】次に十分に電源端子１０１の電圧が上昇し
た後、パワーオンクリア回路１０２の出力が“Ｈ”レベ
ルから“Ｌ”レベルに変化する。このときのタイミング
は図２中のＴ１２のタイミングである。
た後、パワーオンクリア回路１０２の出力が“Ｈ”レベ
ルから“Ｌ”レベルに変化する。このときのタイミング
は図２中のＴ１２のタイミングである。
【００２０】このとき、パワーオンクリア回路１０２が
“Ｌ”レベルを出力するため、Ｐ−ｃｈトランスファー
ゲート１０４及びＮ−ｃｈトランスファーゲート１０６
がＯＦＦし、Ｎ−ｃｈトランスファーゲート１０５及び
Ｐ−ｃｈトランスファーゲート１０７がＯＮする。従っ
てコンデンサ１０８の両端のうち低電位側（図１中のＡ
点）が電源端子１０１に接続され、高電位側（第１図中
の点Ｂ）が発振器用電源１０９に接続される。これによ
り発振器用電源１０９には電源端子１０１の電圧とコン
デンサ１０８に充電された電位分すなわち電源端子１０
１の電圧を加えた電圧が供給される。従って発振器には
通常より高い電圧が供給され、発振を開始する。
“Ｌ”レベルを出力するため、Ｐ−ｃｈトランスファー
ゲート１０４及びＮ−ｃｈトランスファーゲート１０６
がＯＦＦし、Ｎ−ｃｈトランスファーゲート１０５及び
Ｐ−ｃｈトランスファーゲート１０７がＯＮする。従っ
てコンデンサ１０８の両端のうち低電位側（図１中のＡ
点）が電源端子１０１に接続され、高電位側（第１図中
の点Ｂ）が発振器用電源１０９に接続される。これによ
り発振器用電源１０９には電源端子１０１の電圧とコン
デンサ１０８に充電された電位分すなわち電源端子１０
１の電圧を加えた電圧が供給される。従って発振器には
通常より高い電圧が供給され、発振を開始する。
【００２１】この回路ではコンデンサ１０８の放電が終
了した後、発振器用電源１０９には電源端子１０１と等
しい電圧が供給される。しかし発振器は発振動作開始後
は、発振開始時より低い動作するので、問題とならな
い。
了した後、発振器用電源１０９には電源端子１０１と等
しい電圧が供給される。しかし発振器は発振動作開始後
は、発振開始時より低い動作するので、問題とならな
い。
【００２２】次に本発明の他の実施例について、図面を
参照して説明する。
参照して説明する。
【００２３】図３は本発明の本実施例の回路図、図４は
本実施例２のタイミングチャートである。
本実施例２のタイミングチャートである。
【００２４】本実施例では、外部電源端子３０１の電圧
より高い電圧で動作する内部回路を有している集積回路
において、内部に昇圧回路を有する場合の実施例であ
る。
より高い電圧で動作する内部回路を有している集積回路
において、内部に昇圧回路を有する場合の実施例であ
る。
【００２５】本実施例では電源投入時（図４中Ｔ３１の
タイミング）は外部電源端子３０１の電圧が一定レベル
になるまで、パワーオンクリア回路３０２から“Ｈ”レ
ベルを出力する。このとき、分周回路３１１のリセット
信号に前記パワーオンクリア回路３０２の出力を用いて
初期化するため分周回路３１１からは“Ｌ”レベルが出
力される。従ってＮＯＲ回路３０３の入力が全て“Ｌ”
レベルとなり出力は“Ｈ”レベルを出力する。このと
き、Ｐ−ｃｈトランスファーゲート３０５及びＮ−ｃｈ
トランスファーゲート３０７がＯＮしＰ−ｃｈトランス
ファーゲート３０４及びＮ−ｃｈトランスファーゲート
３０６がＯＦＦすることによりコンデンサ３０８に外部
電源端子３０１の電圧により充電される。またこのと
き、フリップフロップ回路３１４がパワーオンクリア回
路３０２で初期化され“Ｌ”レベルを出力するため、発
振回路３１０の電源にはＰ−ｃｈトランスファーゲート
３０４の出力すなわち、昇圧回路の出力が選択される。
タイミング）は外部電源端子３０１の電圧が一定レベル
になるまで、パワーオンクリア回路３０２から“Ｈ”レ
ベルを出力する。このとき、分周回路３１１のリセット
信号に前記パワーオンクリア回路３０２の出力を用いて
初期化するため分周回路３１１からは“Ｌ”レベルが出
力される。従ってＮＯＲ回路３０３の入力が全て“Ｌ”
レベルとなり出力は“Ｈ”レベルを出力する。このと
き、Ｐ−ｃｈトランスファーゲート３０５及びＮ−ｃｈ
トランスファーゲート３０７がＯＮしＰ−ｃｈトランス
ファーゲート３０４及びＮ−ｃｈトランスファーゲート
３０６がＯＦＦすることによりコンデンサ３０８に外部
電源端子３０１の電圧により充電される。またこのと
き、フリップフロップ回路３１４がパワーオンクリア回
路３０２で初期化され“Ｌ”レベルを出力するため、発
振回路３１０の電源にはＰ−ｃｈトランスファーゲート
３０４の出力すなわち、昇圧回路の出力が選択される。
【００２６】次に外部電源端子３０１の電圧が一定レベ
ルを超えたとき、（図４中Ｔ３２のタイミング）でパワ
ーオンクリア回路３０２の出力が“Ｈ”レベルから
“Ｌ”レベルに変化する。このときＮＯＲ回路３０３の
出力は“Ｈ”レベルとなりＰ−ｃｈトランスファーゲー
ト３０４及びＮ−ｃｈトランスファーゲート３０６がＯ
ＮしＰ−ｃｈトランスファーゲート３０５及びＮ−ｃｈ
トランスファーゲート３０７がＯＦＦする。これにより
発振回路３１０の電源には外部電源端子３０１の電圧と
コンデンサ３０８の充電された電荷による電圧の和が供
給され、発振回路３１０を起動させる。
ルを超えたとき、（図４中Ｔ３２のタイミング）でパワ
ーオンクリア回路３０２の出力が“Ｈ”レベルから
“Ｌ”レベルに変化する。このときＮＯＲ回路３０３の
出力は“Ｈ”レベルとなりＰ−ｃｈトランスファーゲー
ト３０４及びＮ−ｃｈトランスファーゲート３０６がＯ
ＮしＰ−ｃｈトランスファーゲート３０５及びＮ−ｃｈ
トランスファーゲート３０７がＯＦＦする。これにより
発振回路３１０の電源には外部電源端子３０１の電圧と
コンデンサ３０８の充電された電荷による電圧の和が供
給され、発振回路３１０を起動させる。
【００２７】次に発振回路３１０が動作を始めたとき
（図４中Ｔ３３のタイミング）は分周回路３１１の出力
をクロックとして、トランスファーゲート３０４−３０
７を制御することにより、内部回路３１５に昇圧した電
圧を供給する。
（図４中Ｔ３３のタイミング）は分周回路３１１の出力
をクロックとして、トランスファーゲート３０４−３０
７を制御することにより、内部回路３１５に昇圧した電
圧を供給する。
【００２８】一方フリップフロップ３１４が分周回路出
力３１１によりセットされ“Ｈ”レベルを出力し、それ
によりＰ−ｃｈトランスファーゲート３１３がＯＦＦし
Ｐ−ｃｈトランスファーゲート３１２がＯＮする。従っ
て、発振開始後、発振回路３１０には外部電源端子３０
１の電圧が供給されるようになる。
力３１１によりセットされ“Ｈ”レベルを出力し、それ
によりＰ−ｃｈトランスファーゲート３１３がＯＦＦし
Ｐ−ｃｈトランスファーゲート３１２がＯＮする。従っ
て、発振開始後、発振回路３１０には外部電源端子３０
１の電圧が供給されるようになる。
【００２９】
【発明の効果】以上説明したように本発明は集積回路の
電源投入時に発振回路の電源に外部電源端子の２倍の電
圧を供給することにより発振器の発振開始を誘導すると
いう効果を有する。
電源投入時に発振回路の電源に外部電源端子の２倍の電
圧を供給することにより発振器の発振開始を誘導すると
いう効果を有する。
【図１】本発明の一実施例の回路図である。
【図２】図１に示した回路図の電源投入時のタイミング
チャートである。
チャートである。
【図３】本発明の他の実施例の回路図である。
【図４】図３に示した回路図の電源投入時のタイミング
チャートである。
チャートである。
【図５】発振回路の従来例の回路図である。
【図６】従来の昇圧回路の回路図である。
【図７】図６に示した回路図の動作を示すタイミングチ
ャートである。
ャートである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 3/00 H03K 3/00 - 3/22 H03B 5/30 - 5/42 H02J 1/00 - 1/16
Claims (2)
- 【請求項１】 電源投入後、該電源の電圧が所定の電圧
に達した時点で、出力がハイレベルからローレベルに変
化するパワーオンクリア回路と、前記パワーオンクリア
回路の出力がハイレベルの間前記電源により充電される
コンデンサと、前記電源の電圧が前記所定の電圧に達し
た時点で、前記電源電圧に前記コンデンサの電圧を重畳
させる手段とを備えることを特徴とする発振誘導回路。 - 【請求項２】 電源投入後、該電源の電圧が所定の電圧
に達した時点で、出力がハイレベルからローレベルに変
化するパワーオンクリア回路と、前記パワーオンクリア
回路の出力がハイレベルの間前記電源により充電される
コンデンサと、前記電源の電圧が前記所定の電圧に達し
た時点で、前記電源による前記コンデンサの充電を停止
する手段と、同時に前記電源の端子を前記コンデンサの
接地側端子に接続する手段とを備えることを特徴とする
発振誘導回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12424591A JP3158490B2 (ja) | 1991-05-29 | 1991-05-29 | 発振誘導回路 |
| KR1019920009123A KR960001076B1 (ko) | 1991-05-29 | 1992-05-28 | 발진 유도 회로 |
| US07/890,616 US5247266A (en) | 1991-05-29 | 1992-05-28 | Oscillation inducing cicuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12424591A JP3158490B2 (ja) | 1991-05-29 | 1991-05-29 | 発振誘導回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04351119A JPH04351119A (ja) | 1992-12-04 |
| JP3158490B2 true JP3158490B2 (ja) | 2001-04-23 |
Family
ID=14880559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12424591A Expired - Fee Related JP3158490B2 (ja) | 1991-05-29 | 1991-05-29 | 発振誘導回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5247266A (ja) |
| JP (1) | JP3158490B2 (ja) |
| KR (1) | KR960001076B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2840912B2 (ja) * | 1993-11-10 | 1998-12-24 | 三菱電機株式会社 | 半導体集積回路 |
| JPH08204450A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2708021C3 (de) * | 1977-02-24 | 1984-04-19 | Eurosil GmbH, 8000 München | Schaltungsanordnung in integrierter CMOS-Technik zur Regelung der Speisespannung für eine Last |
| US4365212A (en) * | 1980-09-30 | 1982-12-21 | Rca Corporation | Gated oscillator including initialization apparatus for enhancing periodicity |
-
1991
- 1991-05-29 JP JP12424591A patent/JP3158490B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-28 US US07/890,616 patent/US5247266A/en not_active Expired - Lifetime
- 1992-05-28 KR KR1019920009123A patent/KR960001076B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001076B1 (ko) | 1996-01-18 |
| KR920022655A (ko) | 1992-12-19 |
| JPH04351119A (ja) | 1992-12-04 |
| US5247266A (en) | 1993-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4900950A (en) | Power on reset circuit for a MOS technology integrated circuit | |
| JPH05217371A (ja) | 基板電圧発生器のチャージポンプ回路 | |
| JPH07503091A (ja) | （ｅ）ｅｐｒｏｍメモリセルをプログラムするための相補形ｍｏｓ高電圧発生器用帰還回路 | |
| JP2575956B2 (ja) | 基板バイアス回路 | |
| US7439820B2 (en) | Reducing the settling time of a crystal oscillator | |
| US5952851A (en) | Boosted voltage driver | |
| JP3158490B2 (ja) | 発振誘導回路 | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| JPS59175218A (ja) | Ｃｍｏｓインバ−タ | |
| US4914323A (en) | Boot-strap type signal generating circuit | |
| JP2585147B2 (ja) | 発振制御回路 | |
| JP6786968B2 (ja) | コンパレータを用いた発振器回路 | |
| US20020075090A1 (en) | Oscillation control circuit | |
| JPH11284438A (ja) | 圧電発振器 | |
| KR100316982B1 (ko) | 2개의 ｎ-채널 ｍｏｓ 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치 | |
| JP2853718B2 (ja) | 出力制御回路 | |
| JP2771158B2 (ja) | クロックジェネレータ | |
| JP2757827B2 (ja) | マイクロコンピュータ | |
| JP2868860B2 (ja) | 昇圧出力回路 | |
| JP3303761B2 (ja) | 昇圧回路 | |
| KR950015048B1 (ko) | 파워 온 리세트 회로 | |
| JPH0247637Y2 (ja) | ||
| JPH019269Y2 (ja) | ||
| JPS58209153A (ja) | 半導体集積回路装置 | |
| EP0070667A1 (en) | Improved oscillator for a substrate bias generator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010116 |
|
| LAPS | Cancellation because of no payment of annual fees |