JP2833355B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2833355B2 JP2833355B2 JP4187500A JP18750092A JP2833355B2 JP 2833355 B2 JP2833355 B2 JP 2833355B2 JP 4187500 A JP4187500 A JP 4187500A JP 18750092 A JP18750092 A JP 18750092A JP 2833355 B2 JP2833355 B2 JP 2833355B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に電源立ち上げ時における出力端での安定化を図った
出力回路を備える半導体集積回路に関する。
特に電源立ち上げ時における出力端での安定化を図った
出力回路を備える半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図５に示す様
に出力回路部において内部回路動作電位と同一レベルの
電位出力を行う場合、出力バッファのゲート信号は内部
回路動作電源を直接用い発生せしめ、これにより出力バ
ッファのオン・オフを制御していた。即ち、図５に示す
従来例は、第１の出力信号２０２を第１出力バッファ制
御部２０９に入力し、その出力である第１の出力バッフ
ァ制御信号２０４でＰ−ｃｈ出力バッファ２０６を制御
する。同様に、第２の出力信号２０３を第２出力バッフ
ァ制御部２１０に入力し、その出力である第２の出力バ
ッファ制御信号２０５でＮ−ｃｈ出力バッファ２０７を
制御する。又、電源電位２０１が立ち上がり内部回路安
定動作電圧に達した時、第１の出力信号２０２は論理値
“Ｌ”レベル（以下“Ｌ”と記述する）に、第２の出力
信号２０３は論理値“Ｈ”レベル（以下“Ｈ”と記述す
る）に初期設定される様になっている。
に出力回路部において内部回路動作電位と同一レベルの
電位出力を行う場合、出力バッファのゲート信号は内部
回路動作電源を直接用い発生せしめ、これにより出力バ
ッファのオン・オフを制御していた。即ち、図５に示す
従来例は、第１の出力信号２０２を第１出力バッファ制
御部２０９に入力し、その出力である第１の出力バッフ
ァ制御信号２０４でＰ−ｃｈ出力バッファ２０６を制御
する。同様に、第２の出力信号２０３を第２出力バッフ
ァ制御部２１０に入力し、その出力である第２の出力バ
ッファ制御信号２０５でＮ−ｃｈ出力バッファ２０７を
制御する。又、電源電位２０１が立ち上がり内部回路安
定動作電圧に達した時、第１の出力信号２０２は論理値
“Ｌ”レベル（以下“Ｌ”と記述する）に、第２の出力
信号２０３は論理値“Ｈ”レベル（以下“Ｈ”と記述す
る）に初期設定される様になっている。
【０００３】以下、図６のタイミングチャートを用い電
源電位２０１の立ち上がり時における各部の動作につい
て説明する。電源電位２０１がＧＮＤ電位から内部動作
安定電圧に達する迄の間、第１の出力信号２０２及び、
第２の出力信号２０３の電位は不定である。又、第１及
び第２のバッファ制御部２０９，２１０も正常なインバ
ータ動作を行えず、第１及び第２の出力バッファ制御信
号２０４，２０５も不定となる為、Ｐ−ｃｈ及びＮ−ｃ
ｈの各出力バッファ２０６，２０７のドレインに接続さ
れた出力端２０８の電位も不定となる。
源電位２０１の立ち上がり時における各部の動作につい
て説明する。電源電位２０１がＧＮＤ電位から内部動作
安定電圧に達する迄の間、第１の出力信号２０２及び、
第２の出力信号２０３の電位は不定である。又、第１及
び第２のバッファ制御部２０９，２１０も正常なインバ
ータ動作を行えず、第１及び第２の出力バッファ制御信
号２０４，２０５も不定となる為、Ｐ−ｃｈ及びＮ−ｃ
ｈの各出力バッファ２０６，２０７のドレインに接続さ
れた出力端２０８の電位も不定となる。
【０００４】更に、電源電位２０１が内部動作安定電圧
に達した後は、第１の出力信号２０２は“Ｌ”となる事
により、第１の出力バッファ制御信号２０４は“Ｈ”と
なり、Ｐ−ｃｈ出力バッファ２０６はオフすると共に、
第２の出力信号２０３は“Ｈ”となる事により、第２の
出力バッファ制御信号２０５は“Ｌ”となり、Ｎ−ｃｈ
出力バッファ２０７はオフする。したがって、Ｐ−ｃｈ
及びＮ−ｃｈの各出力バッファ２０６，２０７のドレイ
ンに接続された出力端２０８はハイインピーダンスにな
る。
に達した後は、第１の出力信号２０２は“Ｌ”となる事
により、第１の出力バッファ制御信号２０４は“Ｈ”と
なり、Ｐ−ｃｈ出力バッファ２０６はオフすると共に、
第２の出力信号２０３は“Ｈ”となる事により、第２の
出力バッファ制御信号２０５は“Ｌ”となり、Ｎ−ｃｈ
出力バッファ２０７はオフする。したがって、Ｐ−ｃｈ
及びＮ−ｃｈの各出力バッファ２０６，２０７のドレイ
ンに接続された出力端２０８はハイインピーダンスにな
る。
【０００５】
【発明が解決しようとする課題】このような従来の半導
体集積回路は、出力端の状態が、電源立ち上げ時におけ
る電源立ち上がり開始から内部回路の安定動作電圧に達
するまでの間、不安定かつ不定状態となる。このため、
出力端に半導体集積回路の内部回路安定動作電圧以下で
反応する周辺部品，回路を接続する場合に、これらの部
品，回路が誤動作し、半導体集積回路としての致命的な
問題点となる。本発明の目的は、電源立ち上げ時におけ
る出力端の状態を安定に保持することを可能にした半導
体集積回路を提供することにある。
体集積回路は、出力端の状態が、電源立ち上げ時におけ
る電源立ち上がり開始から内部回路の安定動作電圧に達
するまでの間、不安定かつ不定状態となる。このため、
出力端に半導体集積回路の内部回路安定動作電圧以下で
反応する周辺部品，回路を接続する場合に、これらの部
品，回路が誤動作し、半導体集積回路としての致命的な
問題点となる。本発明の目的は、電源立ち上げ時におけ
る出力端の状態を安定に保持することを可能にした半導
体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、第１の電位
と、この第１の電位よりも高い第２の電位により動作す
る半導体集積回路において、前記第１及び第２の電位に
よって生成される発振クロック信号と、この発振クロッ
ク信号との容量結合により前記第１の電位を基準電位と
して前記第２の電位に向かいチャージ電位を押し上げる
チャージポンプ部と、前記チャージ電位と前記第１の電
位を電源とし、出力信号に基づいて出力バッファ制御信
号を発生するバッファ制御部と、前記出力バッファ制御
信号をゲート入力信号としドレインを出力端とした出力
バッファ部を有する。更に、前記発振クロック信号との
容量結合により前記第２の電位を基準電位とし、前記第
１の電位に向かい第２のチャージ電位を押し下げる第２
のチャージポンプ部と、前記第２のチャージ電位と前記
第２の電位を電源とし第２の出力信号に基づいて第２の
出力バッファ制御信号を発生する第２のバッファ制御部
と、前記第２の出力バッファ制御信号をゲート入力信号
としドレインを前記出力バッファ部の出力端に接続した
第２の出力バッファ部を備えることが好ましい。
と、この第１の電位よりも高い第２の電位により動作す
る半導体集積回路において、前記第１及び第２の電位に
よって生成される発振クロック信号と、この発振クロッ
ク信号との容量結合により前記第１の電位を基準電位と
して前記第２の電位に向かいチャージ電位を押し上げる
チャージポンプ部と、前記チャージ電位と前記第１の電
位を電源とし、出力信号に基づいて出力バッファ制御信
号を発生するバッファ制御部と、前記出力バッファ制御
信号をゲート入力信号としドレインを出力端とした出力
バッファ部を有する。更に、前記発振クロック信号との
容量結合により前記第２の電位を基準電位とし、前記第
１の電位に向かい第２のチャージ電位を押し下げる第２
のチャージポンプ部と、前記第２のチャージ電位と前記
第２の電位を電源とし第２の出力信号に基づいて第２の
出力バッファ制御信号を発生する第２のバッファ制御部
と、前記第２の出力バッファ制御信号をゲート入力信号
としドレインを前記出力バッファ部の出力端に接続した
第２の出力バッファ部を備えることが好ましい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の要部の回路図である。
この実施例は、発振クロック信号１によりＧＮＤ電位
（第１の電位）を基準に電源電位３（第２の電位）へチ
ャージ電位４を押し上げるチャージポンプ部２と、チャ
ージ電位４とＧＮＤを電源にした出力バッファ制御部６
と、ソースをＧＮＤに、ドレインを出力端１１に、ゲー
トに前記出力バッファ制御部６からの出力バッファ制御
信号８が入力されるＮ−ｃｈ出力バッファ１０と、チャ
ージ電位４とＧＮＤ間及び出力バッファ制御部８とＧＮ
Ｄ間に接続した容量５，９を備えている。出力信号は前
記出力バッファ制御部６に入力される。又、Ｎ−ｃｈ出
力バッファ１０は出力端１１に接続される。尚、電源電
位３が立ち上がり、内部回路安定動作電圧に達した時、
出力信号７は“Ｈ”に、初期設定される様になってい
る。
る。図１は本発明の第１実施例の要部の回路図である。
この実施例は、発振クロック信号１によりＧＮＤ電位
（第１の電位）を基準に電源電位３（第２の電位）へチ
ャージ電位４を押し上げるチャージポンプ部２と、チャ
ージ電位４とＧＮＤを電源にした出力バッファ制御部６
と、ソースをＧＮＤに、ドレインを出力端１１に、ゲー
トに前記出力バッファ制御部６からの出力バッファ制御
信号８が入力されるＮ−ｃｈ出力バッファ１０と、チャ
ージ電位４とＧＮＤ間及び出力バッファ制御部８とＧＮ
Ｄ間に接続した容量５，９を備えている。出力信号は前
記出力バッファ制御部６に入力される。又、Ｎ−ｃｈ出
力バッファ１０は出力端１１に接続される。尚、電源電
位３が立ち上がり、内部回路安定動作電圧に達した時、
出力信号７は“Ｈ”に、初期設定される様になってい
る。
【０００８】図２は図１の回路の動作を説明するための
タイミングチャートであり、これを参照して電源電位３
の立ち上がり時における各部の動作について説明する。
電源電位３がＧＮＤ電位から内部動作安定電圧に達する
迄の間、発振回路が発振せず又発振クロックも伝達され
ないため、発振クロック信号１にはチャージポンプ２の
動作に必要なクロック信号が発生していない。したがっ
て、チャージポンプ部２はチャージ電位４を押し上げる
事ができないため、チャージ電位４は容量５によりＧＮ
Ｄ電位が保持される。又、出力バッファ制御部６はチャ
ージ電位４がＧＮＤ電位である為、出力信号７の内容に
関わらず“Ｈ”レベルを供給する事は無く、出力バッフ
ァ制御信号８には容量９によりＧＮＤ電位が保持され
る。このため、Ｎ−ｃｈ出力バッファ１０は、オフ状態
を維持する。
タイミングチャートであり、これを参照して電源電位３
の立ち上がり時における各部の動作について説明する。
電源電位３がＧＮＤ電位から内部動作安定電圧に達する
迄の間、発振回路が発振せず又発振クロックも伝達され
ないため、発振クロック信号１にはチャージポンプ２の
動作に必要なクロック信号が発生していない。したがっ
て、チャージポンプ部２はチャージ電位４を押し上げる
事ができないため、チャージ電位４は容量５によりＧＮ
Ｄ電位が保持される。又、出力バッファ制御部６はチャ
ージ電位４がＧＮＤ電位である為、出力信号７の内容に
関わらず“Ｈ”レベルを供給する事は無く、出力バッフ
ァ制御信号８には容量９によりＧＮＤ電位が保持され
る。このため、Ｎ−ｃｈ出力バッファ１０は、オフ状態
を維持する。
【０００９】電源電位３が内部動作安定電圧に達した後
は、発振回路が発振し発振クロックが伝達されるため、
発振クロック信号１にはチャージポンプ部２の動作に必
要なクロック信号が発生する。したがって、チャージポ
ンプ部２はチャージ電位４を押し上げ、チャージ電位４
は電源電位３が維持される。このため、出力バッファ制
御部６にはチャージ電位４の電源電位３が供給され、出
力信号７の内容に基づき出力バッファ制御信号８を出力
する。本実施例の場合、電源電位３が立ち上がり内部回
路安定動作電圧に達した時、出力信号７が“Ｈ”に初期
設定されるため、出力バッファ制御部６は“Ｌ”を出力
し、出力バッファ制御信号８は引き続き“Ｌ”に維持さ
れる。このため、Ｎ−ｃｈ出力バッファ１０は、オフ状
態を維持し、出力端１１は電源電位３の立ち上がり初期
から安定してハイインピーダンス状態を維持する事にな
る。
は、発振回路が発振し発振クロックが伝達されるため、
発振クロック信号１にはチャージポンプ部２の動作に必
要なクロック信号が発生する。したがって、チャージポ
ンプ部２はチャージ電位４を押し上げ、チャージ電位４
は電源電位３が維持される。このため、出力バッファ制
御部６にはチャージ電位４の電源電位３が供給され、出
力信号７の内容に基づき出力バッファ制御信号８を出力
する。本実施例の場合、電源電位３が立ち上がり内部回
路安定動作電圧に達した時、出力信号７が“Ｈ”に初期
設定されるため、出力バッファ制御部６は“Ｌ”を出力
し、出力バッファ制御信号８は引き続き“Ｌ”に維持さ
れる。このため、Ｎ−ｃｈ出力バッファ１０は、オフ状
態を維持し、出力端１１は電源電位３の立ち上がり初期
から安定してハイインピーダンス状態を維持する事にな
る。
【００１０】図３は本発明の第２実施例の回路図であ
る。この実施例は、発振クロック信号１０１によりＧＮ
Ｄ電位（第１の電位）を基準に電源電位１０３（第２の
電位）へチャージ電位１０４を押し上げるチャージポン
プ部１０２と、電源電位１０３を基準にＧＮＤ電位へ第
２のチャージ電位１１４を押し下げる第２のチャージポ
ンプ部１１２を有する。又、チャージ電位１０４とＧＮ
Ｄを電源にした出力バッファ制御部１０６と、第２のチ
ャージ電位１１４と電源電位１０３を電源にした第２の
出力バッファ制御部１１６を有する。
る。この実施例は、発振クロック信号１０１によりＧＮ
Ｄ電位（第１の電位）を基準に電源電位１０３（第２の
電位）へチャージ電位１０４を押し上げるチャージポン
プ部１０２と、電源電位１０３を基準にＧＮＤ電位へ第
２のチャージ電位１１４を押し下げる第２のチャージポ
ンプ部１１２を有する。又、チャージ電位１０４とＧＮ
Ｄを電源にした出力バッファ制御部１０６と、第２のチ
ャージ電位１１４と電源電位１０３を電源にした第２の
出力バッファ制御部１１６を有する。
【００１１】更に、ソースをＧＮＤに、ドレインを出力
端１１１に、ゲートに出力バッファ制御部１０６からの
出力バッファ制御信号１０８が入力されるＮ−ｃｈ出力
バッファ１１０と、ソースを電源電位１１３に、ドレイ
ンを出力端１１１にゲートに第２の出力バッファ制御部
１１１６からの第２の出力バッファ制御信号１１８が入
力されるＰ−ｃｈ出力バッファ１２０とを備える。そし
て、チャージ電位１０４とＧＮＤ間，出力バッファ制御
部１０８とＧＮＤ間，第２のチャージ電位１１４と電源
電位１１３間，第２の出力バッファ制御部１１８と電源
電位１１３間にそれぞれ容量１０５，１０９，１１５，
１１９を接続している。尚、電源電位１０３が立ち上が
り、内部回路安定動作電圧に達した時、出力信号１０７
は“Ｈ”に第二の出力信号１１７は“Ｌ”に初期設定さ
れる。
端１１１に、ゲートに出力バッファ制御部１０６からの
出力バッファ制御信号１０８が入力されるＮ−ｃｈ出力
バッファ１１０と、ソースを電源電位１１３に、ドレイ
ンを出力端１１１にゲートに第２の出力バッファ制御部
１１１６からの第２の出力バッファ制御信号１１８が入
力されるＰ−ｃｈ出力バッファ１２０とを備える。そし
て、チャージ電位１０４とＧＮＤ間，出力バッファ制御
部１０８とＧＮＤ間，第２のチャージ電位１１４と電源
電位１１３間，第２の出力バッファ制御部１１８と電源
電位１１３間にそれぞれ容量１０５，１０９，１１５，
１１９を接続している。尚、電源電位１０３が立ち上が
り、内部回路安定動作電圧に達した時、出力信号１０７
は“Ｈ”に第二の出力信号１１７は“Ｌ”に初期設定さ
れる。
【００１２】図４に図３の回路の動作を説明するための
タイミングチャートを示す。電源電位１０１の立ち上が
りに際しチャージポンプ部１０２，チャージ電位１０
４，出力バッファ制御部１０６，出力バッファ制御信号
１０８及びＮ−ｃｈ出力バッファ１１０は、第１実施例
で説明した各部と同様の動作を行い、Ｎ−ｃｈ出力バッ
ファ１１０はオフ状態を維持する。一方、第２のチャー
ジポンプ部１１２，第２のチャージ電位１１４，第２の
出力バッファ制御部１１６，第２の出力バッファ制御信
号１１８及びＰ−ｃｈ出力バッファ１２０は、第１実施
例で説明した各部の電源電位３とＧＮＤ電位を逆転した
構成であり、動作は反極性で同様の動作を行い、Ｐ−ｃ
ｈ出力バッファ１２０はオフ状態を維持する。したがっ
て、出力端１１１は電源電位１０３の立ち上がり初期か
ら安定してハイインピーダンス状態を維持する事にな
る。
タイミングチャートを示す。電源電位１０１の立ち上が
りに際しチャージポンプ部１０２，チャージ電位１０
４，出力バッファ制御部１０６，出力バッファ制御信号
１０８及びＮ−ｃｈ出力バッファ１１０は、第１実施例
で説明した各部と同様の動作を行い、Ｎ−ｃｈ出力バッ
ファ１１０はオフ状態を維持する。一方、第２のチャー
ジポンプ部１１２，第２のチャージ電位１１４，第２の
出力バッファ制御部１１６，第２の出力バッファ制御信
号１１８及びＰ−ｃｈ出力バッファ１２０は、第１実施
例で説明した各部の電源電位３とＧＮＤ電位を逆転した
構成であり、動作は反極性で同様の動作を行い、Ｐ−ｃ
ｈ出力バッファ１２０はオフ状態を維持する。したがっ
て、出力端１１１は電源電位１０３の立ち上がり初期か
ら安定してハイインピーダンス状態を維持する事にな
る。
【００１３】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、出力バッファ制御部や出力バッファを備える
出力回路に、第１の電位を基準とし、この第１の電位を
これよりも高い第２の電位に向けて押し上げるチャージ
ポンプ部を設けているので、電源電圧立ち上がり時に出
力端を安定した状態に保つ事が可能となる。これによ
り、出力端に半導体集積回路の内部回路安定動作電圧以
下で反応する周辺部品，回路を容易に用いる事が可能と
なり、ひいては半導体集積回路の応用範囲拡大が可能と
なる効果がある。
積回路は、出力バッファ制御部や出力バッファを備える
出力回路に、第１の電位を基準とし、この第１の電位を
これよりも高い第２の電位に向けて押し上げるチャージ
ポンプ部を設けているので、電源電圧立ち上がり時に出
力端を安定した状態に保つ事が可能となる。これによ
り、出力端に半導体集積回路の内部回路安定動作電圧以
下で反応する周辺部品，回路を容易に用いる事が可能と
なり、ひいては半導体集積回路の応用範囲拡大が可能と
なる効果がある。
【図１】本発明の第１実施例の出力回路を備える半導体
集積回路の回路図である。
集積回路の回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】本発明の第２実施例の出力回路を備える半導体
集積回路の回路図である。
集積回路の回路図である。
【図４】図３の回路のタイミングチャートである。
【図５】従来の出力回路を備える半導体集積回路の回路
図である。
図である。
【図６】図５の回路のタイミングチャートである。
１，１０１ 発振クロック信号 ２，１０２，１１２ チャージポンプ部 ４，１０４，１１４ チャージ電位 ５，１０５，１１５ 容量 ６，１０６，１１６ 出力バッファ制御部 ７，１０７，１１７ 出力信号 ８，１０８，１１８ 出力バッファ信号 ９，１０９，１１９ 容量 １０，１１０，１２０ 出力バッファ
Claims (2)
- 【請求項１】 第１の電位と、この第１の電位よりも高
い第２の電位により動作する半導体集積回路において、
前記第１及び第２の電位によって生成される発振クロッ
ク信号と、この発振クロック信号との容量結合により前
記第１の電位を基準電位として前記第２の電位に向かい
チャージ電位を押し上げるチャージポンプ部と、前記チ
ャージ電位と前記第１の電位を電源とし、出力信号に基
づいて出力バッファ制御信号を発生するバッファ制御部
と、前記出力バッファ制御信号をゲート入力信号としド
レインを出力端とした出力バッファ部を有することを特
徴とする半導体集積回路。 - 【請求項２】 前記発振クロック信号との容量結合によ
り前記第２の電位を基準電位とし、前記第１の電位に向
かい第２のチャージ電位を押し下げる第２のチャージポ
ンプ部と、前記第２のチャージ電位と前記第２の電位を
電源とし第２の出力信号に基づいて第２の出力バッファ
制御信号を発生する第２のバッファ制御部と、前記第２
の出力バッファ制御信号をゲート入力信号としドレイン
を前記出力バッファ部の出力端に接続した第２の出力バ
ッファ部を備える請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187500A JP2833355B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187500A JP2833355B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH064182A JPH064182A (ja) | 1994-01-14 |
| JP2833355B2 true JP2833355B2 (ja) | 1998-12-09 |
Family
ID=16207152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187500A Expired - Lifetime JP2833355B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833355B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001326567A (ja) * | 2000-03-10 | 2001-11-22 | Rohm Co Ltd | Ｍｏｓｆｅｔ駆動回路 |
-
1992
- 1992-06-22 JP JP4187500A patent/JP2833355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH064182A (ja) | 1994-01-14 |
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