JP2906558B2 - 圧電型振動子を用いる半導体集積回路 - Google Patents
圧電型振動子を用いる半導体集積回路Info
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- JP2906558B2 JP2906558B2 JP2074140A JP7414090A JP2906558B2 JP 2906558 B2 JP2906558 B2 JP 2906558B2 JP 2074140 A JP2074140 A JP 2074140A JP 7414090 A JP7414090 A JP 7414090A JP 2906558 B2 JP2906558 B2 JP 2906558B2
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- piezoelectric vibrator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- Semiconductor Integrated Circuits (AREA)
- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、発振周波数の安定度の良い水晶振動子やセ
ラミックス振動庫などの圧電型振動子を用いる半導体集
積回路に関し、特に、圧電型振動子の発振開始電圧以下
の低電圧電源による付勢だけでも圧電型振動子及び内部
回路の正常動作を可能とする圧電型振動子を用いる半導
体集積回路に関する。
ラミックス振動庫などの圧電型振動子を用いる半導体集
積回路に関し、特に、圧電型振動子の発振開始電圧以下
の低電圧電源による付勢だけでも圧電型振動子及び内部
回路の正常動作を可能とする圧電型振動子を用いる半導
体集積回路に関する。
水晶振動子やセラミックス振動子などの圧電型振動子
を用いた水晶発振回路は発振周波数が非常に安定なこと
から、半導体集積回路のクロック発生器として多用され
ている。例えば水晶振動子を接続した水晶発振回路の周
波数安定度は10-5以上である。従来、例えば４ビットの
MPU（マイクロ・プロセッサ・ユニット）半導体集積回
路は、第10図に示すように、一般的に固有周波数32.768
KHzの水晶振動子1aを外部接続した水晶発振回路１と、
これから生成されたクロックを内部システムクロックと
して利用する中央処理回路等の内部回路２とに大別さ
れ、通常1.1v以上の電源電圧の外部電源３でパワースイ
ッチSWを介して集積回路に給電し、水晶発振回路１及び
内部回路２はこれらの動作が充分可能の電源電圧レベル
で付勢されることを要す。電源電圧が投入されると、水
晶発振回路１の発振が開始し、その発振クロックは内部
システムクロックとして内部回路２へ送出され、これに
より所定の処理が実行される。
を用いた水晶発振回路は発振周波数が非常に安定なこと
から、半導体集積回路のクロック発生器として多用され
ている。例えば水晶振動子を接続した水晶発振回路の周
波数安定度は10-5以上である。従来、例えば４ビットの
MPU（マイクロ・プロセッサ・ユニット）半導体集積回
路は、第10図に示すように、一般的に固有周波数32.768
KHzの水晶振動子1aを外部接続した水晶発振回路１と、
これから生成されたクロックを内部システムクロックと
して利用する中央処理回路等の内部回路２とに大別さ
れ、通常1.1v以上の電源電圧の外部電源３でパワースイ
ッチSWを介して集積回路に給電し、水晶発振回路１及び
内部回路２はこれらの動作が充分可能の電源電圧レベル
で付勢されることを要す。電源電圧が投入されると、水
晶発振回路１の発振が開始し、その発振クロックは内部
システムクロックとして内部回路２へ送出され、これに
より所定の処理が実行される。
しかしながら、水晶発振回路１の発振開始電圧値は、
電気的機械振動子である水晶振動子を用いる都合上、通
常1.1v程度であるため、その開始電圧値以上の電源電圧
を持つ外部電源３の使用を余儀無くされていた。勿論、
水晶発振回路１以外のCR発振回路などにおいては発振開
始電圧値が水晶発振回路１のそれに比して低いので、1.
1v以下の外部電源で駆動するCR発振回路をクロック発生
回路として使用することも考えられるが、CR発振回路自
体の周波数安定度が水晶発振回路のそれよりも劣るの
で、マイクロ・プロセッサなどの高級なシステムクロッ
クが必要とされる半導体集積回路には不向きである。ま
た、半導体集積回路において中核的動作を行う内部回路
に対し充分な電源電圧を給電する必要があるので、1.1v
以下の電源では各ゲートの閾値電圧や論理振幅のノイズ
マージンの点で不充分であり、動作信頼性も乏しく、半
導体製造プロセス上においても歩留りが悪い。
電気的機械振動子である水晶振動子を用いる都合上、通
常1.1v程度であるため、その開始電圧値以上の電源電圧
を持つ外部電源３の使用を余儀無くされていた。勿論、
水晶発振回路１以外のCR発振回路などにおいては発振開
始電圧値が水晶発振回路１のそれに比して低いので、1.
1v以下の外部電源で駆動するCR発振回路をクロック発生
回路として使用することも考えられるが、CR発振回路自
体の周波数安定度が水晶発振回路のそれよりも劣るの
で、マイクロ・プロセッサなどの高級なシステムクロッ
クが必要とされる半導体集積回路には不向きである。ま
た、半導体集積回路において中核的動作を行う内部回路
に対し充分な電源電圧を給電する必要があるので、1.1v
以下の電源では各ゲートの閾値電圧や論理振幅のノイズ
マージンの点で不充分であり、動作信頼性も乏しく、半
導体製造プロセス上においても歩留りが悪い。
そこで、本発明は、上記問題点を解決するものであ
り、その課題は、まず低電圧の外部電源によりCR発振回
路等の低電圧駆動型発振回路を発振させ、その発振クロ
ックを内部システムクロックとして直接用いるのではな
く、外部電源電圧よりも高い内部電源電圧を昇圧生成さ
るための交流源ないしスイッチング制御信号として利用
することにより、水晶発振回路の発振開始電圧以下の低
電圧電源の給電だけでも、水晶発振回路の発振を可能と
し、しかも内部回路の支障のない動作も保障し得る圧電
型振動子を用いる半導体集積回路を提供することにあ
る。
り、その課題は、まず低電圧の外部電源によりCR発振回
路等の低電圧駆動型発振回路を発振させ、その発振クロ
ックを内部システムクロックとして直接用いるのではな
く、外部電源電圧よりも高い内部電源電圧を昇圧生成さ
るための交流源ないしスイッチング制御信号として利用
することにより、水晶発振回路の発振開始電圧以下の低
電圧電源の給電だけでも、水晶発振回路の発振を可能と
し、しかも内部回路の支障のない動作も保障し得る圧電
型振動子を用いる半導体集積回路を提供することにあ
る。
上記課題を解決するために、第１の電圧値（例えば1.
1V）以上の電圧で動作する水晶振動子やセラミックス振
動子などの圧電型振動子を外部接続すべき水晶発振回路
を有し、この水晶発振回路から出力される第１の発振ク
ロックを所定内部回路の内部システムクロックとする圧
電型振動子を用いる半導体集積回路において、本発明の
講じた第１の手段は、上記第１の電圧値に比して低い第
２の電圧値（例えば0.7V）以上の電圧で動作するCR発振
回路などの低電圧駆動型発振回路と、この低電圧駆動型
発振回路から出力される第２の発振クロックに基づいて
上記第１の電圧値以上の昇圧電圧を生成する逓倍整流回
路などの昇圧回路とを設け、この昇圧電圧を少なくとも
上記水晶発振回路及び上記内部回路とに電源電圧として
給電するところにある。
1V）以上の電圧で動作する水晶振動子やセラミックス振
動子などの圧電型振動子を外部接続すべき水晶発振回路
を有し、この水晶発振回路から出力される第１の発振ク
ロックを所定内部回路の内部システムクロックとする圧
電型振動子を用いる半導体集積回路において、本発明の
講じた第１の手段は、上記第１の電圧値に比して低い第
２の電圧値（例えば0.7V）以上の電圧で動作するCR発振
回路などの低電圧駆動型発振回路と、この低電圧駆動型
発振回路から出力される第２の発振クロックに基づいて
上記第１の電圧値以上の昇圧電圧を生成する逓倍整流回
路などの昇圧回路とを設け、この昇圧電圧を少なくとも
上記水晶発振回路及び上記内部回路とに電源電圧として
給電するところにある。
上記第１の手段は本発明の基本的手段であるが、別に
本発明は以下のような改良手段を提供する。
本発明は以下のような改良手段を提供する。
即ち、第２の手段としては上記の構成に加えて、供給
されるクロック選択制御信号の如何で低電圧駆動型発振
回路から出力される第２の発振クロックと第１の発振ク
ロックのいずれか一方を切換えて出力するクロック選択
回路と、上記水晶発振回路の発振有無を直接又は間接的
に検出して、無発振状態のときは前記クロック選択制御
信号を第２の発振クロックの選択モードとし、発振状態
のときは上記クロック選択制御信号を第１の発振クロッ
クの選択モードとすると共に前記低電圧駆動型発振回路
の発振を停止制御する水晶発振検出回路とを設け、上記
クロック選択回路から出力される発振クロックが第１の
発振クロック又は第２の発振クロックに拘わらず、その
発振クロックに基づいて上記第１の電圧値以上の昇圧電
圧を生成する昇圧回路としたものである。
されるクロック選択制御信号の如何で低電圧駆動型発振
回路から出力される第２の発振クロックと第１の発振ク
ロックのいずれか一方を切換えて出力するクロック選択
回路と、上記水晶発振回路の発振有無を直接又は間接的
に検出して、無発振状態のときは前記クロック選択制御
信号を第２の発振クロックの選択モードとし、発振状態
のときは上記クロック選択制御信号を第１の発振クロッ
クの選択モードとすると共に前記低電圧駆動型発振回路
の発振を停止制御する水晶発振検出回路とを設け、上記
クロック選択回路から出力される発振クロックが第１の
発振クロック又は第２の発振クロックに拘わらず、その
発振クロックに基づいて上記第１の電圧値以上の昇圧電
圧を生成する昇圧回路としたものである。
また第３の手段としては、第２の手段に加えて、上記
昇圧電圧を定常電圧とする定電圧回路を設け、この定常
電圧を少なくとも上記水晶発振回路及び上記内部回路の
電源電圧として給電するものである。
昇圧電圧を定常電圧とする定電圧回路を設け、この定常
電圧を少なくとも上記水晶発振回路及び上記内部回路の
電源電圧として給電するものである。
第１の手段によれば、第２の電圧値と第１の電圧値と
の間の外部電源電圧を半導体集積回路に接続してこれを
付勢すると、まず圧電型振動子を有する水晶発振回路は
無発振状態であるが、低電圧駆動型発振回路の発振が開
始し、第２の発振クロックが昇圧回路へ送出される。そ
して昇圧回路が第１の電圧値以上の昇圧電圧を生成し、
この昇圧電圧が水晶発振回路と内部回路へ電源電圧とし
て供給される。このため水晶発振回路の発振が開始さ
れ、第１の発振クロックが昇圧電圧で付勢された内部回
路へ供給され、内部回路が所定の動作を開始する。つま
り圧電型振動子を有する水晶発振回路の発振開始電圧以
下の電源電圧でも、当該水晶発振回路を支障なく発振さ
せることができ、しかも内部回路も充分な電源電圧で付
勢されているから、外部電源電圧が低電圧でありながら
内部回路の安定的な動作が保障される。
の間の外部電源電圧を半導体集積回路に接続してこれを
付勢すると、まず圧電型振動子を有する水晶発振回路は
無発振状態であるが、低電圧駆動型発振回路の発振が開
始し、第２の発振クロックが昇圧回路へ送出される。そ
して昇圧回路が第１の電圧値以上の昇圧電圧を生成し、
この昇圧電圧が水晶発振回路と内部回路へ電源電圧とし
て供給される。このため水晶発振回路の発振が開始さ
れ、第１の発振クロックが昇圧電圧で付勢された内部回
路へ供給され、内部回路が所定の動作を開始する。つま
り圧電型振動子を有する水晶発振回路の発振開始電圧以
下の電源電圧でも、当該水晶発振回路を支障なく発振さ
せることができ、しかも内部回路も充分な電源電圧で付
勢されているから、外部電源電圧が低電圧でありながら
内部回路の安定的な動作が保障される。
ところで、水晶発振回路が発振を開始した後において
も、低電圧駆動型発振回路の発振が継続する。この発振
が停止すると、昇圧電圧が消滅し、水晶発振電圧回路の
発振と内部回路の所要動作が停止してしまうが、低電圧
駆動型発振回路の発振クロックは内部システムクロック
として利用されるのではなく、昇圧回路の交流源ないし
スイッチング制御信号としての意義を有している。一度
水晶発振回路が発振して第１の発振クロックが生成され
ると、この第１の発振クロックは高品位の内部システム
クロックとして内部回路へ供給され、内部回路における
所要信号を作成するタイミングや同期をとるために利用
されるが、エネルギ源たる意義は殆どない。
も、低電圧駆動型発振回路の発振が継続する。この発振
が停止すると、昇圧電圧が消滅し、水晶発振電圧回路の
発振と内部回路の所要動作が停止してしまうが、低電圧
駆動型発振回路の発振クロックは内部システムクロック
として利用されるのではなく、昇圧回路の交流源ないし
スイッチング制御信号としての意義を有している。一度
水晶発振回路が発振して第１の発振クロックが生成され
ると、この第１の発振クロックは高品位の内部システム
クロックとして内部回路へ供給され、内部回路における
所要信号を作成するタイミングや同期をとるために利用
されるが、エネルギ源たる意義は殆どない。
第１の手段において、低電圧駆動型発振回路を付勢す
る低電圧の外部電源が電池であれば、第１の発振クロッ
クの生成後における低電圧駆動型発振回路の発振継続が
無効電力の消費を少なからずもたらす。また留意すべき
点としては、水晶振動子自体は固有振動数（基本振動
数）のほかにその奇数倍の周波数においてオーバートー
ン周波数を有しているため、水晶発振回路と低電圧駆動
型発振回路の同時並列的な発振継続は予期せぬ周波数に
おいて同調共振ないしノイズを惹起し、却って水晶発振
回路自体の優れた発振周波数安定度や電源電圧の安定性
などを阻害する虞れがある。
る低電圧の外部電源が電池であれば、第１の発振クロッ
クの生成後における低電圧駆動型発振回路の発振継続が
無効電力の消費を少なからずもたらす。また留意すべき
点としては、水晶振動子自体は固有振動数（基本振動
数）のほかにその奇数倍の周波数においてオーバートー
ン周波数を有しているため、水晶発振回路と低電圧駆動
型発振回路の同時並列的な発振継続は予期せぬ周波数に
おいて同調共振ないしノイズを惹起し、却って水晶発振
回路自体の優れた発振周波数安定度や電源電圧の安定性
などを阻害する虞れがある。
第２及び第３の手段においては、第１の発振クロック
が生成されると、水晶発振検出回路がこの第１の発振ク
ロックの発生を検知し、クロック選択回路に対し第１ク
ロックの選択モードたるクロック選択制御信号を送出す
る。これによりクロック選択回路は水晶発振検出回路か
らの第１発振クロックを受容してこれを昇圧回路へ送出
する。これと共に水晶発振検出回路は発振停止制御信号
を低電圧駆動型発振回路へ送出し、この発振を停止させ
る。つまり、水晶発振回路が発振すると、その第１の発
振クロックが内部システムクロックとして内部回路へ供
給される共に、当該水晶発振回路及び内部回路の電源電
圧を創出すべき交流源ないしスイッチング制御信号とし
て昇圧回路にて利用されるから、初期時における電源電
圧の立ち上げのための低電圧駆動型発振回路の発振継続
が停止される。このため、上述の無効電力などの問題が
解消され、低電圧電池の長寿命化を図ることがきると共
に、水晶発振回路と低電圧駆動型発振回路の同時並列的
な発振継続が回避でき、高品位のクロックを得ることが
できる。
が生成されると、水晶発振検出回路がこの第１の発振ク
ロックの発生を検知し、クロック選択回路に対し第１ク
ロックの選択モードたるクロック選択制御信号を送出す
る。これによりクロック選択回路は水晶発振検出回路か
らの第１発振クロックを受容してこれを昇圧回路へ送出
する。これと共に水晶発振検出回路は発振停止制御信号
を低電圧駆動型発振回路へ送出し、この発振を停止させ
る。つまり、水晶発振回路が発振すると、その第１の発
振クロックが内部システムクロックとして内部回路へ供
給される共に、当該水晶発振回路及び内部回路の電源電
圧を創出すべき交流源ないしスイッチング制御信号とし
て昇圧回路にて利用されるから、初期時における電源電
圧の立ち上げのための低電圧駆動型発振回路の発振継続
が停止される。このため、上述の無効電力などの問題が
解消され、低電圧電池の長寿命化を図ることがきると共
に、水晶発振回路と低電圧駆動型発振回路の同時並列的
な発振継続が回避でき、高品位のクロックを得ることが
できる。
一般的に昇圧回路から出力される昇圧電圧にはリップ
ルが含まれているため、第３の手段においては、この昇
圧電圧を一定電圧に維持する定電圧回路が付設され、こ
の定電圧が少なくとも水晶発振回路及び内部回路へ電源
電圧として給電されている。このため、第２手段に比し
て水晶発振回路及び内部回路の動作安定性が高い。
ルが含まれているため、第３の手段においては、この昇
圧電圧を一定電圧に維持する定電圧回路が付設され、こ
の定電圧が少なくとも水晶発振回路及び内部回路へ電源
電圧として給電されている。このため、第２手段に比し
て水晶発振回路及び内部回路の動作安定性が高い。
次に、本発明に係る圧電型振動子を用いる半導体集積
回路の実施例を添付図面に基づいて説明する。
回路の実施例を添付図面に基づいて説明する。
第１実施例 第１図は本発明を４ビットMPU半導体集積回路に適用
した第１実施例の概略をチップの外形と共に示すブロッ
ク図で、第２図は同実施例の回路構成を詳細に示す回路
図である。
した第１実施例の概略をチップの外形と共に示すブロッ
ク図で、第２図は同実施例の回路構成を詳細に示す回路
図である。
この実施例における４ビットMPU半導体集積回路10
は、水晶発振回路１、内部回路２、CR発振回路４、及び
２倍昇圧回路５とから概略構成されている。
は、水晶発振回路１、内部回路２、CR発振回路４、及び
２倍昇圧回路５とから概略構成されている。
水晶発振回路１は外付けした固有振動数32.768KHzの
水晶振動子1aを有し、後述する２倍昇圧回路５から出力
される昇圧電位VH（負電位）を接地間との電源電圧とし
て受容している。この水晶発振回路１から生成される周
波数32.768KHzの発振クロックCL1はMPUの内部回路２へ
内部システムクロックとして提供される。この水晶発振
回路１の回路構成は、第２図に示す如く、インバータ1b
と、これに並列接続した帰還抵抗R1,R2と、帰還抵抗R2
に並列で端子a,b間に接続した外付けの水晶振動子1a、
水晶振動子1aのそれぞれ両極と接地間に介在する外付け
のノイズ除去用コンデンサC1,C2と、インバータ1bの出
力に付加されたバッファ用インバータ1cとから構成され
ている。
水晶振動子1aを有し、後述する２倍昇圧回路５から出力
される昇圧電位VH（負電位）を接地間との電源電圧とし
て受容している。この水晶発振回路１から生成される周
波数32.768KHzの発振クロックCL1はMPUの内部回路２へ
内部システムクロックとして提供される。この水晶発振
回路１の回路構成は、第２図に示す如く、インバータ1b
と、これに並列接続した帰還抵抗R1,R2と、帰還抵抗R2
に並列で端子a,b間に接続した外付けの水晶振動子1a、
水晶振動子1aのそれぞれ両極と接地間に介在する外付け
のノイズ除去用コンデンサC1,C2と、インバータ1bの出
力に付加されたバッファ用インバータ1cとから構成され
ている。
CR発振回路４は、増幅器を構成するインバータ4a,4b,
4cと、帰還回路として並列Ｃ型の移相回路を構成する内
部コンデンサC3及び端子c,d間に接続した外付けの抵抗R
3と、バッファ用インバータ4dとから構成されており、
パワースイッチSWの閉成による低圧電源３′（0.7V）の
投入により、高電位VDD（接地電位＝0V）と低電位V
SS（負電位≒−0.7V）とで付勢されている。
4cと、帰還回路として並列Ｃ型の移相回路を構成する内
部コンデンサC3及び端子c,d間に接続した外付けの抵抗R
3と、バッファ用インバータ4dとから構成されており、
パワースイッチSWの閉成による低圧電源３′（0.7V）の
投入により、高電位VDD（接地電位＝0V）と低電位V
SS（負電位≒−0.7V）とで付勢されている。
２倍昇圧回路５は、２相クロック生成回路６と、スイ
ッチ回路７と、端子e,g間に外付けされた電荷注入コン
デンサC4と、低電位VSSの印加端子ｆとパワースイッチS
Wとの間に外付けされた電圧安定コンデンサC5と、昇圧
電位VHの端子ｈとパワースイッチSWとの間に外付けされ
た充電コンデンサC6とから構成されている。２相クロッ
ク生成回路６は、CR発振回路４の発振クロックCL2を反
転させるインバータ6aと、NORゲート6b1,6b2を用いたＲ
・Ｓフリップフロップ及び遅延用インバータ6c1,6c2,6d
1,6d2とから構成されている。またスイッチ回路７は、
高電位VDDの端子ｉと昇圧電位VHの端子ｈとの間に直列
接続されたＰチャネル絶縁ゲート電界効果型トタンジス
タF1,Nチャネル絶縁ゲート電界効果型トタンジスタ（MO
SFET）F2,F3,F4を有し、トタンジスタF1のゲートには２
相クロック生成回路６からの一方のクロックCAをインバ
ータ7aを通して作成されたクロック▲▼が供給さ
れ、またトタンジスタF3のゲートはクロックCAを受け、
更にトタンジスタF2,F4のゲートは他方のクロックCBを
受ける。
ッチ回路７と、端子e,g間に外付けされた電荷注入コン
デンサC4と、低電位VSSの印加端子ｆとパワースイッチS
Wとの間に外付けされた電圧安定コンデンサC5と、昇圧
電位VHの端子ｈとパワースイッチSWとの間に外付けされ
た充電コンデンサC6とから構成されている。２相クロッ
ク生成回路６は、CR発振回路４の発振クロックCL2を反
転させるインバータ6aと、NORゲート6b1,6b2を用いたＲ
・Ｓフリップフロップ及び遅延用インバータ6c1,6c2,6d
1,6d2とから構成されている。またスイッチ回路７は、
高電位VDDの端子ｉと昇圧電位VHの端子ｈとの間に直列
接続されたＰチャネル絶縁ゲート電界効果型トタンジス
タF1,Nチャネル絶縁ゲート電界効果型トタンジスタ（MO
SFET）F2,F3,F4を有し、トタンジスタF1のゲートには２
相クロック生成回路６からの一方のクロックCAをインバ
ータ7aを通して作成されたクロック▲▼が供給さ
れ、またトタンジスタF3のゲートはクロックCAを受け、
更にトタンジスタF2,F4のゲートは他方のクロックCBを
受ける。
次に、上記の実施例の作用効果につき第３図を参照し
つつ説明する。
つつ説明する。
まず、この４ビットMPU半導体集積回路10に低圧電源
３′（電源電圧0.7V）を接続し、パワースイッチSWを閉
成すると、第３図（Ａ）に示すように、VSS電位（負電
位）がVDD（ゼロ電位）から−0.7Vに立ち下がり定常電
源電圧に落ち着く。この低電圧の投入により、CR発振回
路４の発振が開始され、第３図（Ｃ）に示すように、CR
発振回路４の出力には論理振幅0.7Vの発振クロックCL2
が現れる。この発振クロックCL2が２相クロック生成回
路に入力されると、第３図（Ｄ）に示すように、発振ク
ロックCL2の立ち下がり時点より遅延時間2dの時点で立
ち下がると共に発振クロックCL2の立ち上がり時点より
遅延時間ｄの時点で立ち上がるクロックCAが生成され
る。また、第３図（Ｅ）に示すように、発振クロックCL
2の立ち上がり時点より遅延時間2dの時点で立ち下がる
と共に発振クロックCL2の立ち下がり時点より遅延時間
ｄの時点で立ち上がるクロックCBが生成される．なお、
ここで遅延時間2d,dはインバータ6a,6c1,6d2,6c2,6d2の
応答遅れ時間の組合わせで決定される スイッチ回路７のトタンジスタF1のゲートにはクロッ
ク▲▼が印加し、トランジスタF2及びトタンジスタ
F4のゲートにはクロックCBが印加し、またトタンジスタ
F3のゲートにはクロックCAが印加する。ここで、クロッ
クCAがＨレベル（0V）でクロックCBがＬレベル（−0.7
V）のとき、トランジスタF1,F3が共に閉成し、電荷注入
コンデンサC4が電源電圧（VDD−VSS）＝−VSSで充電さ
れ、この期間においては端子ｇの電位はトランジスタ
F1,F3の直列合成オン抵抗と電荷注入コンデンサC4の時
定数で負方向に上昇する。クロックCAがＬレベル（−0.
7V）でクロックCBがＨレベル（0V）になると、トランジ
スタF1,F3が開成する共にトランジスタF2,F4が閉成す
る。トランジスタF2の閉成はコンデンサC4の正極電位を
電位VSSだけ積み上げ的に下降させ、トランジスタの閉
成はコンデンサC4の負極電位（＜VSS）を端子ｈに印加
し、充電コンデンサC6の充電を開始する。このクロック
CBのＨレベル期間においてはコンデンサC4の電荷が充電
コンデンサC6に注入され、端子ｇの電位VHが負方向に上
昇する。このようなトランジスタF1,F3とトランジスタF
2,F4の排他的な開閉動作が繰り返されると、充電コンデ
ンサC6の充電量が徐々に増大して端子ｇの電位VHは第３
図（Ｆ）の如く推移上昇し、やがて電源電圧（0.7V）の
２倍の電位（−1.4V）の定常値に落ち着く。この端子ｇ
の電位VHの上昇過程においては、電位VHが−1.1Vを超え
ると、第３図（Ｂ）に示すように、水晶発振回路１の発
振が開始し、その発振クロックCL1が内部回路２へ内部
システムクロックとして供給され、同時に電源電圧1.4V
で付勢された内部回路２の所定動作が開始されることに
なる。
３′（電源電圧0.7V）を接続し、パワースイッチSWを閉
成すると、第３図（Ａ）に示すように、VSS電位（負電
位）がVDD（ゼロ電位）から−0.7Vに立ち下がり定常電
源電圧に落ち着く。この低電圧の投入により、CR発振回
路４の発振が開始され、第３図（Ｃ）に示すように、CR
発振回路４の出力には論理振幅0.7Vの発振クロックCL2
が現れる。この発振クロックCL2が２相クロック生成回
路に入力されると、第３図（Ｄ）に示すように、発振ク
ロックCL2の立ち下がり時点より遅延時間2dの時点で立
ち下がると共に発振クロックCL2の立ち上がり時点より
遅延時間ｄの時点で立ち上がるクロックCAが生成され
る。また、第３図（Ｅ）に示すように、発振クロックCL
2の立ち上がり時点より遅延時間2dの時点で立ち下がる
と共に発振クロックCL2の立ち下がり時点より遅延時間
ｄの時点で立ち上がるクロックCBが生成される．なお、
ここで遅延時間2d,dはインバータ6a,6c1,6d2,6c2,6d2の
応答遅れ時間の組合わせで決定される スイッチ回路７のトタンジスタF1のゲートにはクロッ
ク▲▼が印加し、トランジスタF2及びトタンジスタ
F4のゲートにはクロックCBが印加し、またトタンジスタ
F3のゲートにはクロックCAが印加する。ここで、クロッ
クCAがＨレベル（0V）でクロックCBがＬレベル（−0.7
V）のとき、トランジスタF1,F3が共に閉成し、電荷注入
コンデンサC4が電源電圧（VDD−VSS）＝−VSSで充電さ
れ、この期間においては端子ｇの電位はトランジスタ
F1,F3の直列合成オン抵抗と電荷注入コンデンサC4の時
定数で負方向に上昇する。クロックCAがＬレベル（−0.
7V）でクロックCBがＨレベル（0V）になると、トランジ
スタF1,F3が開成する共にトランジスタF2,F4が閉成す
る。トランジスタF2の閉成はコンデンサC4の正極電位を
電位VSSだけ積み上げ的に下降させ、トランジスタの閉
成はコンデンサC4の負極電位（＜VSS）を端子ｈに印加
し、充電コンデンサC6の充電を開始する。このクロック
CBのＨレベル期間においてはコンデンサC4の電荷が充電
コンデンサC6に注入され、端子ｇの電位VHが負方向に上
昇する。このようなトランジスタF1,F3とトランジスタF
2,F4の排他的な開閉動作が繰り返されると、充電コンデ
ンサC6の充電量が徐々に増大して端子ｇの電位VHは第３
図（Ｆ）の如く推移上昇し、やがて電源電圧（0.7V）の
２倍の電位（−1.4V）の定常値に落ち着く。この端子ｇ
の電位VHの上昇過程においては、電位VHが−1.1Vを超え
ると、第３図（Ｂ）に示すように、水晶発振回路１の発
振が開始し、その発振クロックCL1が内部回路２へ内部
システムクロックとして供給され、同時に電源電圧1.4V
で付勢された内部回路２の所定動作が開始されることに
なる。
このように、水晶発振回路１の発振開始電圧が1.1V以
上でありながら、外部電源として電源電圧0.7Vの低圧電
源３′を使用することができる。また従来と同様な電源
電圧の電源を使用した場合において、寿命により電源電
圧が下降しても電源電圧値が0.7V以上であれば、充分に
発振クロックCL1が継続し、内部回路２の動作も支障な
く実行される。
上でありながら、外部電源として電源電圧0.7Vの低圧電
源３′を使用することができる。また従来と同様な電源
電圧の電源を使用した場合において、寿命により電源電
圧が下降しても電源電圧値が0.7V以上であれば、充分に
発振クロックCL1が継続し、内部回路２の動作も支障な
く実行される。
ところで、上記実施例においては、水晶発振回路１が
一度発振を開始した後でも、CR発振回路４の発振が継続
する。CR発振回路４の発振は２倍昇圧回路５におけるス
イッチ回路７の各制御信号（ゲート信号）を作成すべき
交流源（クロック発生源）たる意義を有し、昇圧電位VH
を得てこれを内部回路２へ給電する必要があるものの、
水晶発振回路２の発振が開始した後は、スイッチ回路７
の各制御信号を作成すべきクロックはCR発振回路１の発
振クロックCL2を用いずに水晶発振回路１で生成された
発振クロックCL1を帰還利用することが可能である。
一度発振を開始した後でも、CR発振回路４の発振が継続
する。CR発振回路４の発振は２倍昇圧回路５におけるス
イッチ回路７の各制御信号（ゲート信号）を作成すべき
交流源（クロック発生源）たる意義を有し、昇圧電位VH
を得てこれを内部回路２へ給電する必要があるものの、
水晶発振回路２の発振が開始した後は、スイッチ回路７
の各制御信号を作成すべきクロックはCR発振回路１の発
振クロックCL2を用いずに水晶発振回路１で生成された
発振クロックCL1を帰還利用することが可能である。
第２実施例 第４図は本発明を４ビットMPU半導体集積回路に適用
した第２実施例の概略をチップの外形と共に示すブロッ
ク図で、第５図は同実施例の回路構成を詳細に示す回路
図である。なお、第４図及び第５図において第１図及び
第２図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
した第２実施例の概略をチップの外形と共に示すブロッ
ク図で、第５図は同実施例の回路構成を詳細に示す回路
図である。なお、第４図及び第５図において第１図及び
第２図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この４ビットMPU半導体集積回路20においては、第１
実施例の構成に対してクロック選択回路22と水晶発振検
出回路24とが付加されている。
実施例の構成に対してクロック選択回路22と水晶発振検
出回路24とが付加されている。
クロック選択回路22は、後述するクロック選択制御信
号SCに基づいてCR発振回路４から出力される発振クロッ
クCL2と水晶発振回路１から出力される発振クロックCL1
のいずれか一方を切換えて２倍昇圧回路５へ供給する。
また水晶発振検出回路24は、水晶発振回路１の発振有無
を検出して、無発振状態のときはクロック選択制御信号
SCを発振クロックCL2の選択モードとし、発振状態のと
きはクロック選択制御信号SCを発振クロックCL1の選択
モードとすると共にCR発振回路の発振を停止制御する。
号SCに基づいてCR発振回路４から出力される発振クロッ
クCL2と水晶発振回路１から出力される発振クロックCL1
のいずれか一方を切換えて２倍昇圧回路５へ供給する。
また水晶発振検出回路24は、水晶発振回路１の発振有無
を検出して、無発振状態のときはクロック選択制御信号
SCを発振クロックCL2の選択モードとし、発振状態のと
きはクロック選択制御信号SCを発振クロックCL1の選択
モードとすると共にCR発振回路の発振を停止制御する。
この水晶発振検出回路24の回路構成は、第５図に示す
ように、水晶発振回路１の出力を受けてその反転出力を
生成するインバータ24a,このインバータ24aの入力及び
出力をゲート信号とする互いに直列のＮチャネル絶縁ゲ
ート電界効果型トランジスタF5,F6,VDD電位とトランジ
スタF5のドレインとの間に介在するコンデンサC7,VDD電
位とトランジスタF6のドレインとの間に介在するコンデ
ンサC8及び抵抗R4,トランジスタF6のドレイン電位を入
力として直列接続したインバータ24b,24cとから構成さ
れている。水晶発振回路１の発振開始を検知した場合に
CR発振回路４の発振継続を停止する手段としては、第２
図におけるRC発振回路４のインバータ4aに代えてNANDゲ
ート4a′を用い、水晶発振検出回路24のクロック選択制
御信号SCがNANDゲート4a′の１入力に供給されている。
ように、水晶発振回路１の出力を受けてその反転出力を
生成するインバータ24a,このインバータ24aの入力及び
出力をゲート信号とする互いに直列のＮチャネル絶縁ゲ
ート電界効果型トランジスタF5,F6,VDD電位とトランジ
スタF5のドレインとの間に介在するコンデンサC7,VDD電
位とトランジスタF6のドレインとの間に介在するコンデ
ンサC8及び抵抗R4,トランジスタF6のドレイン電位を入
力として直列接続したインバータ24b,24cとから構成さ
れている。水晶発振回路１の発振開始を検知した場合に
CR発振回路４の発振継続を停止する手段としては、第２
図におけるRC発振回路４のインバータ4aに代えてNANDゲ
ート4a′を用い、水晶発振検出回路24のクロック選択制
御信号SCがNANDゲート4a′の１入力に供給されている。
一方、クロック選択回路22の回路構成は複合ゲート
で、発振クロックCL1及びインバータ22aにより反転生成
された信号▲▼を２入力とするANDゲート22bと、ク
ロック選択制御信号SC及び発振クロックCL2を２入力と
するANDゲート22cと，両ANDゲート22b,22cの出力を２入
力とするNORゲート22dとから構成されている。
で、発振クロックCL1及びインバータ22aにより反転生成
された信号▲▼を２入力とするANDゲート22bと、ク
ロック選択制御信号SC及び発振クロックCL2を２入力と
するANDゲート22cと，両ANDゲート22b,22cの出力を２入
力とするNORゲート22dとから構成されている。
第６図を参照して上記第２実施例の動作を説明する
と、まず電源３′の投入により第６図（Ａ）に示すよう
に、電源電圧（−VSS）が0.7Vにまで達し、発振クロッ
クCL2が生成される。この時点では水晶発振回路１から
は未だ発振クロックCL1が生成されていないから（第６
図（Ｂ）参照）、水晶発振検出回路24のトランジスタF5
が開成状態のままで、インバータ24bの入力は電位VDDに
プルアップされており、クロック選択制御信号SCはＨレ
ベル（−0.7V）たる発振クロックCL2の選択モードにあ
る。即ち、第６図（Ｄ）に示すようにクロック選択制御
信号SCがＨレベルのときは、クロック選択回路22は第６
図（Ｅ）に示すように発振クロックCL2を選択出力し、
これを２倍昇圧回路５へ提供する。これにより、第６図
（Ｆ），（Ｇ）に示すように、２相クロック生成回路６
でクロックCAとクロックCBが発生し、第１実施例と同様
に、−1.1V以上の昇圧電位VHが水晶発振回路１と内部回
路２へ給電され、水晶発振回路１は第６図（Ｂ）に示す
如くの発振クロックCL1を生成し、これを内部回路２へ
提供する。この発振クロックCL1が生成すると、水晶発
振検出回路24におけるトタンジスタF5とF6が交互に断続
し、コンデンサC7とC8が徐々に充電され、第６図（Ｄ）
に示すように、やがてクロック選択制御信号SCのレベル
がゼロ（VDD）レベルへ変化する。このゼロレベルの信
号SCが水晶発振回路４のNANDゲートの１入力に印加され
ると、第６図（Ｃ）に示すように、CR発振回路４の発振
が停止する。これと同時にクロック選択回路22は第６図
（Ｅ）に示すように発振クロックCL1を選択し、これを
２倍昇圧回路５へ供給する。そして２倍昇圧回路５の２
相クロック生成回路６で、発振クロックCL1に基づくク
ロックCA′とクロックCB′が第６図（Ｆ），（Ｇ）の如
く生成され、今後はこれらのクロックCA′,CB′によっ
てスイッチ回路７の切り換え動作が制御されて昇圧電位
VHが継続的に現れる。
と、まず電源３′の投入により第６図（Ａ）に示すよう
に、電源電圧（−VSS）が0.7Vにまで達し、発振クロッ
クCL2が生成される。この時点では水晶発振回路１から
は未だ発振クロックCL1が生成されていないから（第６
図（Ｂ）参照）、水晶発振検出回路24のトランジスタF5
が開成状態のままで、インバータ24bの入力は電位VDDに
プルアップされており、クロック選択制御信号SCはＨレ
ベル（−0.7V）たる発振クロックCL2の選択モードにあ
る。即ち、第６図（Ｄ）に示すようにクロック選択制御
信号SCがＨレベルのときは、クロック選択回路22は第６
図（Ｅ）に示すように発振クロックCL2を選択出力し、
これを２倍昇圧回路５へ提供する。これにより、第６図
（Ｆ），（Ｇ）に示すように、２相クロック生成回路６
でクロックCAとクロックCBが発生し、第１実施例と同様
に、−1.1V以上の昇圧電位VHが水晶発振回路１と内部回
路２へ給電され、水晶発振回路１は第６図（Ｂ）に示す
如くの発振クロックCL1を生成し、これを内部回路２へ
提供する。この発振クロックCL1が生成すると、水晶発
振検出回路24におけるトタンジスタF5とF6が交互に断続
し、コンデンサC7とC8が徐々に充電され、第６図（Ｄ）
に示すように、やがてクロック選択制御信号SCのレベル
がゼロ（VDD）レベルへ変化する。このゼロレベルの信
号SCが水晶発振回路４のNANDゲートの１入力に印加され
ると、第６図（Ｃ）に示すように、CR発振回路４の発振
が停止する。これと同時にクロック選択回路22は第６図
（Ｅ）に示すように発振クロックCL1を選択し、これを
２倍昇圧回路５へ供給する。そして２倍昇圧回路５の２
相クロック生成回路６で、発振クロックCL1に基づくク
ロックCA′とクロックCB′が第６図（Ｆ），（Ｇ）の如
く生成され、今後はこれらのクロックCA′,CB′によっ
てスイッチ回路７の切り換え動作が制御されて昇圧電位
VHが継続的に現れる。
このように、一旦、発振クロックCL1が発生してしま
うと、スイッチ回路７の切り換え動作のためのクロック
CA′,CB′は生成された発振クロックCL1から作成される
ので、CR発振回路４の発振継続は不要で、電源３′の無
効電力を抑制することができる。例えば電源３′が電池
のときには電池寿命を延ばすことができる。もっとも、
電源３′が低圧電源でありながら消費電力が問題となら
ない場合には、第１実施例におけるような簡易な構成を
採用できるであろうが、この第２実施例の別の利益とし
ては、２つの発振回路の並列的な発振継続を排除したと
ころにもある。即ち、水晶発振回路１は基本的に水晶振
動子1aの固有振動数（例えば32.768KHz）で発振する
が、一般的にこの固有振動数の奇数倍の周波数（オーバ
ートーン周波数）でも発振し易く、高調波成分も出力さ
れる。また矩形パルスの発振であるため、その分、高調
波成分が多く混在し、ノイズ対策に顧慮する必要もあ
る。かかる状況において、CR発振回路４が発振を継続す
ると、発振クロックCL2の周波数ではないが、やはり高
調波も発生し、前者のオーバートーン周波数や高調波と
後者の高調波とが電源線等を介して干渉し、電源電圧の
安定性を阻害するおそれがある。もっとも、小容量のバ
イパスコンデンサを付設して安定化を図ることも可能で
あるうが、半導体基板上にコンデンサを作り込むことは
チップサイズの縮小化を図る点で望ましくない。この電
源電圧の不安定性は水晶発振回路１及び内部回路２の動
作上の信頼性に影響することは言う迄もないが、これら
の回路は既に1.1V以上の電源電圧で付勢されているの
で、ある程度の電源電圧の変動に対して支障無く動作す
る。一方、クロック選択回路22や２倍昇圧回路５の電源
電圧は0.7Vであるから、MOSFETのオン電圧がシリコン半
導体では一般的に0.6V程度であることから考えると、ノ
イズマージンは高々0.1Vである。したがって、極力ノイ
ズ源たるCR発振回路４の発振を水晶発振回路１の発振開
始以降は停止する必要が生まれる。
うと、スイッチ回路７の切り換え動作のためのクロック
CA′,CB′は生成された発振クロックCL1から作成される
ので、CR発振回路４の発振継続は不要で、電源３′の無
効電力を抑制することができる。例えば電源３′が電池
のときには電池寿命を延ばすことができる。もっとも、
電源３′が低圧電源でありながら消費電力が問題となら
ない場合には、第１実施例におけるような簡易な構成を
採用できるであろうが、この第２実施例の別の利益とし
ては、２つの発振回路の並列的な発振継続を排除したと
ころにもある。即ち、水晶発振回路１は基本的に水晶振
動子1aの固有振動数（例えば32.768KHz）で発振する
が、一般的にこの固有振動数の奇数倍の周波数（オーバ
ートーン周波数）でも発振し易く、高調波成分も出力さ
れる。また矩形パルスの発振であるため、その分、高調
波成分が多く混在し、ノイズ対策に顧慮する必要もあ
る。かかる状況において、CR発振回路４が発振を継続す
ると、発振クロックCL2の周波数ではないが、やはり高
調波も発生し、前者のオーバートーン周波数や高調波と
後者の高調波とが電源線等を介して干渉し、電源電圧の
安定性を阻害するおそれがある。もっとも、小容量のバ
イパスコンデンサを付設して安定化を図ることも可能で
あるうが、半導体基板上にコンデンサを作り込むことは
チップサイズの縮小化を図る点で望ましくない。この電
源電圧の不安定性は水晶発振回路１及び内部回路２の動
作上の信頼性に影響することは言う迄もないが、これら
の回路は既に1.1V以上の電源電圧で付勢されているの
で、ある程度の電源電圧の変動に対して支障無く動作す
る。一方、クロック選択回路22や２倍昇圧回路５の電源
電圧は0.7Vであるから、MOSFETのオン電圧がシリコン半
導体では一般的に0.6V程度であることから考えると、ノ
イズマージンは高々0.1Vである。したがって、極力ノイ
ズ源たるCR発振回路４の発振を水晶発振回路１の発振開
始以降は停止する必要が生まれる。
クロック選択回路22や２倍昇圧回路５の動作の信頼性
を保障するためには、上記のごときノイズ源を除去する
ことの外に、論理振幅のノイズマージンを拡大すること
である。そのためには、一旦生成された昇圧電圧自体を
クロック選択回路22や２倍昇圧回路５の電源電圧として
利用することによりノイズマージンを0.5V以上に設定し
直すことも可能である。
を保障するためには、上記のごときノイズ源を除去する
ことの外に、論理振幅のノイズマージンを拡大すること
である。そのためには、一旦生成された昇圧電圧自体を
クロック選択回路22や２倍昇圧回路５の電源電圧として
利用することによりノイズマージンを0.5V以上に設定し
直すことも可能である。
上述したように、電源電圧の不安定性は水晶発振回路
１及び内部回路２の動作上の信頼性に影響することは言
う迄もない。昇圧電位VHは第６図（Ｈ）に示しようにリ
ップル成分を持って−1.4V程度で平衡状態となるが、そ
れ以降もリップル成分を有しており、ある程度の不安性
がある。
１及び内部回路２の動作上の信頼性に影響することは言
う迄もない。昇圧電位VHは第６図（Ｈ）に示しようにリ
ップル成分を持って−1.4V程度で平衡状態となるが、そ
れ以降もリップル成分を有しており、ある程度の不安性
がある。
第３実施例 第７図は本発明を４ビットMPU半導体集積回路に適用
した第３実施例の概略をチップの外形と共に示すブロッ
ク図で、第８図は同実施例の回路構成を詳細に示す回路
図である。なお、第７図及び第８図において第４図及び
第５図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
した第３実施例の概略をチップの外形と共に示すブロッ
ク図で、第８図は同実施例の回路構成を詳細に示す回路
図である。なお、第７図及び第８図において第４図及び
第５図に示す部分と同一部分には同一参照符号を付し、
その説明は省略する。
この４ビットMPU半導体集積回路30においては、第２
実施例の構成に加えて定電圧回路35が設けられている。
定電圧回路35は第８図に示す如くの回路構成で、２倍昇
圧回路７で生成された昇圧電位VHはこの定電圧回路35に
給電されている。
実施例の構成に加えて定電圧回路35が設けられている。
定電圧回路35は第８図に示す如くの回路構成で、２倍昇
圧回路７で生成された昇圧電位VHはこの定電圧回路35に
給電されている。
定電圧回路35における絶縁ゲート電界効果型トランジ
スタF7はデプレッション型トタンジスタであり、残りの
トランジスタF8〜F16はエンハンスメント型トランジス
タである。F7とF8,F9とF10,F12とF13,F14とF15のペアを
成すトランジスタはチャネル幅とチャネル長がそれぞれ
同一に設定されており、トタンジスタF7とF8との閾値電
圧の差はイオン打ち込み濃度差により決定されている。
トランジスタF9とF10の導電型とチャネルサイズが同一
で、ゲート電位も同電位であるから、両トランジスタ
F9,F10に流れる電流Ｉは等しい。トランジスタF7のゲー
ト電位はゼロ（VDD）であるが、このトランジスタF7は
デプレッション型であるから、電流が流れるが、トタン
ジスタF8はエンハンスメント型であるから、そのゲート
電位は一定電位V0（＜０）である。トランジスタF12〜F
15はカレントミラー回路を構成しているので、トランジ
スタF13のゲート電位はV0である。したがって抵抗R5,R6
に流れる電流をIHS、出力電位をVHSとすれば、次の式が
与えられる。
スタF7はデプレッション型トタンジスタであり、残りの
トランジスタF8〜F16はエンハンスメント型トランジス
タである。F7とF8,F9とF10,F12とF13,F14とF15のペアを
成すトランジスタはチャネル幅とチャネル長がそれぞれ
同一に設定されており、トタンジスタF7とF8との閾値電
圧の差はイオン打ち込み濃度差により決定されている。
トランジスタF9とF10の導電型とチャネルサイズが同一
で、ゲート電位も同電位であるから、両トランジスタ
F9,F10に流れる電流Ｉは等しい。トランジスタF7のゲー
ト電位はゼロ（VDD）であるが、このトランジスタF7は
デプレッション型であるから、電流が流れるが、トタン
ジスタF8はエンハンスメント型であるから、そのゲート
電位は一定電位V0（＜０）である。トランジスタF12〜F
15はカレントミラー回路を構成しているので、トランジ
スタF13のゲート電位はV0である。したがって抵抗R5,R6
に流れる電流をIHS、出力電位をVHSとすれば、次の式が
与えられる。
−VHS＝（R5＋R6）IHS ……（１） −V0＝R5IHS ……（２） （１），（２）式により、 VHS＝V0（R5＋R6）/R5 ……（３） この出力電位VHSは一定電位V0の定数倍（＞１）であ
るから、−1.4V以下の定電位に設定することができる。
本実施例では第７図（Ｉ）に示すように、定電位VHSを
約1.4Vに設定してある。この定電位VHSは水晶発振回路
１及び内部回路２へ印加されているが、勿論、クロック
選択回路22及び２倍昇圧回路７へも供給しても良い。
るから、−1.4V以下の定電位に設定することができる。
本実施例では第７図（Ｉ）に示すように、定電位VHSを
約1.4Vに設定してある。この定電位VHSは水晶発振回路
１及び内部回路２へ印加されているが、勿論、クロック
選択回路22及び２倍昇圧回路７へも供給しても良い。
第９図に示すように、この実施例の動作は第２実施例
のそれとほぼ同様であるが、２倍昇圧回路から出力され
る昇圧電位VHが大きくなると、第９図（Ｉ）に示すよう
に、定電位VHSがリップル成分がなく−1.4Vで定常化す
る。このため、水晶発振回路１の動作が安定的で、また
生成されるクロックCL1も初期から定電圧VHS間で振動す
る論理振幅を有する。更に、内部回路２の電源電圧が安
定化するので、動作の信頼性が第２実施例に比して高
い。
のそれとほぼ同様であるが、２倍昇圧回路から出力され
る昇圧電位VHが大きくなると、第９図（Ｉ）に示すよう
に、定電位VHSがリップル成分がなく−1.4Vで定常化す
る。このため、水晶発振回路１の動作が安定的で、また
生成されるクロックCL1も初期から定電圧VHS間で振動す
る論理振幅を有する。更に、内部回路２の電源電圧が安
定化するので、動作の信頼性が第２実施例に比して高
い。
なお、上記各実施例においては２倍昇圧回路５が使用
されているが、これに限らず３倍,4倍等の逓倍昇圧回路
を用いても良い。また上記各実施例における水晶発振回
路１は水晶振動子1aを用いたものであるが、セラミック
ス振動子などを用いることが可能で、圧電型振動子であ
れば良い。更に低電圧駆動型の発振回路としては、CR発
振回路４に限らず、LC発振回路を用いることもできる。
されているが、これに限らず３倍,4倍等の逓倍昇圧回路
を用いても良い。また上記各実施例における水晶発振回
路１は水晶振動子1aを用いたものであるが、セラミック
ス振動子などを用いることが可能で、圧電型振動子であ
れば良い。更に低電圧駆動型の発振回路としては、CR発
振回路４に限らず、LC発振回路を用いることもできる。
上記第２及び第３実施例においては、発振クロックCL
1の発振有無の検知情報は水晶発振回路の出力端の発振
を直接的に検知することで得られるが、これに限らず昇
圧回路から生成される昇圧電位の検出やCR発振回路の発
振開始時点からの時間計測に基づいて間接的に水晶発振
回路の発振開始時点を判断することが可能である。
1の発振有無の検知情報は水晶発振回路の出力端の発振
を直接的に検知することで得られるが、これに限らず昇
圧回路から生成される昇圧電位の検出やCR発振回路の発
振開始時点からの時間計測に基づいて間接的に水晶発振
回路の発振開始時点を判断することが可能である。
以上説明したように、本発明は、まず低電圧で動作す
る低電圧駆動型発振回路を発振させて、その発振クロッ
クを用いて昇圧回路により電源電圧に比して高い電源電
圧を生成し、この電源電圧で圧電型発振回路を発振させ
ると共に、同電源電圧で内部回路を付勢する点に特徴を
有するものであるから、次の効果を奏する。
る低電圧駆動型発振回路を発振させて、その発振クロッ
クを用いて昇圧回路により電源電圧に比して高い電源電
圧を生成し、この電源電圧で圧電型発振回路を発振させ
ると共に、同電源電圧で内部回路を付勢する点に特徴を
有するものであるから、次の効果を奏する。
水晶発振回路の発振開始電圧以下の低電圧電源だけ
を外部電源として使用することが可能である。また外部
電源が電池などの場合には寿命により電源電圧が下降し
ても、水晶発振回路の発振を従来に比して長く持続させ
ることができる。
を外部電源として使用することが可能である。また外部
電源が電池などの場合には寿命により電源電圧が下降し
ても、水晶発振回路の発振を従来に比して長く持続させ
ることができる。
水晶発振検出回路及びクロック選択回路を付加した
構成によれば、無効電力の削減が図れると共に、ノイズ
による電源電圧の変動を抑制することができる。
構成によれば、無効電力の削減が図れると共に、ノイズ
による電源電圧の変動を抑制することができる。
定電圧回路を付加した構成によれば、水晶発振回路
の発振特性の安定化と共に、内部回路の動作の信頼性も
高めることがきる。
の発振特性の安定化と共に、内部回路の動作の信頼性も
高めることがきる。
第１図は本発明を４ビットMPU半導体集積回路に適用し
た第１実施例の概略を示すブロック図である。 第２図は同実施例の回路構成を示す回路図である。 第３図（Ａ）乃至（Ｆ）は同実施例の動作を説明するた
めの各種電圧波形を示すタイミングチャート図である。 第４図は本発明を４ビットMPU半導体集積回路に適用し
た第２実施例の概略を示すブロック図である。 第５図は同実施例の回路構成を示す回路図である。 第６図（Ａ）乃至（Ｈ）は同実施例の動作を説明するた
めの各種電圧波形を示すタイミングチャート図である。 第７図は本発明を４ビットMPU半導体集積回路に適用し
た第３実施例の概略を示すブロック図である。 第８図は同実施例の回路構成を示す回路図である。 第９図（Ａ）乃至（Ｉ）は同実施例の動作を説明するた
めの各種電圧波形を示すタイミングチャート図である。 第10図は従来の水晶発振回路を備える半導体集積回路の
概略構成を示すブロック図である。 〔主要符号の説明〕 １……水晶発振回路 1a……水晶振動子 ２……内部回路 ３′……電源電圧0.7Vの外部電源 ４……CR発振回路 ５……２倍昇圧回路 ６……２相クロック生成回路 ７……スイッチ回路 22……クロック選択回路 24……水晶発振検出回路 35……定電圧回路 10,20,30……４ビットMPU半導体集積回路。
た第１実施例の概略を示すブロック図である。 第２図は同実施例の回路構成を示す回路図である。 第３図（Ａ）乃至（Ｆ）は同実施例の動作を説明するた
めの各種電圧波形を示すタイミングチャート図である。 第４図は本発明を４ビットMPU半導体集積回路に適用し
た第２実施例の概略を示すブロック図である。 第５図は同実施例の回路構成を示す回路図である。 第６図（Ａ）乃至（Ｈ）は同実施例の動作を説明するた
めの各種電圧波形を示すタイミングチャート図である。 第７図は本発明を４ビットMPU半導体集積回路に適用し
た第３実施例の概略を示すブロック図である。 第８図は同実施例の回路構成を示す回路図である。 第９図（Ａ）乃至（Ｉ）は同実施例の動作を説明するた
めの各種電圧波形を示すタイミングチャート図である。 第10図は従来の水晶発振回路を備える半導体集積回路の
概略構成を示すブロック図である。 〔主要符号の説明〕 １……水晶発振回路 1a……水晶振動子 ２……内部回路 ３′……電源電圧0.7Vの外部電源 ４……CR発振回路 ５……２倍昇圧回路 ６……２相クロック生成回路 ７……スイッチ回路 22……クロック選択回路 24……水晶発振検出回路 35……定電圧回路 10,20,30……４ビットMPU半導体集積回路。
Claims (6)
- 【請求項１】第１の電圧値以上の電圧で動作する圧電型
振動子を外部接続すべき発振回路を有し、該発振回路か
ら出力される第１の発振クロックを所定内部回路の内部
システムクロックとする圧電型振動子を用いる半導体集
積回路であって、 前記第１の電圧値に比して低い第２の電圧値以上の電圧
で動作する低電圧駆動型発振回路と、該低電圧駆動型発
振回路から出力される第２の発振クロックに基づいて前
記第１の電圧値以上の昇圧電圧を生成する昇圧回路とを
備え、少なくとも前記発振回路と前記内部回路とが前記
昇圧電圧を電源電圧とすることを特徴とする圧電型振動
子を用いる半導体集積回路。 - 【請求項２】第１の電圧値以上の電圧で動作する圧電型
振動子を外部接続すべき発振回路を有し、該発振回路か
ら出力される第１の発振クロックを所定内部回路の内部
システムクロックとする圧電型振動子を用いる半導体集
積回路であって、 前記第１の電圧値に比して低い第２の電圧値以上の電圧
で動作する低電圧駆動型発振回路と、供給されるクロッ
ク選択制御信号の如何で該低電圧駆動型発振回路から出
力される第２の発振クロックと前記第１の発振クロック
のいずれか一方に切換えて出力するクロック選択回路
と、前記発振回路の発振有無を直接又は間接的に検出し
て、無発振状態のときは前記クロック選択制御信号を第
２の発振クロックの選択モードとし、発振状態のときは
前記クロック選択制御信号を第１の発振クロックの選択
モードとすると共に前記低電圧駆動型発振回路の発振を
停止制御する発振検出回路と、該クロック選択回路から
出力される発振クロックに基づいて前記第１の電圧値以
上の昇圧電圧を生成する昇圧回路とを備え、少なくとも
前記発振回路と前記内部回路とが前記昇圧電圧を電源電
圧とすることを特徴とする圧電型振動子を用いる半導体
集積回路。 - 【請求項３】第１の電圧値以上の電圧で動作する圧電型
振動子を外部接続すべき発振回路を有し、該発振回路か
ら出力される第１の発振クロックを所定内部回路の内部
システムクロックとする圧電型振動子を用いる半導体集
積回路であって、 前記第１の電圧値に比して低い第２の電圧値以上の電圧
で動作する低電圧駆動型発振回路と、供給されるクロッ
ク選択制御信号の如何で該低電圧駆動型発振回路から出
力される第２の発振クロックと前記第１の発振クロック
のいずれか一方に切換えて出力するクロック選択回路
と、前記発振回路の発振有無を直接又は間接的に検出し
て、無発振状態のときは前記クロック選択制御信号を第
２の発振クロックの選択モードとし、発振状態のときは
前記クロック選択制御信号を第１の発振クロックの選択
モードとすると共に前記低電圧駆動型発振回路の発振を
停止制御する発振検出回路と、該クロック選択回路から
選択出力される発振クロックに基づいて前記第１の電圧
以上の昇圧電圧を生成する昇圧回路と、この昇圧電圧を
定常電圧とする定電圧回路とを備え、少なくとも前記発
振回路と前記内部回路とが前記定常電圧を電源電圧とす
ることを特徴とする圧電型振動子を用いる半導体集積回
路。 - 【請求項４】前記圧電型振動子は水晶振動子であること
を特徴とする請求項第１項乃至第３項のいずれか一項に
記載の圧電型振動子を用いる半導体集積回路。 - 【請求項５】前記低電圧駆動型発振回路はCR発振回路で
あることを特徴とする請求項第１項乃至第３項のいずれ
か一項に記載の圧電型振動子を用いる半導体集積回路。 - 【請求項６】前記昇圧回路はコンデンサを有する逓倍電
圧整流回路であることを特徴する請求項第１項乃至第３
項のいずれか一項に記載の圧電型振動子を用いる半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/663,757 US5126695A (en) | 1989-06-14 | 1991-03-01 | Semiconductor integrated circuit device operated with an applied voltage lower than required by its clock oscillator |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15169589 | 1989-06-14 | ||
| JP1-151695 | 1989-08-29 | ||
| JP22203089 | 1989-08-29 | ||
| JP1-222030 | 1989-08-29 | ||
| JP1-222029 | 1989-08-29 | ||
| JP22202989 | 1989-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159582A JPH03159582A (ja) | 1991-07-09 |
| JP2906558B2 true JP2906558B2 (ja) | 1999-06-21 |
Family
ID=27320154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2074140A Expired - Lifetime JP2906558B2 (ja) | 1989-06-14 | 1990-03-24 | 圧電型振動子を用いる半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2906558B2 (ja) |
| KR (1) | KR910002117A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4385615B2 (ja) | 2003-02-18 | 2009-12-16 | 株式会社村田製作所 | 発振回路およびレーザダイオード駆動用高周波重畳モジュール |
| JP2006349409A (ja) * | 2005-06-14 | 2006-12-28 | Denso Corp | 静電駆動・容量検出型のジャイロセンサのセンサ回路 |
| JP2010021706A (ja) * | 2008-07-09 | 2010-01-28 | Panasonic Corp | 半導体集積回路 |
-
1990
- 1990-03-24 JP JP2074140A patent/JP2906558B2/ja not_active Expired - Lifetime
- 1990-06-11 KR KR1019900008501A patent/KR910002117A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159582A (ja) | 1991-07-09 |
| KR910002117A (ko) | 1991-01-31 |
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