JP3460491B2 - 発振回路、半導体装置及びこれらを具備した携帯用電子機器および時計 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路、半導体
装置及びそれらを具備した携帯用の電子機器および時計
に関するものであり、特に、発振回路の発振用インバー
タに関する。

【０００２】

【背景技術】従来より、時計や携帯用の電話、コンピュ
ータ端末などには、水晶振動子を用いた発振回路が広く
用いられている。このような携帯用の電子機器では、消
費電力を節約し、電池の長寿命化を図ることが必要とな
る。

【０００３】消費電力の節約という観点から、本発明者
は、携帯用電子機器、特に腕時計に使用される電子回路
の消費電力を分析した。この分析により、プリント基板
上に構成される電子回路のうち、半導体装置においては
発振回路部分の消費電力が他の回路部分に比べ大きな割
合を占めることが確認された。すなわち、携帯用電子機
器に使用される電子回路の発振回路部分での消費電力を
節減することが、使用電池の長寿命化を図る上で効果的
であることを見出した。

【０００４】図４には、従来の水晶発振回路の一例が示
されている。

【０００５】この水晶発振回路は、水晶振動子Ｘ’ｔａ
ｌと、発振用インバータＩＮＶ０と、フィードバック回
路を構成する高抵抗Ｒｆとを含んで構成されている。前
記フィードバック回路は、抵抗Ｒｆ以外に、位相補償用
のコンデンサＣ_D，Ｃ_Gを含んで構成され、発振用インバ
ータＩＮＶ０のドレイン出力を、１８０度位相反転され
たゲート入力として発振用インバータＩＮＶ０のゲート
へフィードバック入力するものである。

【０００６】従来このような水晶発振回路に用いられる
発振用インバータＩＮＶ０は、一対のＰ型電界効果トラ
ンジスタ（以下ＰＭＯＳと記す）QP０，Ｎ型電界効果ト
ランジスタ（以下ＮＭＯＳと記す）QN０を含み、各ＰＭ
ＯＳQP０，ＮＭＯＳQN０のゲートが入力側、ドレインが
出力側として機能するように構成されている。そして、
前記各トランジスタQP０，QN０は、そのドレイン側が互
いに接続され、そのソース側がそれぞれ接地電圧側Ｖd
d，定電圧側Ｖreg側に接続されている。

【０００７】以上の構成の水晶発振回路では、発振用イ
ンバータＩＮＶ０に負の定電圧Ｖregを印加すると、前
記発振用インバータＩＮＶ０の出力が１８０度位相反転
されてゲートにフィードバック入力される。これによ
り、前記発振用インバータＩＮＶ０を構成するＰＭＯＳ
QP０，ＮＭＯＳQN０が交互にオンオフ駆動され、水晶発
振回路の発振出力が次第に増加し、ついには水晶振動子
Ｘ’ｔａｌが安定した発振動作を行なうようになる。

【０００８】しかし、従来の水晶発振回路では、起動時
にも、安定発振後にも、常にＰＭＯＳQP０，ＮＭＯＳQN
０両トランジスタを交互にオンオフ駆動するように構成
されているため、以下に記述する問題があった。

【０００９】従来の水晶発振回路では、安定発振後にも
常にＰＭＯＳQP０，ＮＭＯＳQN０を交互にオンオフ駆動
している。この場合、ＰＭＯＳトランジスタQP０をオン
駆動しているときには、水晶振動子Ｘ’ｔａｌに充電さ
れたエネルギーのほとんどをそのまま放電する。したが
って、次の充電サイクルにおいて、水晶振動子Ｘ’ｔａ
ｌをはじめから充電しなければならず、本発明者は、こ
れが、回路全体の電力消費を節減する上の大きな問題と
なることを見出した。

【００１０】すなわち、水晶発振回路が安定して発振し
ている状態では、水晶振動子Ｘ’ｔａｌに充電された電
力を充放電サイクルにおいて完全に放電しなくても、安
定した発振状態を維持することができる。しかし、従来
の回路では、この充放電サイクルにおいて、水晶振動子
Ｘ’ｔａｌの充電電力をそのまま放電し、再度充電する
というサイクルを繰り返していたため、これが回路全体
の電力消費を増加させる大きな要因となっていた。

【００１１】図５に、前述した問題を解決するために本
願発明者によって検討された水晶発振回路を示す。

【００１２】本水晶発振回路は、水晶振動子Ｘ’ｔａ
ｌ，補償用コンデンサＣ_G，Ｃ_Dに加えて、メイン発振用
インバータＩＮＶＭと、サブ発振用インバータＩＮＶＳ
と、制御用ゲートＮＭＯＳQN５，ＰＭＯＳQP５とを含
む。

【００１３】すなわち、この水晶発振回路は、駆動能力
が大きい発振用インバータと、駆動能力が小さい発振用
インバータとを含み、発振開始動作を容易にするため
に、電源投入時は、駆動能力が小さい発振用インバータ
に併用して、駆動能力が大きい発振用インバータを使用
して発振動作を開始させる。そして、前記水晶発振回路
の安定発振後は、前記駆動能力の大きい発振用インバー
タを停止させて前記駆動能力の小さい発振用インバータ
にて発振動作を行なうことにより、電源投入時と安定発
振時で動作を切り分け、図４に示す水晶発振回路の低消
費電力化を図ったものである。

【００１４】次に、図５に示される水晶発振回路につい
て説明する。

【００１５】前記メイン発振用インバータＩＮＶＭは、
ソースに接地電圧Ｖddが印加されたＰＭＯＳQPMと、ソ
ースに定電圧Ｖregが印加されたＮＭＯＳQNMにより構成
されている。そして、前記ＰＭＯＳQPMとＮＭＯＳQNMの
ゲートは共通に接続されるとともに、前記サブ発振用イ
ンバータＩＮＶＳのゲートと共通に接続されている。前
記サブ発振用インバータＩＮＶＳは、ドレインが共通接
続されたＰＭＯＳQPS，ＮＭＯＳQNSにより構成され、前
記ドレインはさらに前記メイン発振用インバータＩＮＶ
Ｍの出力部とも接続されている。

【００１６】ここで、サブ発振用インバータＩＮＶＳを
構成する前記ＰＭＯＳQPS，ＮＭＯＳQNSの電流増幅率β
ps，βnsは、前記メイン発振用インバータＩＮＶＭを構
成するＰＭＯＳQPMおよびＮＭＯＳQNMの電流増幅率βp
m，βnmよりも大きくされている。したがって、サブ発
振用インバータＩＮＶＳの駆動能力が、メイン発振用イ
ンバータＩＮＶＭの駆動能力よりも大きくされている。

【００１７】そして、前記ＰＭＯＳQPSのソースとＰＭ
ＯＳ制御用ゲートQP５のドレインが接続され、かつ前記
ＰＭＯＳQP５のソースには接地電圧Ｖddが印加され、前
記ＮＭＯＳQNSのソースとＮＭＯＳ制御用ゲートQN５の
ドレインが接続され、かつ前記ＮＭＯＳQN５のソースに
定電圧Ｖregが印加されている。そして、前記ＰＭＯＳ
制御用ゲートQP５のゲートはＣＭＯＳインバータＣＩ０
の出力を受けるように接続されている。

【００１８】また、前記ＣＭＯＳインバータＣＩ０への
入力及び前記ＮＭＯＳ制御用ゲートQN５のゲートへの入
力としては、夫々選択信号ＳＥＬ０が入力される。ここ
で、前記選択信号ＳＥＬ０は、水晶発振回路の動作状態
によって、入力／非入力とされるものであって、電源投
入時にはハイレベル、安定動作時にはロウレベルとされ
るものである。

【００１９】すなわち、電源投入時は前記選択信号ＳＥ
Ｌ０がハイレベルなので、ＰＭＯＳ制御トランジスタQP
５とＮＭＯＳ制御トランジスタQN５がオンする。よっ
て、電流増幅率の小さいトランジスタを含むメイン発振
用インバータＩＮＶＭと、電流増幅率の大きいトランジ
スタを含むサブ発振用インバータＩＮＶＳの２個の発振
用インバータを共に使用して、駆動力を増大させて発振
動作が起動される。そして、水晶発振回路の安定発振後
はメイン発振用インバータＩＮＶＭだけで駆動力を小さ
くして発振動作が行なわれることで、水晶発振回路の低
消費電力化を図るものである。

【００２０】このように、以上の構成の水晶発振回路
は、発振開始動作を容易にするために、電流増幅率の大
きいトランジスタを含むサブ発振用インバータＩＮＶＳ
と、電流増幅率の小さいトランジスタを含むメイン発振
用インバータＩＮＶＭとを設けている。そして、電源投
入時は前記メイン発振用インバータＩＮＶＭと前記サブ
発振用インバータＩＮＶＳにて発振動作を開始させ、安
定発振後は、前記サブ発振用インバータＩＮＶＳを停止
させ、前記メイン発振用インバータＩＮＶＭのみを動作
状態として安定発振後の低消費電力化を図っていた。

【００２１】しかし、図５に示される水晶発振回路は、
発振開始時に発振用インバータの駆動能力を高くするこ
とで、発振動作の安定状態を早期に得ることができる
が、この場合、発振開始電圧の絶対値|Ｖsta |が高くな
ってしまう。

【００２２】水晶発振回路の発振開始電圧の絶対値|Ｖs
ta|を式１に示す。尚、式１においては、簡略化のため
にサブ発振用インバータＩＮＶＳの発振開始電圧Ｖsta
についてを示し、式１中のＲｓは水晶振動子の直列共振
抵抗，Ｃはドレイン容量Ｃ_Dおよびゲート容量Ｃ_G，βp
は発振用インバータのＰＭＯＳの電流増幅率，βnは発
振用インバータのＮＭＯＳの電流増幅率，Ｖthpはサブ
発振用インバータＩＮＶＳのＰＭＯＳQPSの閾値電圧，
Ｖthnはサブ発振用インバータＩＮＶＳのＮＭＯＳQNSの
閾値電圧とする。

【００２３】

【数１】 式１からも分かるように、発振開始電圧の絶対値|Ｖsta
|は、閾値電圧Ｖthp，Ｖthnの依存の方が、電流増幅率
βp，βnの依存よりも大きい。

【００２４】よって、このような水晶発振回路において
は、発振開始電圧Ｖstaは前記サブ発振用インバータＩ
ＮＶＳを構成するＰＭＯＳQPSの閾値電圧ＶthpＳ，ＮＭ
ＯＳQNSの閾値電圧ＶthnＳに依存し、また、製造上のば
らつきによる前記閾値電圧ＶthpＳおよびＶthnＳへの変
動も起因して、発振開始電圧Ｖstaを低くすることは困
難であると共に、この製造上のばらつきという問題は、
発振回路という回路の特性上、不利なものとなってい
た。

【００２５】発振開始電圧の絶対値|Ｖsta|を低くする
ためには、たとえば、電流増幅率βp，βnを夫々高くす
ることによっても行なうことができる。しかし、たとえ
ば、電流増幅率βp，βnを１００倍とすることは、前記
ＰＭＯＳQPMおよびＮＭＯＳQNMの夫々のチャネル幅を１
００倍とすることであり、集積度向上の面で好ましくな
いという問題がある。また、チャネル幅を増加させる
と、ドレイン素子も増大し、ドレイン−基板間の寄生容
量が増加することになり、消費電力が増加してしまうこ
とになる。以上、サブ発振用インバータＩＮＶＳについ
て例を挙げて説明したが、前記メイン発振用インバータ
ＩＮＶＭについても同様のことがいえる。

【００２６】また、前記時計および携帯用電子機器に内
蔵された銀電池においては、電源仕様が１．５８Ｖであ
って、前記サブ発振用インバータＩＮＶＳを構成するＰ
ＭＯＳQPM，ＮＭＯＳQNMの製造上のばらつきにより、閾
値電圧ＶthpＭ，ＶthnＭが変動した場合の動作確保が困
難であった。

【００２７】さらに、充電式腕時計に内蔵された、リチ
ウムイオンにより構成される２次電池等を電源とする場
合、例えば、電源仕様が１．４Ｖであって、この場合も
前記サブ発振用インバータＩＮＶＳを構成するＰＭＯＳ
QPS，ＮＭＯＳQNSの製造上のばらつきにより、閾値電圧
ＶthpＳ，ＶthnＳが変動した場合の動作確保が困難であ
り、さらに充電に要する時間が長く係り過ぎるという問
題があった。

【００２８】

【発明が解決しようとする課題】本発明は、上述したよ
うな問題を鑑みてなされたものであり、その目的は、発
振用インバータを含む発振回路、半導体装置、携帯用電
子機器、時計において、駆動能力の高い発振用インバー
タと、駆動能力の低い発振用インバータとを、夫々を構
成するトランジスタの閾値電圧を調整することにより形
成し、水晶発振回路への電源投入から前記水晶発振回路
の安定発振動作開始までと、前記安定発振動作開始以降
における、前記発振用インバータの駆動能力を閾値電圧
の変更により選択可能とした、低消費電力駆動の発振回
路を提供することにある。

【００２９】

【課題を解決するための手段】（１）本発明の発振回路
は、第１の閾値電圧をもつトランジスタを少なくとも１
つ含む第１の発振用インバータと、第１の閾値電圧とは
異なる、第２の閾値電圧をもつトランジスタを少なくと
も１つ含む第２の発振用インバータと、前記第１および
前記第２の発振用インバータの出力側と入力側に接続さ
れた水晶発振子を有し、前記第１及び前記第２の発振用
インバータの出力信号を位相反転して、前記発振用イン
バータにフィードバック入力するフィードバック回路
と、を含み、第１の期間は、前記第１の発振用インバー
タにて発振動作を行ない、第２の期間は、前記第２の発
振用インバータにて発振動作時を行なうことを特徴とす
る。

【００３０】したがって、本発明の発振回路によれば、
前記第１の期間と、前記第２の期間とで、夫々駆動能力
が異なる前記第１の発振用インバータと前記第２の発振
用インバータを使い分けることができ、前記フィードバ
ック回路における前記水晶発振子に充電されたエネルギ
ーを効率的に利用して、回路規模を増大させることな
く、安定且つ消費電力の低い発振動作が可能となる。

【００３１】（２）本発明の発振回路は、上記（１）に
記載の特徴点に加え、前記第１の閾値電圧の絶対値は、
前記第２の閾値電圧の絶対値よりも低いことを特徴とす
る。

【００３２】したがって、本発明の発振回路によれば、
不純物打ち込みによって、前記第１の閾値電圧の絶対値
を低くすることで、前記第１の発振用インバータの駆動
能力を大きくし、前記第２の閾値電圧の絶対値を高くす
ることで、前記第２の発振用インバータの駆動能力を小
さくすることを容易に行なうことができる。

【００３３】（３）本発明の発振回路は、請求項１乃至
２のいずれかに記載の特徴点に加え、前記第１の閾値電
圧をもつトランジスタを除く、前記第１の発振用インバ
ータに含まれるすべてのトランジスタの閾値電圧の絶対
値は、前記第１の閾値電圧の絶対値以上かつ前記第２の
閾値電圧の絶対値以下であり、前記第２の閾値電圧をも
つトランジスタを除く、前記第２の発振用インバータに
含まれるすべてのトランジスタの閾値電圧の絶対値と同
等もしくは低いことを特徴とする。

【００３４】したがって、本発明の発振回路によれば、
前記第１の閾値電圧をもつトランジスタおよび前記第２
の閾値電圧をもつトランジスタ以外のトランジスタは、
すべて同等の駆動能力を有し、前記第１の閾値電圧をも
つトランジスタと前記第２の閾値電圧をもつトランジス
タのみで、前記第１の発振用インバータと前記第２の発
振用インバータの駆動能力を制御することができる。

【００３５】（４）本発明の発振回路は、請求項１乃至
３のいずれかに記載の特徴点に加え、前記第１の発振用
インバータに含まれるすべてのトランジスタは、絶対値
で前記第１の閾値電圧を有し、前記第２の発振用インバ
ータに含まれるすべてのトランジスタは、絶対値で前記
第２の閾値電圧をもつことを特徴とする。

【００３６】したがって、本発明の発振回路によれば、
前記第１の発振用インバータに流れる電流と、前記第２
の発振用インバータに流れる電流を、前記第１の期間と
前記第２の期間で切り換えることができ、前記第１の発
振用インバータを流れる電流と、前記第２の発振用イン
バータを流れる電流の差を大きくすることができ、前記
第１の発振用インバータと前記第２の発振用インバータ
との駆動能力の差を大きくすることができる。

【００３７】（５）本発明の発振回路は、請求項１乃至
４のいずれかに記載の特徴点に加え、前記第１の発振用
インバータと、前記第２の発振用インバータは、ともに
第１導電型のトランジスタと第２導電型のトランジスタ
とを含むことを特徴とする。

【００３８】したがって、本発明の発振回路によれば、
ＣＭＯＳにより発振用インバータを構成することができ
るので、低消費電力かつ特性の良い発振を得ることがで
きる。

【００３９】（６）本発明の発振回路によれば、請求項
１乃至３のいずれかに記載の特徴点に加え、前記第１の
期間は電源投入から安定発振までの期間であって、前記
第２の期間は安定発振から発振終了までの期間であるこ
とを特徴とする。

【００４０】したがって、本発明の発振回路によれば、
電源投入時から発振動作が安定するまでの期間と、発振
動作が安定してから発振動作が終了するまでの期間と
で、前記第１あるいは前記第２の発振用インバータにお
ける駆動能力を使い分けることができるため、前記水晶
発振子に充電されたエネルギーを効率よく利用すること
ができ、低消費電力化が図れる。

【００４１】（７）本発明の発振回路は、請求項６記載
の特徴点に加え、前記発振回路は発振用インバータ切り
換え回路を含み、前記発振用インバータ切り換え回路
は、前記電源投入から安定発振までの期間を検出し、前
記第１の発振用インバータの選択を行ない、前記安定発
振から発振終了までの期間に、前記第２の発振用インバ
ータの選択を行なうことを特徴とする。

【００４２】したがって、本発明の発振回路によれば、
前記発振用インバータ切り換え回路を設けることによっ
て、電源投入から安定発振までの期間には、駆動能力の
大きい前記第１の発振用インバータにて発振動作を行な
い、安定発振から発振終了までの期間には駆動能力の小
さい前記第２の発振用インバータにて発振動作を行なう
ことで低消費電力化が図れる。

【００４３】（８）本発明の発振回路は、請求項７記載
の特徴点に加え、前記発振用インバータ切り換え回路
は、前記発振回路への電源投入を検出する電源投入検出
回路と、電源が投入された時点から経過時間を測定し
て、前記第１の期間から前記第２の期間への切り換え時
点を検出するタイマーと、を含み、前記電源が投入され
た時点で前記第１の発振用インバータの選択を行ない、
前記タイマーが前記第１の期間から前記第２の期間への
切り換え時点を検出した時点で、前記第２の発振用イン
バータの選択を行なうことを特徴とする。

【００４４】したがって、本発明の発振回路によれば、
前記発振用インバータ切り換え回路において、前記電源
投入検出回路によって電源投入を検知して、駆動能力の
大きい前記第１の発振用インバータを起動させ、前記タ
イマーにより予め設定された時間の経過後に、駆動能力
の小さい前記第２の発振用インバータを起動させること
ができ、発振回路の低消費電力化を図ることができる。
また、前記タイマーの代わりに前記電源投入回路にて時
定数を、前記第１の期間から前記第２の期間への切り換
え時点となるように設定することにより、構成すること
もできる。

【００４５】（９）本発明の発振回路によれば、請求項
１乃至３のいずれかに記載の特徴点に加え、前記第１お
よび前記第２の発振用インバータは共に第１の電位と、
該第１の電位よりも低い第２の電位との間に設けられ、
前記第１の電位と前記第２の電位との間に、前記第１の
発振用インバータへの電源供給を制御する第１の制御回
路と、前記第２の発振用インバータへの電源供給を制御
する第２の制御回路とが設けられてなることを特徴とす
る。

【００４６】したがって、本発明の発振回路によれば、
前記第１の発振用インバータおよび前記第２の発振用イ
ンバータへの電源の供給を、前記第１の制御回路と、前
記第２の制御回路により制御することができ、前記第１
の発振用インバータおよび前記第２の発振用インバータ
を前記第１の電位および前記第２の電位と接続または切
り離して、動作／非動作状態を選択することができる。

【００４７】（１０）本発明の半導体装置は、上記
（１）〜（９）のいずれかの発振回路を含むことを特徴
とする。 例えば、本発明の半導体装置によれば、第１の
閾値電圧をもつトランジスタを少なくとも１つ含む第１
の発振用インバータと、前記第１の閾値電圧の絶対値よ
りも、その絶対値が低い第２の閾値電圧をもつトランジ
スタを少なくとも１つ含む第２の発振用インバータと、
外付けされた水晶発振子と出力側と入力側が接続された
前記第１及び前記第２の発振用インバータの出力信号を
位相反転して、前記発振用インバータにフィードバック
入力するフィードバック回路と、を含み、前記第１の発
振用インバータにおいて、前記第１の閾値電圧をもつト
ランジスタを除くすべてのトランジスタの閾値電圧の絶
対値は、前記第２の閾値電圧の絶対値以上かつ前記第１
の閾値電圧の絶対値以下である第３の閾値電圧を有し、
前記第２の発振用インバータにおいて、前記第２の閾値
電圧をもつトランジスタを除くすべてのトランジスタ
は、前記第３の閾値電圧の絶対値と同等または低い前記
第４の閾値電圧を有し、第１の期間は、前記第２の発振
用インバータにて発振動作を行ない、第２の期間は、前
記第１の発振用インバータにて発振動作時を行なうこと
を特徴とする発振回路を含むことを特徴とする。

【００４８】したがって、本発明の半導体装置によれ
ば、前記第１の期間と、前記第２の期間とで、夫々駆動
能力が異なる前記第１の発振用インバータと前記第２の
発振用インバータを使い分けることができ、不純物打ち
込みによって、前記第１の閾値電圧の前記第１の発振用
インバータの駆動能力を大きくし、前記第２の閾値電圧
の絶対値を高くすることで、前記第２の発振用インバー
タの駆動能力を小さくすることを容易に行なうことがで
き、前記フィードバック回路における前記水晶発振子に
充電されたエネルギーを効率的に利用して、安定且つ消
費電力の低い発振動作が可能となり、半導体装置の低消
費電力化が実現できる。更に、発振回路の規模を増大さ
せることがないため、半導体装置の高集積化，大容量化
が図れる。

【００４９】また、上記の半導体装置は、前記第１の期
間は電源投入から安定発振までの期間であって、前記第
２の期間は安定発振から発振終了までの期間であること
を特徴とする。

【００５０】したがって、電源投入時から発振動作が安
定するまでの期間と、発振動作が安定してから発振終了
までの期間で、前記第１あるいは第２の発振用インバー
タにおける駆動能力を使い分けることができるため、前
記水晶発振子に充電されたエネルギーを効率よく利用す
ることができ、低消費電力化が図れる。

【００５１】また、上記の半導体装置は、前記第１の閾
値電圧の絶対値と、前記第３の閾値電圧の絶対値は同等
であって、前記第２の閾値電圧の絶対値と、前記第４の
閾値電圧の絶対値は同等であることを特徴とする。

【００５２】したがって、前記第１の発振用インバータ
に流れる電流と、前記第２の発振用インバータに流れる
電流を、前記第１の期間と前記第２の期間で切り換える
ことができ、前記第１の発振用インバータを流れる電流
と、前記第２の発振用インバータを流れる電流の差を大
きくすることができ、前記第１の発振用インバータと前
記第２の発振用インバータとの駆動能力の差を大きくす
ることができ、半導体装置の低消費電力化を図ることが
できる。

【００５３】また、上記の半導体装置は、前記第１の発
振用インバータと、前記第２の発振用インバータは、と
もに第１導電型のトランジスタと第２導電型のトランジ
スタとを含むことを特徴とする。

【００５４】したがって、ＣＭＯＳにより発振用インバ
ータを構成することができるので、低消費電力かつ特性
の良い発振を得ることができる。

【００５５】（１１）本発明の携帯用電子機器は、前記
（１）〜（９）のいずれかの発振回路を含み、前記発振
回路の発振出力から動作基準信号を形成することを特徴
とする。

【００５６】したがって、本発明の携帯用電子機器によ
れば、携帯用電子機器の製造ばらつきによらず、電子回
路の低消費電力化が図れ、携帯用電子機器において、発
振動作を安定して行なうことができるだけでなく、使用
電池の長寿命化を図ることができ、携帯用電子機器の使
い勝手を向上することができる。

【００５７】（１２）本発明の時計は、前記（１）〜
（９）のいずれかの発振回路を含み、前記発振回路の発
振出力から時計基準信号を形成することを特徴とする。

【００５８】したがって、本発明の時計によれば、時計
の製造ばらつきによらず、電子回路の低消費電力化が図
れ、時計において、発振動作を安定して行なうことがで
きるだけでなく、使用電池の長寿命化を図ることがで
き、時計の使い勝手を向上することができる。

【００５９】

【発明の実施の形態】＜実施の形態１＞ 図１には、本発明の好適な実施の形態１にかかる水晶発
振回路が示されている。本実施の形態の水晶発振回路
は、クォーツタイプの腕時計に使用される水晶発振回路
である。尚、前記図５に示す回路と対応する部材には、
同一符号を付し、その説明は省略する。

【００６０】本実施の形態の水晶発振回路は、閾値電圧
の低い、ＰＭＯＳおよびＮＭＯＳを含む発振用インバー
タと、閾値電圧の高い、ＰＭＯＳおよびＮＭＯＳを含む
発振用インバータとを含む。そして、水晶発振回路への
電源投入時は閾値電圧の低いＭＯＳにて構成された発振
用インバータで発振動作を開始させ、水晶発振回路の安
定発振後は、閾値電圧の高いＭＯＳにて構成された発振
用インバータに切り替えて発振動作させるようにしたも
のである。

【００６１】図１に示される水晶発振回路について説明
する。本実施の形態の水晶発振回路は、第１の発振用イ
ンバータＩＮＶ１と、第２の発振用インバータＩＮＶ２
と、Ｐ／ＮＭＯＳ制御ゲートQP３，QP４，QN３，QN４
と、水晶振動子Ｘ’ｔａｌと、フィードバック回路を構
成する高抵抗Ｒｆとを含んで構成されている。前記フィ
ードバック回路は、抵抗Ｒｆ以外に、位相補償用のコン
デンサＣ_D，Ｃ_Gを含んで構成され、前記発振用インバー
タのドレイン出力を、１８０度位相反転されたゲート入
力として第１の発振用インバータＩＮＶ１のゲートへフ
ィードバック入力するものである。

【００６２】発振用インバータとしては、ＰＭＯＳQP１
とＮＭＯＳQN１を含む第１の発振用インバータＩＮＶ
１、ＰＭＯＳQP２とＮＭＯＳQN２を含む第２の発振用イ
ンバータＩＮＶ２が形成されている。そして前記第１の
発振用インバータＩＮＶ１，ＩＮＶ２は、それぞれ第１
の電位側とこれよりも低い電圧の第２の電位側に接続さ
れ、両電位の電位差により電力供給を受け駆動されるよ
うに構成されている。ここで、本実施の形態の水晶発振
回路においては、前記第１の電位は接地電圧Ｖddに設定
され、第２の電位は定電圧Ｖregに設定されている。こ
こで、特に図示しないが、本実施の形態の発振回路は、
定電圧発生回路により形成された負の定電圧Ｖregを受
けるように構成され、前記第１の発振用インバータＩＮ
Ｖ１および前記第２の発振用インバータＩＮＶ２は、接
地電圧Ｖddおよび負の定電圧Ｖreg間で発振が行なわれ
るものである。

【００６３】前記第１の発振用インバータＩＮＶ１を構
成する、ＰＭＯＳQP１，ＮＭＯＳQN１の夫々の閾値電圧
|Ｖthp１|，Ｖthn１は、前記第２の発振用インバータＩ
ＮＶ２を構成する、ＰＭＯＳQP２，ＮＭＯＳQN２の夫々
の閾値電圧|Ｖthp２|，Ｖthn２よりも低くされて形成さ
れている。このような閾値電圧の制御については、トラ
ンジスタ形成時の不純物の打ち込み濃度を制御すること
により、夫々の発振用インバータごとに閾値電圧が異な
るように形成される。そして、たとえば、これらの閾値
電圧Ｖthn１とＶthn２，Ｖthp１とＶthp２との差を０．
１Ｖ〜０．３Ｖ程度にすることができる。

【００６４】そして、前記第１の発振用インバータＩＮ
Ｖ１，ＩＮＶ２は、一端に接地電圧Ｖddが印加された前
記コンデンサＣ_Gの他端と、夫々の入力ゲートが共通に
電気的に接続されている。さらに、前記第１の発振用イ
ンバータＩＮＶ１，ＩＮＶ２は、夫々の出力ノードが共
通に接続されると共に、接地電圧Ｖddが一端に印加され
たコンデンサＣ_Dの他端、および水晶振動子Ｘ’ｔａｌ
の一端と接続される。また、前記水晶振動子Ｘ’ｔａｌ
の他端は、前記コンデンサＣ_Gの他端、前記第１の発振
用インバータＩＮＶ１，ＩＮＶ２のゲート入力、フィー
ドバック抵抗Ｒｆの一端と接続される。更に、前記フィ
ードバック抵抗Ｒｆの他端は第１の発振用インバータＩ
ＮＶ１，ＩＮＶ２の各出力部と接続されており、前記第
１の発振用インバータＩＮＶ１，ＩＮＶ２の出力は、各
ゲートにフィードバックされている。

【００６５】前記ＣＭＯＳインバータＣＩ１の出力を受
けるように接続された前記制御用ＰＭＯＳQP３と、制御
用ＮＭＯＳQN３の各ゲートには常に相補的な電圧レベル
の選択信号ＳＥＬ１が入力されることにより、オンオフ
が制御され、接地電圧Ｖddおよび定電圧Ｖregと第１の
発振用インバータＩＮＶ１との接続／非接続が制御され
ている。

【００６６】同様に、前記制御用ＮＭＯＳQP４と、ＣＭ
ＯＳインバータＣＩ１の出力を受けるように接続された
前記制御用ＮＭＯＳQN４の各ゲートには、常に相補的な
電圧レベルの選択信号ＳＥＬ１が入力されることによ
り、オンオフが制御され、接地電圧Ｖddと電源電圧Ｖss
と第２の発振用インバータＩＮＶ２との接続／非接続が
制御されている。

【００６７】そして、前記第１の発振用インバータＩＮ
Ｖ１は、選択信号ＳＥＬ１がゲートに入力される制御用
ＮＭＯＳQN３、及び前記ＣＭＯＳインバータＣＩ１を介
してゲートに前記選択信号ＳＥＬ１の反転信号が入力さ
れる制御用ＰＭＯＳQP３間に、接続されて設けられてい
る。

【００６８】そして、前記第２の発振用インバータＩＮ
Ｖ２は、前記ＣＭＯＳインバータＣＩ１を介して前記選
択信号ＳＥＬ１の反転信号がゲートに入力される制御用
ＮＭＯＳQN４及び選択信号ＳＥＬ１がゲートに入力され
る、制御用ＰＭＯＳQP４間に、接続されて設けられてい
る。

【００６９】また、前記第１の発振用インバータＩＮＶ
１とＩＮＶ２は択一的に動作されるものであり、前記第
１の発振用インバータＩＮＶ１が動作状態で、前記第２
の発振用インバータＩＮＶ２が非動作状態、又は、前記
第１の発振用インバータＩＮＶ１が非動作状態で、前記
第２の発振用インバータＩＮＶ２が動作状態とされる。

【００７０】つまり、本実施の形態の発振回路において
は、発振回路への電源投入時は低い閾値電圧Ｖthp１，
Ｖthn１のトランジスタを有する第１の発振用インバー
タＩＮＶ１で発振動作を容易に開始させ、安定発振開始
後は高い閾値電圧Ｖthp２，Ｖthn２のトランジスタを有
する第２の発振用インバータＩＮＶ２に発振動作を切り
替えられるものである。

【００７１】すなわち、発振回路への電源投入時から安
定発振開始時までの間は、選択信号ＳＥＬ１をハイレベ
ルとすることによって、制御用ＰＭＯＳQP３がオン，QP
４がオフし、制御用ＮＭＯＳQN３がオン，QN４がオフす
る。よって、前記第１の発振用インバータＩＮＶ１が、
接地電圧Ｖdd及び定電圧Ｖregと電気的に接続され、前
記第２の発振用インバータＩＮＶ２が接地電圧Ｖdd及び
定電圧Ｖregと電気的に切り離される。したがって、低
い閾値電圧|Ｖthp１|，Ｖthn１で形成されたトランジス
タを含む第１の発振用インバータＩＮＶ１が選択され
る。

【００７２】前述したように、閾値電圧は動作開始電圧
Ｖstaに大きく依存しているので、動作開始電圧の絶対
値|Ｖsta|を低くすることができ、前記第１の発振用イ
ンバータＩＮＶ１により高駆動能力をもって発振動作を
開始することができる。

【００７３】そして、一定時間経過後に、水晶発振子
Ｘ’ｔａｌの安定発振動作が得られるようになった時
に、前記選択信号ＳＥＬ１がロウレベルとされることに
よって、前記制御用ＰＭＯＳQP３がオフ，QP４がオン
し、前記制御用ＮＭＯＳQN３がオフ，QN４がオンする。
よって、前記第１の発振用インバータＩＮＶ１が接地電
圧Ｖdd及び定電圧Ｖregと電気的に切り離され、前記第
２の発振用インバータＩＮＶ２が接地電圧Ｖdd及び定電
圧Ｖregと電気的に接続される。したがって、水晶発振
回路の安定発振時に、高い閾値電圧|Ｖthp２|，Ｖthn２
で形成されたトランジスタを含む第２の発振用インバー
タＩＮＶ２が選択される。そして、前記第２の発振用イ
ンバータＩＮＶ２により、水晶発振子Ｘ’ｔａｌに充電
されたエネルギーを使って、低駆動能力で発振動作を発
振動作終了までの間継続させる。

【００７４】このように、本実施の形態の水晶発振回路
によれば、電源投入時は低い閾値電圧、すなわち駆動能
力の高い発振用インバータにて発振開始電圧の絶対値|
Ｖsta|を低くして発振動作を容易に起動させ、安定発振
後は、高閾値電圧、すなわち駆動能力の低い発振用イン
バータに切り替えて発振させることにより、発振回路
を、効率よくエネルギーを使用して、低消費電力で動作
させることができる。

【００７５】すなわち、前記閾値電圧|Ｖthp|，Ｖthnを
０．５Ｖ，０．４Ｖ，０．３Ｖ等のような閾値電圧に制
御することはプロセス上容易であるため、前述したよう
な方法により、従来のように電流増幅率を高くして発振
開始電圧の絶対値|Ｖsta|を低くするよりも、閾値電圧
を下げて、発振開始電圧の絶対値|Ｖsta|を低下させ、
発振開始を容易にして低消費電力化を図る方が有利であ
ることがわかる。

【００７６】また、本実施の形態の発振回路において
は、従来の発振回路と比較して、素子数の大きな増加は
ないため、半導体装置の高集積化，大容量化に対応する
ことができる。そして、前記制御用ＰＭＯＳQP３を前記
第１の発振用インバータＩＮＶ１におけるＰＭＯＳQP１
と隣接させて設け、前記制御用ＮＭＯＳQN３をＮＭＯＳ
QN１と隣接させて設け、同様に、前記制御用ＰＭＯＳQP
４を前記第２の発振用インバータＩＮＶ２におけるＰＭ
ＯＳQP２と隣接させて設け、前記制御用ＮＭＯＳQN４を
ＮＭＯＳQN２と隣接させて設けることにより、効率のよ
い配線レイアウトが可能となり、発振回路および半導体
装置のさらなる小型化，高集積化が可能となる。

【００７７】次に、前記選択信号ＳＥＬ１を形成する回
路の好適な実施の形態について選択信号形成回路を含む
発振回路の機能ブロック図を図２（ａ）に、各ラインの
信号波形について図２（ｂ）に示す。

【００７８】本実施の形態の選択信号形成回路５０は、
図１に示す水晶発振回路１０と接続されているものであ
り、分周回路２０、クロックタイマーセット回路３０、
電源投入検出回路４０を含む。

【００７９】前記電源投入検出回路４０は、コンデンサ
Ｃ１，抵抗Ｒ１，ＣＭＯＳインバータＣＩ２により構成
され、前記コンデンサＣ１の一端に接地電圧Ｖddが印加
されている。そして、前記抵抗Ｒ１の一端に電源電圧Ｖ
ssが印加され、前記コンデンサＣ１の他端および前記抵
抗Ｒ１の他端が結合され、前記抵抗Ｒ１の他端とＣＭＯ
ＳインバータＣＩ２の入力ゲートが接続されている。さ
らに、前記選択信号形成回路５０と前記水晶発振回路１
０においては、前記選択信号形成回路５０に含まれる前
記クロックタイマーセット回路３０の出力信号としての
選択信号ＳＥＬ１が、前記水晶発振回路１０に入力され
た、フィードバック回路が形成されている。

【００８０】以下に、図２（ａ）および（ｂ）を用い
て、選択信号ＳＥＬ１の形成方法について説明する。

【００８１】図２（ａ）の回路に電源が投入されること
により、水晶発振回路１０および選択信号形成回路５０
が起動する。そして、電源投入検出回路４０において、
接地電圧ＶddからコンデンサＣ１，抵抗Ｒ１を介して電
源電圧Ｖssに向かって電流が流れるため、ライン１０１
の電位は徐々に低下する。そして、この電位はＣＭＯＳ
インバータＣＩ２への入力電位となるため、ライン１０
１の電位が前記ＣＭＯＳインバータＣＩ２の出力である
ライン１０２の電位を、電源電圧Ｖssから接地電位Ｖdd
へ切り替える。

【００８２】一方、前記電源投入により、前記水晶発振
回路１０の起動により、水晶振動子Ｘ’ｔａｌによる発
振が開始され、たとえば３２ｋＨｚのクロック信号を分
周回路２０が受け、前記クロック信号を所定の周波数、
たとえば、１Ｈｚに分周して前記クロックタイマーセッ
ト回路３０に出力される。

【００８３】そして、前記電源投入検出回路４０とＣＭ
ＯＳインバータＣＩ２によって制御されるライン１０２
の電位が、電源投入直後の電源電圧Ｖssレベルの時にク
ロックタイマーセット回路３０をセットし、この時ハイ
レベルの選択信号ＳＥＬ１が水晶発振回路１０へ出力さ
れる。このことにより、図１に示した第１の発振用イン
バータＩＮＶ１が起動される。

【００８４】次に、前記電源投入検出回路４０とＣＭＯ
ＳインバータＣＩ２によって制御されるライン１０２の
電位は、前述したように電源電圧Ｖssから接地電位Ｖdd
へ切り替わる。すると、クロックタイマーセット回路３
０のセットは解除されるので、前記クロックタイマーセ
ット回路３０は分周回路２０からのクロック受付が可能
となる。そして、前記水晶発振回路が発振を開始し、更
に安定状態となれば分周回路２０が１Ｈｚのクロック信
号を、タイマーセット回路３０に供給するので、タイマ
ーセット回路３０が前記１Ｈｚのクロック信号の所定数
を計数すると、選択信号ＳＥＬ１のレベルをハイレベル
からロウレベルに切り替える。このことにより、図１に
示した第２の発振用インバータＩＮＶ２が起動される。
そして、この状態は前記水晶発振回路が安定発振してい
る限り継続する。

【００８５】以上のように、選択信号形成回路により、
発振回路の発振動作開始時から安定発振動作開始まで
と、安定発振動作開始後から発振動作終了までの駆動能
力の異なる発振用インバータの使い分けができ、消費電
力を低減することが可能となる。

【００８６】ここで、本実施の形態においては、クロッ
クタイマーセット回路４０を使用して、クロック信号を
カウントすることにより水晶発振回路１０の安定発振開
始を検出して選択信号の電圧レベルを切り換える例につ
いて記載したが、このクロックタイマーセット回路４０
を設けずに、前記電源投入検出回路４０により選択信号
の電圧レベルを切り換えることもできる。この場合、コ
ンデンサＣ１および抵抗Ｒ１の大きさを調整し、安定発
振開始までの時間を確保する時定数を得るように、前記
電源投入検出回路４０を構成すればよい。

【００８７】このように、本発明の発振回路によれば、
低い閾値電圧を有する発振用インバータを動作させるこ
とにより、発振開始電圧の絶対値を容易に低くすること
ができ、製造ばらつきに関係なく、動作電流を増加さ
せ、大電流を発振用インバータに流すことにより発振開
始動作を容易に行なうことを可能とする。さらに、発振
回路の安定発振動作後は、高い閾値電圧の発振用インバ
ータと水晶発振子に充電されたエネルギーを利用して発
振動作させることにより動作電流を減少させることがで
き、低消費電力化が図れる。

【００８８】ここで、このようにして得られた本実施の
形態の発振回路における発振用インバータでの安定発振
時の発振動作についてのグラフを図３に示し、図１の発
振回路における発振動作について説明する。図３におい
ては、横軸を時間とし、ドレイン波形と、ゲート波形に
おける時間軸を共通として示す。安定発振開始時に第１
の発振用インバータＩＮＶ１から第２の発振用インバー
タＩＮＶ２に切り換えられた水晶発振回路において、前
記第２の発振用インバータＩＮＶ２の駆動能力に応じて
ゲート入力波形の振幅が増幅される。そして、前記ゲー
ト入力波形に対してドレイン出力波形は位相１８０度に
て反転される。そして、ドレイン容量Ｃ_Dは、高周波成
分をカットし、発振周波数成分だけを有効にして、水晶
発振回路の高調波発振を防ぐフィルターの役目を果たし
ている。そして、前記ドレイン容量Ｃ_D，水晶振動子
Ｘ’ｔａｌ，ゲート容量Ｃ_Gを含むフィードバック回路
はドレイン波形の位相を１８０度変換させるものであ
る。

【００８９】したがって、本実施の形態の発振回路によ
れば、従来と比較してトランジスタ数を大幅に増加させ
ることなく、構成することができるので、低消費電力か
つ高集積な、コストの低い、安定な発振出力特性をもつ
発振回路を構成することができる。

【００９０】以上、本実施の形態の発振回路について説
明したが、本実施の形態においては、閾値電圧の設定を
第１の発振用インバータＩＮＶ１の方が第２の発振用イ
ンバータＩＮＶ２よりも低いもの、すなわち、Ｖthn１
＜Ｖthn２，|Ｖthp１|＜|Ｖthp２|として記載したが、
これに限定されることはない。たとえば、閾値電圧の設
定をＩＮＶ１＞ＩＮＶ２、すなわち、Ｖthn１＞Ｖthn
２，|Ｖthp１|＞|Ｖthp２|として設定することもでき
る。ただし、この場合には、前記発振回路への電源投入
時の選択信号ＳＥＬ１の電圧をロウレベルとし、安定発
振時の電圧をハイレベルとすることが必要となる。

【００９１】また、前記第１の発振用インバータＩＮＶ
１における１つのトランジスタと、前記第２の発振用イ
ンバータＩＮＶ２における１つのトランジスタのみに着
目して、本発明の目的を達成することもできる。

【００９２】すなわち、前記第１の発振用インバータＩ
ＮＶ１に含まれるＮＭＯＳQN１の閾値電圧Ｖthn１およ
びＰＭＯＳQP１の閾値電圧の絶対値|Ｖthp１|のうちの
いずれかが、前記第２の発振用インバータＩＮＶ２に含
まれるＮＭＯＳQN２の閾値電圧Ｖthn２およびＰＭＯＳQ
P２の閾値電圧の絶対値|Ｖthp２|のうちのいずれかより
も閾値電圧が低く、かつ他のトランジスタの閾値電圧の
絶対値が夫々略同等または第１の発振用インバータＩＮ
Ｖ１に含まれるトランジスタの方が前記第２の発振用イ
ンバータＩＮＶ２に含まれるトランジスタよりも低いと
いう条件を満たすようにすれば良い。

【００９３】つまり、（１）Ｖthn１＜|Ｖthp２|（|Ｖt
hp１|＝Ｖthn２もしくは|Ｖthp１|＜Ｖthn２）、（２）
Ｖthn１＜Ｖthn２（|Ｖthp１|＝|Ｖthp２|もしくは|Ｖt
hp１|＜|Ｖthp２|）、（３）|Ｖt hp１|＜Ｖthn２（Ｖt
hn１＝|Ｖthp２|もしくはＶthn１＜|Ｖthp２|）、
（４）|Ｖthp１|＜|Ｖthp２|（Ｖthn１＝Ｖthn２もしく
はＶthn１＜Ｖthn２）のうちの１つの条件を満たすこと
によっても、前記第１の発振用インバータＩＮＶ１と、
前記第２の発振用インバータＩＮＶ２の駆動能力を変え
ることが可能である。また、この場合、前記第１の発振
用インバータと、前記第２の発振用インバータとにおい
て、夫々の１つのトランジスタのみに着目して、発振回
路の駆動能力を前記各期間にて異なるようにしているも
のである。よって、前記２つのトランジスタの夫々の閾
値電圧の差は、可能な範囲で大きくすることが望まし
い。

【００９４】＜実施の形態２＞ 次に、図６に腕時計に用いられる電子回路の一例が示さ
れている。

【００９５】この腕時計は、図示しない発電機構を内蔵
している。使用者が腕時計を装着し腕を動かすと、発電
機構の回転錘が回転し、そのときの運動エネルギーによ
り発電ロータが高速回転され、発電ステータス側に設け
られた発電コイル３００から交流電圧が出力される。

【００９６】この交流電圧が、ダイオード３０２で整流
され、二次電池３０１を充電する。この二次電池３０１
は、昇圧回路３０３および補助コンデンサ３０４と共に
主電源を構成する。

【００９７】本実施の形態では、二次電池の電圧が低く
て時計の駆動電圧に満たないときには、昇圧回路３０３
により二次電池の電圧を時計駆動可能な高電圧に変換
し、補助コンデンサ３０４に蓄電する。そして、この補
助コンデンサ３０４の電圧を電源として時計回路が動作
する。

【００９８】この時計回路は、実施の形態１に記載した
発振回路を含む半導体装置として構成されており、この
半導体装置に端子を介して接続された水晶振動子Ｘ’ｔ
ａｌを用いて予め設定された発振周波数、例えば、３２
７６８Ｈｚの周波数の発振出力を生成し、この発振出力
を分周することにより、一秒ごとに極性の異なる駆動パ
ルスを出力するように構成されている。この駆動パルス
は、時計回路に接続されたステップモータの駆動コイル
３０６へ入力される。これにより、図示しないステップ
モータは、駆動パルスが通電されるごとにロータを回転
駆動し、図示しない時計の秒針、分針、時針を駆動し、
時刻を表示板にアナログ表示することになる。

【００９９】ここで、本実施の形態の時計回路３３０
は、前述した主電源から供給される電圧により駆動され
る電源電圧回路部２２０と、この電源電圧Ｖssからこの
値よりも低い所定の一定電圧Ｖregを生成する定電圧発
生回路２１０と、この定電圧Ｖregにより駆動される定
電圧動作回路部２４０とを含んで構成される。

【０１００】図７には、前記時計回路３３０のより詳細
な機能ブロック図が示されている。

【０１０１】定電圧動作回路部２３０は、外部接続され
た水晶振動子Ｘ’ｔａｌを一部に含んで構成された実施
の形態１に記載した水晶発振回路１０と、波形整形ゲー
ト２０１と、高周波分周回路２０２とを含んで構成され
る。

【０１０２】前記電源電圧回路部２２０は、レベルシフ
タ２０３と、中低周波分周回路２０４と、その他の回路
２０５とを含んで構成される。なお、本実施の形態の時
計回路では、前記電源電圧回路部２２０と、定電圧発生
回路２１０とは、主電源から供給される電源電圧Ｖssに
より駆動される電源電圧動作回路部２４０を構成してい
る。また、前記水晶発振回路は、電源投入時から安定発
振が開始されるまでの期間、高駆動能力にて発振動作が
行なわれる。

【０１０３】前記水晶発振回路１０は、水晶振動子Ｘ’
ｔａｌを用いて基準周波数ｆｓ＝３２７６８Ｈｚの正弦
波出力を波形整形ゲート２０１に出力する。

【０１０４】前記波形整形ゲート２０１は、この正弦波
出力を矩形波に整形した後、高周波分周回路２０２へ出
力する。

【０１０５】前記高周波分周回路２０２は、基準周波数
３２７６８Ｈｚを２０４８Ｈｚまで分周し、その分周出
力をレベルシフタ２０３を介して中低周波数分周回路２
０４へ出力する。

【０１０６】前記中低周波数分周回路２０４は、２０４
８Ｈｚまで分周された信号を、さらに１Ｈｚまで分周
し、その他の回路２０５へ入力する。

【０１０７】前記その他の回路２０５は、１Ｈｚの分周
信号に同期してコイルを通電駆動するドライバ回路を含
んで構成され、この１Ｈｚの分周信号に同期して時計用
駆動用ステップモータを駆動する。

【０１０８】そして、前記水晶発振回路１０の発振動作
が安定した後、前記水晶発振回路１０の駆動能力が小さ
くされる。

【０１０９】本実施の形態の時計回路において、主電源
から供給される電源電圧Ｖssにより回路全体が駆動され
る電源電圧動作回路部２４０以外に、これにより低い定
電圧Ｖregで駆動される定電圧動作回路部２２０を設け
たのは以下の理由による。

【０１１０】すなわち、このような時計回路では、長期
間安定した動作を確保するために、その消費電力をさら
に低減することが必要となる。

【０１１１】通常、回路の消費電力は、信号の周波数、
回路の容量に比例し、さらに供給電源電圧の二乗に比例
して増大する。

【０１１２】ここで、時計回路に着目してみると、回路
全体の消費電力を低減するためには、回路各部に供給す
る電源電圧を低い値、たとえば定電圧Ｖregに設定すれ
ば良い。

【０１１３】次に、信号周波数に着目してみると、時計
回路は、信号周波数が高い水晶発振回路１０、波形整形
ゲート２０１、高周波分周回路２０２と、それ以外の回
路２０５とに大別することができる。この信号の周波数
は、前述したように回路の消費電力と比例関係がある。

【０１１４】そこで、本実施の形態の定電圧発生回路２
１０は、主電源から供給される電源電圧Ｖssから、それ
より低い定電圧Ｖregを生成し、これを高周波信号を扱
う回路部２３０、すなわち水晶発振回路１０、波形整形
ゲート２０１、高周波分周回路２０２へ供給している。
このように、前記高周波信号を扱う回路２３０に対して
供給する駆動電圧を低くすることにより、前述した水晶
発振回路自体消費電力を低消費電力化できるだけでな
く、定電圧発生回路２１０の負担をさほど増加させるこ
となく、時計回路全体の消費電力を効果的に低減するこ
とができる。

【０１１５】なお、本実施の形態において、高周波分周
回路２０２と中低周波分周回路２０４との間にレベルシ
フタ２０３を設けたのは、以下の理由による。

【０１１６】高周波分周回路２０２の出力波高値は、定
電圧Ｖregレベルであり、主電源の電源電圧Ｖssの波高
値より小さい。このため、前記電源電圧Ｖssで駆動され
ている中低周波分周回路２０４に、高周波分周回路２０
２の定電圧Ｖregレベルの出力をそのまま入力しても、
この入力値が中低周波分周回路２０２の初段のロジック
レベルの電圧を超えないため、中低周波分周回路２０４
が正常に動作しない。よって、前記中低周波分周回路２
０４が正常に動作するように、前記レベルシフタ２０３
を使い、前記高周波分周回路２０２の出力波高値を定電
圧Ｖregレベルから電源電圧Ｖssレベルまで引き上げて
いる。

【０１１７】以上述べたように、本実施の形態の時計回
路およびこれを含む電子回路は、実施の形態１の水晶発
振回路を含んでいるために、電源投入時から安定発振開
始までの期間は、発振開始電圧を低くして発振回路の駆
動能力を大きくし動作を安定させ、安定発振開始から発
振終了までの期間は、発振回路の駆動能力を小さくする
ことにより、電子回路，時計回路の低消費電力化が図れ
る。したがって、前述したような、携帯用の電子機器ま
たは時計において、発振動作を安定して行なうことがで
きるだけでなく、使用電池の長寿命化を図ることがで
き、携帯用の電子機器または時計の使い勝手を向上する
ことができる。

【０１１８】

【図面の簡単な説明】

【図１】本発明による実施の形態１の発振回路の概略図
である。

【図２】本発明による実施の形態１の選択信号形成回路
の概略図および夫々の電位を示すタイミングチャートで
ある。

【図３】本発明による実施の形態１の発振回路のタイミ
ングチャートの概略である。

【図４】従来の発振回路の概略図である。

【図５】本発明に先立って検討された水晶発振回路の概
略図である。

【図６】本発明による水晶発振回路を含む時計回路の機
能ブロックの概略図である。

【図７】本発明による水晶発振回路を含む電子回路の機
能ブロックの概略図である。

【符号の説明】

１０ 水晶発振回路 ２０ 分周回路 ３０ クロックタイマーセット回路 ４０ 電源投入検出回路 ５０ 選択信号形成回路 ２０１ 波形整形用ゲート ２０２ 高周波分周回路 ２０３ レベルシフタ ２０４ 中低周波分周回路 ２０５ その他回路 ２１０ 定電圧発生回路 ２２０ 電源電圧回路部 ２３０ 定電圧駆動動作回路部 ２４０ 電源電圧動作回路 ３００ 発電コイル ３０１ 二次電池 ３０２ ダイオード ３０３ 昇圧回路 ３０４ 補助コンデンサ ３０６ 時計用モータコイル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−70101（ＪＰ，Ａ) 特開 昭55−28632（ＪＰ，Ａ) 特開 昭53−19065（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G04G 3/00 H03B 5/32

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 第１の閾値電圧をもつトランジスタを少
   なくとも１つ含む第１の発振用インバータと、 第１の閾値電圧とは異なる、第２の閾値電圧をもつトラ
   ンジスタを少なくとも１つ含む第２の発振用インバータ
   と、 前記第１および前記第２の発振用インバータの出力側と
   入力側に接続された水晶発振子を有し、前記第１及び前
   記第２の発振用インバータの出力信号を位相反転して、
   前記発振用インバータにフィードバック入力するフィー
   ドバック回路と、 を含み、前記第１の閾値電圧の絶対値は、前記第２の閾値電圧の
   絶対値よりも低く設定され、 第１の期間は、前記第１の発振用インバータにて発振動
   作を行ない、 第２の期間は、前記第２の発振用インバータにて発振動
   作を行ない、 前記第１の閾値電圧をもつトランジスタを除く、前記第
   １の発振用インバータに含まれるすべてのトランジスタ
   の閾値電圧の絶対値は、 前記第１の閾値電圧の絶対値以上かつ前記第２の閾値電
   圧の絶対値以下であり、 前記第２の閾値電圧をもつトランジスタを除く、前記第
   ２の発振用インバータに含まれるすべてのトランジスタ
   の閾値電圧の絶対値と同等もしくは低いこと を特徴とす
   る発振回路。
2. 【請求項２】 請求項１において、 前記第１の発振用インバータに含まれるすべてのトラン
   ジスタは、絶対値で前記第１の閾値電圧を有し、 前記第２の発振用インバータに含まれるすべてのトラン
   ジスタは、絶対値で前記第２の閾値電圧をもつことを特
   徴とする発振回路。
3. 【請求項３】 請求項１、２のいずれかにおいて、 前記第１の発振用インバータと、前記第２の発振用イン
   バータは、ともに第１導電型のトランジスタと第２導電
   型のトランジスタとを含むことを特徴とする発振回路。
4. 【請求項４】 請求項１において、 前記第１の期間は電源投入から安定発振までの期間であ
   って、前記第２の期間は安定発振から発振終了までの期
   間であることを特徴とする発振回路。
5. 【請求項５】 請求項４において、 前記発振回路は発振用インバータ切り換え回路を含み、 前記発振用インバータ切り換え回路は、前記電源投入か
   ら安定発振までの期間を検出し、前記第１の発振用イン
   バータの選択を行ない、前記安定発振から発振終了まで
   の期間に、前記第２の発振用インバータの選択を行なう
   ことを特徴とする発振回路。
6. 【請求項６】 請求項５において、 前記発振用インバータ切り換え回路は、 前記発振回路への電源投入を検出する電源投入検出回路
   と、 電源が投入された時点から経過時間を測定して、前記第
   １の期間から前記第２の期間への切り換え時点を検出す
   るタイマーと、 を含み、 前記電源が投入された時点で前記第１の発振用インバー
   タの選択を行ない、 前記タイマーが前記第１の期間から前記第２の期間への
   切り換え時点を検出した時点で、前記第２の発振用イン
   バータの選択を行なうことを特徴とする発振回路。
7. 【請求項７】 請求項１において、 前記第１および前記第２の発振用インバータは共に第１
   の電位と、該第１の電位よりも低い第２の電位との間に
   設けられ、 前記第１の電位と前記第２の電位との間に、前記第１の
   発振用インバータへの電源供給を制御する第１の制御回
   路と、前記第２の発振用インバータへの電源供給を制御
   する第２の制御回路とが設けられてなることを特徴とす
   る発振回路。
8. 【請求項８】 請求項１〜７のいずれかの発振回路を含
   むことを特徴とする半導体装置。
9. 【請求項９】 請求項１〜７のいずれかの発振回路を含
   み、前記発振回路の発振出力から動作基準信号を形成す
   ることを特徴とする携帯用電子機器。
10. 【請求項１０】 請求項１〜７のいずれかの発振回路を
    含み、前記発振回路の発振出力から時計基準信号を形成
    することを特徴とする時計。