JP2000349621A

JP2000349621A - 発振回路、半導体装置および電子機器

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Publication number: JP2000349621A
Application number: JP11155801A
Authority: JP
Inventors: Teruhiko Fujisawa; 照彦藤沢; Toru Sudo; 徹須藤
Original assignee: Seiko Epson Corp; Seiko Instruments Inc
Current assignee: Seiko Epson Corp; Seiko Instruments Inc
Priority date: 1999-06-02
Filing date: 1999-06-02
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】半導体製造プロセスのばらつきに起因する水
晶発振回路の消費電流等の発振特性に与える影響を抑制
する。【解決手段】定電圧回路部を構成する第１Ｐチャネル
ＭＯＳトランジスタおよび第１ＮチャネルＭＯＳトラン
ジスタおよび発振回路部を構成する共振インバータを構
成する第２ＰチャネルＭＯＳトランジスタおよび第２Ｎ
チャネルＭＯＳトランジスタにおいて、第１Ｐチャネル
ＭＯＳトランジスタの駆動能力と第１ＮチャネルＭＯＳ
トランジスタの駆動能力との比である第１駆動能力比お
よび第２ＰチャネルＭＯＳトランジスタの駆動能力と第
２ＮチャネルＭＯＳトランジスタの駆動能力との比であ
る第２駆動能力比をほぼ等しく設定することにより、発
振回路および定電圧発生回路を半導体製造プロセスのば
らつきに起因する各トランジスタのしきい値電圧の変化
の影響を排除し、発振回路の消費電流等の発振特性に与
える影響を抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、発振回路、半導体
装置及び電子機器に係り、特に半導体製造プロセスのば
らつきに起因して発生する水晶発振回路を構成するトラ
ンジスタのしきい値電圧のばらつきが水晶発振回路の消
費電流、発振開始電圧、発振維持電圧あるいは発振停止
電圧などの発振特性に与える影響を抑制することが可能
な発振回路、半導体装置及び電子機器に関する。

【０００２】

【従来の技術】従来の発振回路においては、ローパワー
化と発振周波数の安定化のため、定電圧回路において発
生させた定電圧（＜電源電圧）で駆動されていた。ここ
で用いられる定電圧発生回路としては、Ｐチャネルトラ
ンジスタのしきい値電圧ＶＴＰおよびＮチャネルトラン
ジスタのしきい値電圧ＶＴＮとを加算することにより定
電圧を発生するものが用いられていた。一方、発振回路
としては、水晶発振子、ＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタを用いた発振イン
バータおよび帰還抵抗などを用いて発振動作を行わせて
いた。

【０００３】

【発明が解決しようとする課題】上記従来の発振回路に
用いられる定電圧発生回路は、設定電圧が電源電圧を超
える場合などのように所定の設定条件が設定許容範囲を
超えない限りは、電源電圧の変動に関わりなく、設定さ
れた一定の電圧を供給することとなる。一方、発振回路
の消費電流、発振開始電圧、発振維持電圧あるいは発振
停止電圧は、半導体プロセスのばらつきに起因して発生
する各トランジスタのしきい値電圧の変動によって変動
することとなっていた。そこで、本発明の目的は、半導
体製造プロセスのばらつきに起因するトランジスタのし
きい値電圧のばらつきの影響を抑制し、水晶発振回路の
消費電流、発振開始電圧、発振維持電圧あるいは発振停
止電圧等の発振特性に与える影響を抑制することが可能
な発振回路、半導体装置及び電子機器を提供することに
ある。

【０００４】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の構成は、所定の定電圧を出力する定
電圧回路部と、前記定電圧に基づいて駆動される発振回
路部と、を有する発振回路において、前記定電圧回路部
は、予め定めた基準電流を流すことにより協働して前記
定電圧を生成するための第１ＰチャネルＭＯＳトランジ
スタおよび第１ＮチャネルＭＯＳトランジスタを備え、
前記発振回路部は、共振インバータを構成する第２Ｐチ
ャネルＭＯＳトランジスタおよび第２ＮチャネルＭＯＳ
トランジスタを備え、前記第１ＰチャネルＭＯＳトラン
ジスタの駆動能力と第１ＮチャネルＭＯＳトランジスタ
の駆動能力との比である第１駆動能力比および前記第２
ＰチャネルＭＯＳトランジスタの駆動能力と第２Ｎチャ
ネルＭＯＳトランジスタの駆動能力との比である第２駆
動能力比をほぼ等しく設定したことを特徴としている。

【０００５】請求項２記載の構成は、請求項１記載の構
成において、前記定電圧は、前記第１ＰチャネルＭＯＳ
トランジスタのドレイン−ソース間に前記基準電流を流
すことにより得られる第１ドレイン−ソース電圧と、前
記第１ＮチャネルＭＯＳトランジスタのドレイン−ソー
ス間に前記基準電流を流すことにより得られる第２ドレ
イン−ソース電圧と、を加算することにより得ることを
特徴としている。

【０００６】請求項３記載の構成は、請求項１記載の構
成において、前記第１ＰチャネルＭＯＳトランジスタお
よび前記第２ＰチャネルＭＯＳトランジスタの駆動能力
をほぼ同一に設定することを特徴としている。

【０００７】請求項４記載の構成は、請求項３記載の構
成において、前記第１ＰチャネルＭＯＳトランジスタお
よび前記第２ＰチャネルＭＯＳトランジスタのチャネル
長およびチャネル幅をほぼ同一に設定することを特徴と
している。

【０００８】請求項５記載の構成は、請求項１記載の構
成において、前記第１ＮチャネルＭＯＳトランジスタお
よび前記第２ＮチャネルＭＯＳトランジスタの駆動能力
をほぼ同一に設定することを特徴としている。

【０００９】請求項６記載の構成は、請求項５記載の発
振回路において、前記第１ＮチャネルＭＯＳトランジス
タおよび前記第２ＮチャネルＭＯＳトランジスタのチャ
ネル長およびチャネル幅をほぼ同一に設定することを特
徴としている。

【００１０】請求項７記載の構成は、請求項１ないし請
求項６のいずれかに記載の発振回路を備えるとともに、
前記定電圧回路部および前記発振回路部は、半導体基板
上で近接して配置されていることを特徴としている。

【００１１】請求項８記載の構成は、請求項１ないし請
求項６のいずれかに記載の発振回路を備えるとともに、
前記第１ＰチャネルＭＯＳトランジスタ、前記第１Ｎチ
ャネルＭＯＳトランジスタ、前記第２ＰチャネルＭＯＳ
トランジスタおよび前記第２ＮチャネルＭＯＳトランジ
スタは、半導体基板上で近接して配置されていることを
特徴としている。

【００１２】請求項９記載の構成は、請求項１ないし請
求項６記載の発振回路と、前記発振回路から出力される
発振出力信号に基づいて信号処理を行う信号処理回路
と、を備えたことを特徴としている。

【００１３】請求項１０記載の構成は、請求項９記載の
電子機器において、前記信号処理回路は、計時動作を行
う計時回路を備えたことを特徴としている。

【００１４】

【発明の実施の形態】次に本発明の好適な実施形態につ
いて図面を参照して説明する。［１］概要構成図１に、本発明の一実施形態に係る電子時計１の概略構
成を示す。電子時計１は腕時計であって、ユーザは装置
本体に連結されたベルトを手首に巻き付けて使用するよ
うになっている。本実施形態による電子時計１は、大別
すると、交流電力を発電する発電部Ａと、発電部Ａから
出力される交流電圧を整流すると共に昇圧した電圧を蓄
電し、各構成部分へ電気エネルギを供給する電源部Ｂ
と、発電部Ａの発電状態を検出する発電状態検出部９１
（図２参照）と、該発電状態検出部９１から出力される
検出結果に基づいて装置全体を制御する制御回路２３
と、秒針５５をステッピングモータ１０を用いて駆動す
る秒針運針機構ＣSと、分針および時針をステッピング
モータを用いて駆動する時分針運針機構ＣHMと、前記制
御回路２３から出力される制御信号を受けて秒針運針機
構ＣSを駆動する秒針駆動部３０Sと、制御回路２３から
出力される制御信号を受けて時分針運針機構ＣHMを駆動
する時分針駆動部３０HMと、電子時計１の動作モードを
時刻表示モードからカレンダ修正モード、時刻修正モー
ド或いは強制的に後述する節電モードに移行させるため
の指示操作を行う外部入力装置１００（図２参照）とを
備えて構成されている。

【００１５】ここで、制御回路２３は、発電部Ａの発電
状態に応じて、制御回路２３と運指機構ＣS，ＣHMの駆
動部３０S ，３０HM（駆動回路）に給電することによ
り、時刻表示を行う表示モード（動作モード）と、秒針
運針機構ＣSおよび時分針運針機構ＣHMへの給電を停止
して前記制御回路２３に対してのみ給電を行う節電モー
ドとに切換えるようになっている。また、制御回路２３
では、ユーザが電子時計１を手に持ってこれを振って発
電を行い、所定の発電電圧を越えたことが検出されるこ
とにより、節電モードから表示モードに切換えるように
なっている。

【００１６】［２］詳細構成以下、電子時計１の各構成部分について説明する。な
お、制御回路２３については機能ブロックを用いて後述
する。［２．１］発電部まず、発電部Ａについて説明する。発電部Ａは、発電装
置４０、回転錘４５および増速用ギア４６を備えて構成
されている。発電装置４０としては、発電用ロータ４３
が発電用ステータ４２の内部で回転し発電用ステータ４
２に接続された発電コイル４４に誘起された電力を外部
に供給できる電磁誘導型の交流発電装置が採用されてい
る。また、回転錘４５は、発電用ロータ４３に運動エネ
ルギを伝達する手段として機能する。そして、この回転
錘４５の動きが増速用ギア４６を介して発電用ロータ４
３に伝達される。この回転錘４５は、腕時計型の電子時
計１では、ユーザの腕の動きなどを捉えて装置内で旋回
できるようになっており、ユーザの生活に関連した外部
のエネルギを利用して発電を行い、その電力を用いて電
子時計１を駆動している。

【００１７】［２．２］電源部次に、電源部Ｂについて説明する。電源部Ｂは、過大電
圧が後段の回路に印加されるのを防止するためのリミッ
タ回路ＬＭと、整流回路として作用するダイオード４７
（例えば、ショットキーダイオード、シリコンダイオー
ド、ＩＣ内蔵のＭＯＳＦＥＴの寄生ダイオード等）と、
大容量コンデンサ４８と、昇降圧回路４９とを備えてい
る。また、前記整流回路はトランジスタ等のスイッチン
グ素子を用いた能動素子であってもよい。昇降圧回路４
９は、複数のコンデンサ４９ａ、４９ｂおよび４９ｃを
用いて構成され、入力される大容量コンデンサ４８の充
電電圧Ｖcを受けて、多段階の昇圧および降圧を行い低
電位側電圧となる電源電圧ＶＳＳを出力するようになっ
ている。そして、昇降圧回路４９は、制御回路２３から
出力される制御信号φ１１によって、充電電圧Ｖcを電
源電圧ＶＳＳに昇降圧し、この電源電圧ＶＳＳを、制御
回路２３の集積回路部２３Ａ、パルス合成回路２２およ
び秒針駆動部３０S，時分針駆動部３０HMに供給するも
のである。ここで、電源部Ｂは、ＶＤＤ（高電位側電
圧）を基準電位（ＧＮＤ）に取り、ＶＳＳ（低電位側電
圧）を電源電圧として生成している。

【００１８】［２．３］運針機構次に運針機構ＣS、ＣHMについて説明する。［２．３．１］秒針運針機構まず、秒針運針機構ＣSについて説明する。ここで、秒
針運針機構ＣSに用いられているステッピングモータ１
０は、パルスモータ、階動モータ或いはデジタルモータ
などとも称され、デジタル制御装置のアクチュエータと
して多用され、該ステッピングモータ１０は、パルス信
号によって駆動されるものである。また近年、携帯に適
した小型の電子機器或いは情報機器用のアクチュエータ
として小型、軽量化されたこの種のステッピングモータ
が多く採用されている。また、このような電子機器とし
ては、電子時計、時間スイッチ、クロノグラフといった
ものが代表として上げられる。

【００１９】本実施形態のステッピングモータ１０は、
秒針駆動部３０Sから供給される駆動パルスによって磁
力を発生する駆動コイル１１と、この駆動コイル１１に
よって励磁されるステータ１２と、ステータ１２の内部
において励磁される磁界により回転するロータ１３とを
備えている。また、ロータ１３は、ディスク状の２極の
永久磁石を有するＰＭ型（永久磁石回転型）で構成さ
れ、ステータ１２には、駆動コイル１１で発生した磁力
による異なった磁極が、ロータ１３回りのそれぞれの相
（極）１５および１６に発生する磁気飽和部１７が設け
られている。さらに、ロータ１３の回転方向を規定する
ために、ステータ１２内周の適当な位置には内ノッチ１
８が設けられており、コギングトルクを発生させてロー
タ１３を適当な位置に停止させるようにしている。そし
て、ステッピングモータ１０によるロータ１３の回転
は、ロータ１３に噛合された秒中間車５１および秒車
（秒指示車）５２からなる輪列５０によって秒針５５に
伝達され、該秒針５５によって秒表示がなされている。

【００２０】［２．３．２］時分運針機構次に、時分針運針機構ＣHMについて説明する。時分運針
機構ＣHMに用いられているステッピングモータ６０は、
ステッピングモータ１０とほぼ同様の構成となってい
る。本実施形態のステッピングモータ６０は、時分駆動
部３０HMから供給される駆動パルスによって磁力を発生
する駆動コイル６１と、この駆動コイル６１によって励
磁されるステータ６２と、さらにステータ６２の内部に
おいて励磁される磁界により回転するロータ６３とを備
えている。また、ロータ６３は、ディスク状の２極の永
久磁石を有するＰＭ型（永久磁石回転型）で構成されて
いる。さらに、ステータ６２には、駆動コイル６１で発
生した磁力による異なった磁極が、ロータ６３回りのそ
れぞれの相（極）６５および６６に発生する磁気飽和部
６７が設けられている。

【００２１】さらに、ロータ６３の回転方向を規定する
ために、ステータ６２内周の適当な位置には内ノッチ６
８が設けられており、コギングトルクを発生させてロー
タ６３を適当な位置で停止させるようにしている。そし
て、ステッピングモータ６０のロータ６３の回転は、ロ
ータ６３に噛合された四番車７１、三番車７２、二番車
（分指示車）７３、日の裏車７４および筒車（時指示
車）７５からなる輪列７０によって各針に伝達される。
二番車７３には分針７６が接続され、さらに筒車７５に
は時針７７が接続されている。ロータ６３の回転に連動
してこれらの各針によって時分が表示される。なお、輪
列７０には、図示しない年月日（カレンダ）などの表示
を行うための伝達系（例えば、日付表示を行う場合に
は、筒中間車、日回し中間車、日回し車、日車等）を接
続することも勿論可能である。この場合、カレンダ修正
系輪列（例えば、第１カレンダ修正伝え車、第２カレン
ダ修正伝え車、カレンダ修正車、日車等）を追加して設
ければよい。

【００２２】［２．４］秒針駆動部及び時分針駆動部次に、秒針駆動部３０Sおよび時分針駆動部３０HMにつ
いて説明する。ここでは、秒針駆動部３０Sおよび時分
針駆動部３０HMは同様の構成であるので、秒針駆動部３
０Sについてのみ、図１を参照しつつ説明する。ここ
で、秒針駆動部３０Sは、制御回路２３の制御下でステ
ッピングモータ１０に様々な駆動パルスを供給するもの
である。また、秒針駆動部３０Sは、直列に接続された
Ｐチャンネル型のトランジスタ３３ａとＮチャンネル型
のトランジスタ３２ａ、およびＰチャンネル型のトラン
ジスタ３３ｂとＮチャンネル型のトランジスタ３２ｂに
よって構成されたブリッジ回路を備えており、秒針駆動
部３０Sは、トランジスタ３３ａおよび３３ｂとそれぞ
れ並列に接続された回転検出用抵抗３５ａおよび３５ｂ
と、これらの抵抗３５ａおよび３５ｂにチョッパパルス
を供給するためのサンプリング用のＰチャンネル型のト
ランジスタ３４ａ，３４ｂとを備えている。これによ
り、秒針駆動部３０Sは、これらのトランジスタ３２
ａ，３２ｂ，３３ａ，３３ｂ，３４ａおよび３４ｂの各
ゲート電極に制御回路２３からそれぞれのタイミングで
極性およびパルス幅の異なる制御パルスを印加すること
により、駆動コイル１１に極性の異なる駆動パルスを供
給したり、或いはロータ１３の回転検出用および磁界検
出用の誘起電圧を励起する検出用のパルスを供給してい
る。

【００２３】［２．５］制御回路次に、制御回路２３の構成について図２を参照しつつ説
明するに、この図２の機能ブロック図は、制御回路２３
とその周辺構成を示している。ここで、制御回路２３
は、パルス合成回路２２、モード設定部９０、時刻情報
記憶部９６、駆動制御回路２４等を具備している。ま
た、モード設定部９０、時刻情報記憶部９６、駆動制御
回路２４等は電源電圧ＶＳＳで駆動されるＶＳＳ駆動部
２３Ａによってチップ化され、このＶＳＳ駆動部２３Ａ
には昇降圧回路４９の電源電圧ＶＳＳが供給される。さ
らに、パルス合成回路２２には、定電圧発生回路１０５
（図３参照）から出力される定電圧ＶＲＥＧが供給され
る。なお、定電圧発生回路１０５は電源電圧ＶＳＳを受
けて安定した定電圧ＶＲＥＧを発生するものである。ま
た、パルス合成回路２２は、図３に示すように、水晶振
動子などの基準発振源２１を用いて安定した周波数の基
準パルスを発振する発振回路１０１と、基準パルスを分
周する分周回路１０２と、分周パルスのレベルシフトを
行い中央制御回路９３に出力するレベルシフタ１０３
と、を備えて構成されている。

【００２４】ここで、パルス合成回路２２には、電源部
Ｂから出力される電源電圧ＶＳＳ（充電電圧Ｖc）に基
づいて定電圧発生回路１０５により生成された定電圧Ｖ
ＲＥＧが供給される。次に、モード設定部９０は、発電
状態検出部９１と、発電状態の検出のために用いる設定
値を切換える設定値切換部９５と、大容量コンデンサ４
８の充電電圧Ｖcを検出する電圧検出回路９２と、発電
状態に応じて時刻表示のモードを制御すると共に充電電
圧Ｖcに基づいて昇圧倍率を制御する中央制御回路９３
と、モードを記憶するモード記憶部９４とを備えて構成
されている。この発電状態検出部９１は、発電装置４０
の起電圧Ｖgenと設定電圧値Ｖ0とを比較することによ
り、発電状態にあるか否かを判断する第１の検出回路９
７と、該第１の検出回路９７によって発電装置４０が発
電状態にある時間を発電継続時間Ｔgenとして、この時
間Ｔgenと設定時間値Ｔ0とを比較することにより、安定
した発電状態を判断する第２の検出回路９８とを備えて
いる。

【００２５】［３］発振回路の構成図４に発振回路１０１の構成を示す。発振回路１０１
は、ＰチャネルＭＯＳトランジスタＭＰ４およびＮチャ
ネルＭＯＳトランジスタＭＮ４を備えた発振インバータ
１１０と、発振インバータ１１０の入出力端子間に接続
された帰還抵抗１１１と、基準発振源２１の一方の端子
ＸＯＵＴと発振インバータ１１０の出力端子との間に接
続されたドレイン抵抗１１２と、を備えて構成されてい
る。さらに基準発信源２１の一方の端子ＸＩＮと高電位
側電源ＶＤＤとの間にはゲート容量ＣGが存在し、基準
発信源２１の他方の端子ＸＯＵＴと高電位側電源ＶＤＤ
との間にはドレイン容量ＣDが存在している。発振イン
バータ１１０は、ドレインＤおよびゲートＧがそれぞれ
共通接続されたＰチャネルＭＯＳトランジスタＭＰ４お
よびＮチャネルＭＯＳトランジスタＭＮ４を備えて構成
され、ＰチャネルＭＯＳトランジスタＭＰ４のソースＳ
は高電位側電源ＶＤＤに接続され、ＮチャネルＭＯＳト
ランジスタＭＮ４は定電圧発生回路１０５（定電圧ＶＲ
ＥＧ）に接続されている。なお、図４においては、中央
制御回路９３からの制御信号ｄにより、発振回路１０１
への定電圧ＶＲＥＧの供給を遮断して発振回路１０１の
動作を停止させるＮチャネルＭＯＳトランジスタＭＮ５
が発振回路１０１と定電圧発生回路１０５との間に設け
られている。

【００２６】この場合において、発振インバータ１１０
は、ＰチャネルＭＯＳトランジスタＭＰ４およびＮチャ
ネルＭＯＳトランジスタＭＮ４の駆動能力に応じてゲー
トＧに入力される入力波形の振幅を増幅することとな
る。発振インバータ１１０のドレイン出力はゲート入力
と反転している。また、ゲートＧの電圧ＶGとドレイン
Ｄの電圧ＶDとは、図５に示すように、位相が１８０
［゜］ずれており、発振インバータ１１０は帰還抵抗１
１１によってＰチャネルＭＯＳトランジスタＭＰ４およ
びＮチャネルＭＯＳトランジスタＭＮ４のゲートＧとド
レインＤとを直流的に同電位になるようにしている。帰
還抵抗１１１は、直流的にドレインＤの電位をゲートＧ
に伝達し、ドレイン出力波形の振幅中心を発振インバー
タ１１０のロジックレベルに合わせることにより発振イ
ンバータ１１０が正常に動作するようにしている。ま
た、ドレイン抵抗１１２とドレイン容量ＣDは、高調波
成分をカットし、発振周波数成分だけを有効にして発振
回路１０１の高調波発振を防ぐフィルタとして機能する
とともに、ドレイン出力波形の位相を遅延させる機能を
有している。水晶振動子などの基準発振源２１は、ゲー
ト容量ＣGと組み合わせることにより、ドレイン抵抗１
１２およびドレイン容量ＣDにより１８０［゜］遅れた
位相をさらに１８０［゜］遅らせることにより、ループ
全体で３６０［゜］位相を遅らせることにより元の位相
に戻して発振を持続させている。この場合において、Ｐ
チャネルＭＯＳトランジスタＭＰ４およびＮチャネルＭ
ＯＳトランジスタＭＮ４のゲートＧに交流信号の入力が
ない場合は、帰還抵抗１１１を介して発振インバータ１
１０のＰチャネルＭＯＳトランジスタＭＰ４およびＮチ
ャネルＭＯＳトランジスタＭＮ４のゲートＧとドレイン
Ｄは同電位になっている。

【００２７】そしてＰチャネルＭＯＳトランジスタＭＰ
４に流れる電流ＩＰおよびＮチャネルＭＯＳトランジス
タＭＮ４に流れる電流ＩＮが同じとなるように帰還がか
かり、ゲートの直流レベルが調整される。従って、例え
ば、ＰチャネルＭＯＳトランジスタＭＰ４とＮチャネル
ＭＯＳトランジスタＭＮ４の駆動能力が同一であるなら
ば、発振波形の振幅中心の電位Ｖcentは、Ｖcent＝ＶＲＥＧ／２となる。発振回路１０１の電源電圧（本実施形態におけ
る電圧ＶＲＥＧ）が、発振インバータ１１０を構成する
ＰチャネルＭＯＳトランジスタＭＰ４およびＮチャネル
ＭＯＳトランジスタＭＮ４のそれぞれのしきい値電圧Ｖ
ＴＰ、ＶＴＮの和ΣＶth、すなわち、 ΣＶth＝ＶＴＰ＋ＶＴＮより大きくなれば、ＰチャネルＭＯＳトランジスタＭＰ
４およびＮチャネルＭＯＳトランジスタＭＮ４は双方と
もオン状態となって短絡電流が流れるショート電流領域
ＡSH（図５参照）が発生し、発振は正常に動作を継続す
る。このとき、電流ＩＰ（＝電流ＩＮ）が発振インバー
タ１１０のショート電流となる。ところで、発振回路の
電源電圧が大きくなると発振回路の消費電流は増加す
る。これはショート電流領域ＡＳＨが多くなるため、発
振インバータ部のショート電流が増加するためである。
より具体的には、図８に発振回路の電源電圧として外部
から固定電圧（ＥＸＴＶＲＥＧ）を印加した場合の発振
回路の消費電流の変化を示すように、発振回路の消費電
流は、電源電圧の増加に伴って消費電流が増加している
ことがわかる。

【００２８】［４］定電圧発生回路［４．１｝定電圧発生回路の構成図６に定電圧発生回路１０５の構成図を示す。定電流発
生回路１０５は、大別すると、定電流ＩＲＥＦを生成す
るデプレショントランジスタなどの定電流源１２０と、
定電流ＩＲＥＦと同一の電流を生成する第１カレントミ
ラー回路１２１と、定電流ＩＲＥＦが流れることによっ
て生成される基準電圧Ｖ１と生成電圧Ｖ２の差動増幅を
行う差動増幅回路１２２と、差動増幅回路１２２の各部
を流れる電流を定電流とするための第２カレントミラー
回路１２３と、差動増幅回路１２２の出力に基づいて定
電圧ＶＲＥＧを生成し出力する定電圧発生部１２４と、
を備えて構成されている。第１カレントミラー回路１２
１は、ソースＳが高電位側電源ＶＤＤに共通接続され、
ゲート端子Ｇが共通接続されたＰチャネルＭＯＳトラン
ジスタＭＰ１、ＭＰ２、ＭＰ３を有し、ＰチャネルＭＯ
ＳトランジスタＭＰ１はゲートＧとドレインＤが接続さ
れる飽和結線がされている。

【００２９】差動増幅回路１２２は、ソースＳがＰチャ
ネルＭＯＳトランジスタＭＰ２のドレインＤに接続さ
れ、ゲートＧがＰチャネルＭＯＳトランジスタＭＰ１の
ドレインＤに接続されたＰチャネルＭＯＳトランジスタ
ＭＰ４と、ソースＳがＰチャネルＭＯＳトランジスタＭ
Ｐ２のドレインＤに接続され、ゲートＧがＰチャネルＭ
ＯＳトランジスタＭＰ３のドレインＤに接続されたＰチ
ャネルＭＯＳトランジスタＭＰ５と、一端がＰチャネル
ＭＯＳトランジスタのドレインに接続されたゲート電位
保持用コンデンサＣGKと、を備えて構成されている。第
２カレントミラー回路１２３は、ドレインＤがＰチャネ
ルＭＯＳトランジスタＭＰ４のドレインＤに接続され、
ソースＳが低電位側電源ＶＳＳ側に接続されたＮチャネ
ルＭＯＳトランジスタＭＮ３と、ゲートＧがＮチャネル
ＭＯＳトランジスタＭＮ３のゲートＧに接続され、ドレ
インＤがＰチャネルＭＯＳトランジスタＭＰ５のドレイ
ンＤおよびＮチャネルＭＯＳトランジスタＭＮ３のゲー
トＧに接続され、ソースＳが低電位側電源ＶＳＳ側に接
続されたＮチャネルＭＯＳトランジスタＭＮ４と、を備
えて構成されている。

【００３０】定電圧発生部１２４は、ゲートＧにドレイ
ンＤが飽和結線され、ドレインＤがＰチャネルＭＯＳト
ランジスタＭＰ３のドレインＤに接続され、ソースＳが
ゲート電位保持用コンデンサＣGKの他端に接続されたＮ
チャネルＭＯＳトランジスタＭＮ１と、ＮチャネルＭＯ
ＳトランジスタＭＮ１のソースＳにドレインＤが接続さ
れ、ソースＳが低電位側電源ＶＳＳに接続され、ゲート
Ｇがゲート電位保持用コンデンサＣGKの一端に接続され
たＮチャネルＭＯＳトランジスタＭＮ２と、を備えて構
成されており、ＮチャネルＭＯＳトランジスタＭＮ１の
ソースＳとＮチャネルＭＯＳトランジスタＭＮ２のドレ
インの接続点が定電圧ＶＲＥＧの出力端子となってい
る。［４．２］定電圧発生回路の概要動作次に定電圧発生回路１０５の概要動作を説明する。第１
カレントミラー回路１２１は、定電流源１２０が生成す
る定電流ＩＲＥＦと同一の電流（図中、同一符号ＩＲＥ
Ｆで示す。）をＰチャネルＭＯＳトランジスタＭＰ３の
ソース−ドレイン電流として生成し、定電圧発生部１２
４に供給する。このときのＰチャネルＭＯＳトランジス
タＭＰ１のドレイン電流Ｉｄｓと、ゲート電圧との関係
は次式で表される。Ｉｄｓ＝β・Ｗ／（２・Ｌ）・（Ｖｇｓ−Ｖｔｈ）² ここで、βは、ゲイン定数である。これと並行して、差
動増幅回路１２２は、基準電圧Ｖ１と電圧Ｖ２との差動
増幅を行い、定電圧発生部１２４に出力する。このと
き、ＰチャネルＭＯＳトランジスタＭＰ４およびＰチャ
ネルＭＯＳトランジスタＭＰ５のソース−ドレイン電流
は、第２カレントミラー回路により同一の電流値となっ
ている。

【００３１】定電圧発生部１２４は、差動増幅回路１２
２の出力に基づいて、基準電圧Ｖ１と電圧Ｖ２が、Ｖ１＝Ｖ２となるようにフィードバック制御をすることとなる。こ
の結果、第１カレントミラー回路１２１を構成するＰチ
ャネルＭＯＳトランジスタＭＰ１のしきい値電圧ＶＴ
Ｐ、定電圧発生部１２４のＮチャネルＭＯＳトランジス
タＭＮ１のしきい値電圧ＶＴＮおよび定電流ＩＲＥＦで
定まる定電圧ＶＲＥＧが発生することとなる。より詳細
には、定電圧発生回路では、

【数１】と表される。定電流ＩＲＥＦは数［ｎＡ］と非常に少な
いので、定電圧ＶＲＥＧはＰチャネルＭＯＳトランジス
タのしきい値電圧ＶＴＰおよびＮチャネルＭＯＳトラン
ジスタのしきい値電圧ＶＴＮにより決定される。発振イ
ンバータでは、発信インバータのトランジスタが飽和動
作する条件下では、

【数２】となる。ここで、Ｉｓ：発振インバータ動作点におけるショート電流

【数３】である。これらの場合において、（１）式と（２）式と
は等しいので、

【数４】となる。従って、Ｉｓ＝ＩＲＥＦとするには、ｋＰ１＝ｋＰ４かつ、ｋＮ１＝ｋＰ４となるように設定すれば良いことが分かる。これ以外の
組み合わせでは、半導体プロセスばらつき上、特性を合
わせることは困難となる。この場合において、発振回路
１０１のＰチャネルＭＯＳトランジスタＭＰ４と定電圧
発生回路１０５のＰチャネルＭＯＳトランジスタＭＰ１
および発振回路１０１のＮチャネルＭＯＳトランジスタ
ＭＮ４と定電圧発生回路１０５のＮチャネルＭＯＳトラ
ンジスタＭＮ１の駆動能力を同一にするように設定すれ
ば、ＰチャネルＭＯＳトランジスタのソース−ドレイン
電流ＩＰおよびＮチャネルＭＯＳトランジスタのソース
−ドレイン電流ＩＮは、次式を満たすこととなる。ＩＲＥＦ＝ＩＰ＝ＩＮ

【００３２】この結果、発振回路および定電圧発生回路
を半導体製造プロセスにより製造する場合に、製造ばら
つきに起因する各トランジスタのしきい値電圧の変化の
影響を排除することが可能となる。より具体的には、同
じチャネル長Ｌおよび同じチャネル幅Ｗとしてトランジ
スタサイズを同一になるように設計するのが望ましい。
なお、発振回路と定電圧発生回路のトランジスタの能力
は前述の通り同一とするのが望ましいが、製造上のばら
つきを含めて両者の駆動能力の差は数１０［％］程度は
実用上許容できる範囲であり、この範囲内であれば、ト
ランジスタの駆動能力はほぼ等しいとみなすことができ
る。また、発振回路および定電圧発生回路を同一の半導
体基板上に作製する場合には、発振回路を構成するトラ
ンジスタと定電圧発生回路を構成するトランジスタの特
性が等しくなるように少なくともトランジスタを近接し
て配置するようにすることが望ましい。つまり、両者の
トランジスタの間に他の素子が配置されずに両者は隣り
合って配置され、また素子の方向も同じように配置され
るのが望ましい。

【００３３】［５］実施形態の効果本実施形態によれば、発振回路および定電圧発生回路を
半導体製造プロセスにより製造する場合に、製造ばらつ
きに起因する各トランジスタのしきい値電圧の変化の影
響を排除することができ、発振回路の消費電流、発振開
始電圧、発振維持電圧あるいは発振停止電圧等の発振特
性に与える影響を抑制することができる。例えば、図７
にＰチャネルＭＯＳトランジスタのしきい値電圧ＶＴＰ
とＮチャネルＭＯＳトランジスタのしきい値電圧ＶＴＮ
の和であるΣＶｔｈの変化に対する発振回路の消費電力
の変化を示す。また、図８に従来のΣＶｔｈの変化に対
する発振回路の消費電力の変化を示す。図７に示すよう
に、製造プロセスのばらつきにより、しきい値電圧が変
化し、定電圧ＶＲＥＧが変化したとした場合には、従来
の回路構成では、図８および図９に示すように、電源電
圧の変動の影響を受けて発振回路の消費電力が変化して
いたが、本実施形態の回路構成によれば、発振回路１０
１のショート電流は定電圧発生回路１０５の基準電流Ｉ
ＲＥＦにより一定であるので、発振回路１０１の消費電
力は変化しないことが分かる。

【００３４】［６］実施形態の変形例［６．１］第１変形例以上の実施形態の説明においては、発振回路のＰチャネ
ルＭＯＳトランジスタＭＰ４と定電圧発生回路のＰチャ
ネルＭＯＳトランジスタＭＰ１および発振回路のＮチャ
ネルＭＯＳトランジスタＭＮ４と定電圧発生回路のＮチ
ャネルＭＯＳトランジスタＭＮ１の駆動能力を同一にす
るように設定していたが、発振回路１０１のＰチャネル
ＭＯＳトランジスタＭＰ４の駆動能力と発振回路１０１
のＮチャネルＭＯＳトランジスタＭＮ４の駆動能力との
比である第１駆動能力比および定電圧発生回路１０５の
ＰチャネルＭＯＳトランジスタＭＰ１の駆動能力と定電
圧発生回路１０５のＮチャネルＭＯＳトランジスタＭＮ
１の駆動能力との比である第２駆動能力比を等しくすれ
ば、同様の効果が得られる。

【００３５】［６．２］第２変形例上記各実施形態においては、発振検出回路およびこれを
実現する半導体装置は、電子機器の一例である腕時計を
例として説明したが、本発明の発振検出回路はこれに限
定されるものではなく、例えば、懐中時計、置き時計、
電卓、携帯用パーソナルコンピュータ、電子手帳、携帯
ラジオ、携帯型の血圧計、携帯電話機、ページャ、万歩
計、ＰＤＡ等に適用することができる。要は発振回路を
有する電子機器であればどのようなものに適用してもよ
い。

【００３６】［６．３］第３変形例以上の実施形態においては、電荷を蓄えるための外部電
源は、発電装置による発電電力を蓄える蓄電装置（二次
電源）であっても、乾電池などの一次電源でも良い。発
電装置は、図１に示したような、回転錘の旋回運動に伴
う運動エネルギーやゼンマイなどに機械的に蓄えた運動
エネルギーで発電ロータを回転させ、発電コイルに誘起
電圧を発生させる構成や、太陽電池、熱発電、を行う構
成であってもよい。

【００３７】

【発明の効果】本発明によれば、発振回路および定電圧
発生回路を半導体製造プロセスにより製造する場合に、
製造ばらつきに起因する各トランジスタのしきい値電圧
の変化の影響を排除することができ、発振回路の消費電
流、発振開始電圧、発振維持電圧あるいは発振停止電圧
等の発振特性に与える影響を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の発振検出回路の概要
構成図である。

【図２】第１実施形態の発振検出回路の動作タイミン
グチャートである。

【図３】本発明の第２実施形態の発振検出回路の概要
構成図である。

【図４】本発明の第３実施形態の発振検出回路の概要
構成図である。

【図５】本発明の第４実施形態の腕時計の概要構成図
である。

【図６】従来の発電検出回路の概要構成図である。

【図７】本実施形態のΣＶｔｈの変化に対する発振回
路の消費電力の変化を示す説明図である。

【図８】電源電圧の変動と発振回路の消費電力の変動
の関係を説明するための図である。

【図９】従来のΣＶｔｈの変化に対する発振回路の消
費電力の変化説明図である。

【符号の説明】

１０１発振回路（発振回路部）１０５定電流発生回路（定電圧回路部）１１１発振インバータＩＲＥＦ定電流１２０定電流源１２１第１カレントミラー回路Ｖ１基準電圧Ｖ２生成電圧１２２差動増幅回路１２３第２カレントミラー回路１２４定電圧発生部ＭＰ１ＰチャネルＭＯＳトランジスタ（第１Ｐチャネ
ルＭＯＳトランジスタ）ＭＮ３ＮチャネルＭＯＳトランジスタ（第１Ｎチャネ
ルＭＯＳトランジスタ）ＭＰ４ＰチャネルＭＯＳトランジスタ（第２Ｐチャネ
ルＭＯＳトランジスタ）ＭＮ４ＮチャネルＭＯＳトランジスタ（第２Ｎチャネ
ルＭＯＳトランジスタ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者須藤徹千葉県千葉市美浜区中瀬１丁目８番地セイコーインスツルメンツ株式会社内Ｆターム(参考） 5J034 AB02 CB01 DB08 5J079 AA04 BA00 BA41 FA14 FA21 FB03 FB08 FB11 GA04 GA09 KA02 5J106 AA01 CC15 CC52 EE18 KK36 KK40

Claims

【特許請求の範囲】

【請求項１】所定の定電圧を出力する定電圧回路部
と、前記定電圧に基づいて駆動される発振回路部と、を
有する発振回路において、前記定電圧回路部は、予め定めた基準電流を流すことに
より協働して前記定電圧を生成するための第１Ｐチャネ
ルＭＯＳトランジスタおよび第１ＮチャネルＭＯＳトラ
ンジスタを備え、前記発振回路部は、共振インバータを構成する第２Ｐチ
ャネルＭＯＳトランジスタおよび第２ＮチャネルＭＯＳ
トランジスタを備え、前記第１ＰチャネルＭＯＳトランジスタの駆動能力と第
１ＮチャネルＭＯＳトランジスタの駆動能力との比であ
る第１駆動能力比および前記第２ＰチャネルＭＯＳトラ
ンジスタの駆動能力と第２ＮチャネルＭＯＳトランジス
タの駆動能力との比である第２駆動能力比をほぼ等しく
設定したことを特徴とする発振回路。
【請求項２】請求項１記載の発振回路において、前記定電圧は、前記第１ＰチャネルＭＯＳトランジスタ
のドレイン−ソース間に前記基準電流を流すことにより
得られる第１ドレイン−ソース電圧と、前記第１Ｎチャ
ネルＭＯＳトランジスタのドレイン−ソース間に前記基
準電流を流すことにより得られる第２ドレイン−ソース
電圧と、を加算することにより得ることを特徴とする発
振回路。
【請求項３】請求項１記載の発振回路において、前記第１ＰチャネルＭＯＳトランジスタおよび前記第２
ＰチャネルＭＯＳトランジスタの駆動能力をほぼ同一に
設定することを特徴とする発振回路。
【請求項４】請求項３記載の発振回路において、前記第１ＰチャネルＭＯＳトランジスタおよび前記第２
ＰチャネルＭＯＳトランジスタのチャネル長およびチャ
ネル幅をほぼ同一に設定することを特徴とする発振回
路。
【請求項５】請求項１記載の発振回路において、前記第１ＮチャネルＭＯＳトランジスタおよび前記第２
ＮチャネルＭＯＳトランジスタの駆動能力をほぼ同一に
設定することを特徴とする発振回路。
【請求項６】請求項５記載の発振回路において、前記第１ＮチャネルＭＯＳトランジスタおよび前記第２
ＮチャネルＭＯＳトランジスタのチャネル長およびチャ
ネル幅をほぼ同一に設定することを特徴とする発振回
路。
【請求項７】請求項１ないし請求項６のいずれかに記
載の発振回路を備えるとともに、前記定電圧回路部およ
び前記発振回路部は、半導体基板上で近接して配置され
ていることを特徴とする半導体装置。
【請求項８】請求項１ないし請求項６のいずれかに記
載の発振回路を備えるとともに、前記第１ＰチャネルＭＯＳトランジスタ、前記第１Ｎチ
ャネルＭＯＳトランジスタ、前記第２ＰチャネルＭＯＳ
トランジスタおよび前記第２ＮチャネルＭＯＳトランジ
スタは、半導体基板上で近接して配置されていることを
特徴とする半導体装置。
【請求項９】請求項１ないし請求項６記載の発振回路
と、前記発振回路から出力される発振出力信号に基づいて信
号処理を行う信号処理回路と、を備えたことを特徴とする電子機器。
【請求項１０】請求項９記載の電子機器において、前記信号処理回路は、計時動作を行う計時回路を備えた
ことを特徴とする電子機器。