JPH0223703A - 発振制御回路 - Google Patents
発振制御回路Info
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- JPH0223703A JPH0223703A JP63174705A JP17470588A JPH0223703A JP H0223703 A JPH0223703 A JP H0223703A JP 63174705 A JP63174705 A JP 63174705A JP 17470588 A JP17470588 A JP 17470588A JP H0223703 A JPH0223703 A JP H0223703A
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- 101150015217 FET4 gene Proteins 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
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- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、発振回路を内蔵する集積回路に関し、時に発
振回路の制御に関するものである。
振回路の制御に関するものである。
従来マイクロプロセッサ等の集積回路の発振回路には、
第３図で図示された構成の発振回路がある。
第３図で図示された構成の発振回路がある。
点線内部は集積回路内部で、特に発振回路を図示する。
ＲＥＳは入力端子で外部リセット信号を入力する。ＲＥ
ＳＩＮは図示しないが集積回路内部の他の回路へのリセ
ット信号で、外部リセット信号入力端子ＲＥＳの信号で
ある。５ＴＯＰは内部ストップ信号で集積回路内部から
の入力信号である。６はフリップフロップで、Ｑはフリ
ップフロップ６の出力、Ｓはフリップフロップ６のセッ
ト信号入力で、内部ストップ信号５ＴＯＰを入力する。
ＳＩＮは図示しないが集積回路内部の他の回路へのリセ
ット信号で、外部リセット信号入力端子ＲＥＳの信号で
ある。５ＴＯＰは内部ストップ信号で集積回路内部から
の入力信号である。６はフリップフロップで、Ｑはフリ
ップフロップ６の出力、Ｓはフリップフロップ６のセッ
ト信号入力で、内部ストップ信号５ＴＯＰを入力する。
Ｒはフリップフロップ６のリセット信号入力で外部リセ
ット信号入力端子’ＲＥＳと接続する。
ット信号入力端子’ＲＥＳと接続する。
７は発振制御信号でフリップフロップ６の出力Ｑである
。５はＮＯＲゲートで発振制御信号７を入力とする。３
はインバータで発振制御信号７を入力とする。ＸｌとＸ
２は集積回路の発振器入力端子である。１はインバータ
で反転増幅器として動作し、その入力端は発振器入力端
子Ｘ１と、出力端は発振器入力端子Ｘ２と接続する。２
はＦＥＴでインバータ１の帰還抵抗として動作し、ゲー
トはインバータ３の出力端と、ソースは発振器入力端子
Ｘ２と、ドレインは発振器入力端子Ｘ１と接続する。Ｇ
ＮＤは接地である。４はＦＥＴでゲートは発振制御信号
７と、ソースは接地ＧＮＤと、ドレインは発振器入力端
子Ｘ１とに接続する。
。５はＮＯＲゲートで発振制御信号７を入力とする。３
はインバータで発振制御信号７を入力とする。ＸｌとＸ
２は集積回路の発振器入力端子である。１はインバータ
で反転増幅器として動作し、その入力端は発振器入力端
子Ｘ１と、出力端は発振器入力端子Ｘ２と接続する。２
はＦＥＴでインバータ１の帰還抵抗として動作し、ゲー
トはインバータ３の出力端と、ソースは発振器入力端子
Ｘ２と、ドレインは発振器入力端子Ｘ１と接続する。Ｇ
ＮＤは接地である。４はＦＥＴでゲートは発振制御信号
７と、ソースは接地ＧＮＤと、ドレインは発振器入力端
子Ｘ１とに接続する。
ＮＯＲゲート５のもう一方の入力端は発振器入力端子Ｘ
２と接続する。ＣＬＫは内部クロック信号でＮＯＲゲー
ト５の出力を集積回路内部へのクロック信号として出力
する。１４は水晶発振子で、一方の端子を発振器入力端
子Ｘ１に、もう一方の端子を発振器入力端子Ｘ２に接続
する。１５はコンデンサで、一方の端子を発振器入力端
子Ｘ１に、もう一方の端子を接地ＧＮＤに接続する。１
６はコンデンサで、一方の端子を発振器入力端子Ｘ２に
、もう一方の端子を接地ＧＮＤに接続する。
２と接続する。ＣＬＫは内部クロック信号でＮＯＲゲー
ト５の出力を集積回路内部へのクロック信号として出力
する。１４は水晶発振子で、一方の端子を発振器入力端
子Ｘ１に、もう一方の端子を発振器入力端子Ｘ２に接続
する。１５はコンデンサで、一方の端子を発振器入力端
子Ｘ１に、もう一方の端子を接地ＧＮＤに接続する。１
６はコンデンサで、一方の端子を発振器入力端子Ｘ２に
、もう一方の端子を接地ＧＮＤに接続する。
次にこの回路の動作について説明する。外部リセット信
号入力端子ＲＥＳをＨレベルにするとフリップフロップ
６はリセットされ、発振制御信号７はＬレベルとなる。
号入力端子ＲＥＳをＨレベルにするとフリップフロップ
６はリセットされ、発振制御信号７はＬレベルとなる。
これによってＦＥＴ４はオフ、ＦＥＴ２はオンとなる。
ＦＥＴ２はインバータ１の帰還抵抗となり、インバータ
１とＦＥＴ２に接続された水晶発振子によって回路が発
振し、内部クロック信号ＣＬＫが得られる。
１とＦＥＴ２に接続された水晶発振子によって回路が発
振し、内部クロック信号ＣＬＫが得られる。
発振を停止するには、内部ストップ信号５ＴＯＰをＨレ
ベルにすることにより、フリップフロップ６をセットし
、発振制御信号７をＨレベルにする。ＦＥＴ４はオン、
ＦＥＴ２はオフとなり、ＦＥＴ４によって発振器入力端
子Ｘ１がＬレベルとなり発振は停止し、内部クロック信
号ＣＬＫは停止する。
ベルにすることにより、フリップフロップ６をセットし
、発振制御信号７をＨレベルにする。ＦＥＴ４はオン、
ＦＥＴ２はオフとなり、ＦＥＴ４によって発振器入力端
子Ｘ１がＬレベルとなり発振は停止し、内部クロック信
号ＣＬＫは停止する。
以上は、発振器入力端子ＸＩ、Ｘ２に水晶発振子を接続
した場合であるが、マイクロプロセッサ等では外部から
供給されるクロック信号で、マイクロプロセッサ等を動
作させたい場合がある。集積回路においては外部端子数
は少ないことが望ましく、したがって外部クロック信号
用に別の端子を設けることなく、外部クロック信号を発
振器入力端子Ｘｉ、Ｘ２に入力する。
した場合であるが、マイクロプロセッサ等では外部から
供給されるクロック信号で、マイクロプロセッサ等を動
作させたい場合がある。集積回路においては外部端子数
は少ないことが望ましく、したがって外部クロック信号
用に別の端子を設けることなく、外部クロック信号を発
振器入力端子Ｘｉ、Ｘ２に入力する。
第４図に従来の第３図の発振回路において外部クロック
信号を利用する場合の外部クロック回路を示す。集積回
路への接続は、第３図の発振器入力端子Ｘｉ、Ｘ２に接
続されている水晶発振子を取り去り、第４図の外部クロ
ック回路を発振器入力端子Ｘｉ、Ｘ２に接続する。第４
図において、φは入力端子で外部クロック信号を入力す
る。１７はインバータでその入力端に外部クロック入力
端子φを接続する。１８はインバータで、その入力端は
インバータ１７の出力端と接続する。インバータ１８の
出力端は発振器入力端子Ｘ１に、インバータ１７の出力
端は発振器入力端子Ｘ２に接続する。他の回路は第３図
と同じであるので説明を省略する。
信号を利用する場合の外部クロック回路を示す。集積回
路への接続は、第３図の発振器入力端子Ｘｉ、Ｘ２に接
続されている水晶発振子を取り去り、第４図の外部クロ
ック回路を発振器入力端子Ｘｉ、Ｘ２に接続する。第４
図において、φは入力端子で外部クロック信号を入力す
る。１７はインバータでその入力端に外部クロック入力
端子φを接続する。１８はインバータで、その入力端は
インバータ１７の出力端と接続する。インバータ１８の
出力端は発振器入力端子Ｘ１に、インバータ１７の出力
端は発振器入力端子Ｘ２に接続する。他の回路は第３図
と同じであるので説明を省略する。
外部クロック信号を利用して内部クロック信号ＣＬＫを
得るためには、外部リセット信号入力端子ＲＥＳをＨレ
ベルにすることでフリップフロップ６はリセットし、発
振制御信号７はＬレベルとなり、ＦＥＴ４はオフとなる
。この状態で発振器入力端子Ｘ１に入力された外部クロ
ック信号はインバータ１をとうして反転され、発振器入
力端子Ｘ２と同相となり、ＮＯＲゲート５に入力される
。
得るためには、外部リセット信号入力端子ＲＥＳをＨレ
ベルにすることでフリップフロップ６はリセットし、発
振制御信号７はＬレベルとなり、ＦＥＴ４はオフとなる
。この状態で発振器入力端子Ｘ１に入力された外部クロ
ック信号はインバータ１をとうして反転され、発振器入
力端子Ｘ２と同相となり、ＮＯＲゲート５に入力される
。
発振制御信号７はＬレベルなので、内部クロック信号Ｃ
ＬＫが得られる。
ＬＫが得られる。
いま、内部クロック信号ＣＬＫを停止させようとすれば
、内部ストップ信号５ＴＯＰをＨレベルにし、フリップ
フロップ６をセットし発振制御信号７をＨレベルにする
。ＦＥＴ４はオンとなり、発振器入力端子Ｘ１にＬレベ
ルを出力する。発振制御信号７はＨレベルなのでＮＯＲ
ゲート５の出力はＬレベルとなり、内部クロック信号Ｃ
ＬＫはＬレベルに固定され、内部クロック信号ＣＬＫは
停止される。
、内部ストップ信号５ＴＯＰをＨレベルにし、フリップ
フロップ６をセットし発振制御信号７をＨレベルにする
。ＦＥＴ４はオンとなり、発振器入力端子Ｘ１にＬレベ
ルを出力する。発振制御信号７はＨレベルなのでＮＯＲ
ゲート５の出力はＬレベルとなり、内部クロック信号Ｃ
ＬＫはＬレベルに固定され、内部クロック信号ＣＬＫは
停止される。
上述した従来の発振回路では外部クロック回路を接続し
ている場合に、内部のストップ信号によって発振回路を
停止させると、発振器入力端子Ｘ１に入力している外部
クロック信号は止らず、ＦＥＴ４がオンなので、外部ク
ロック信号がＨしベルの場合に、ＦＥＴ４をとうして大
電流が流れ、消費電力が増加することと、同じ原因に基
づく、ＣＭＯ８集積回路においてのラッチアップにより
集積回路を破壊してしまう場合があること、の欠点があ
る。
ている場合に、内部のストップ信号によって発振回路を
停止させると、発振器入力端子Ｘ１に入力している外部
クロック信号は止らず、ＦＥＴ４がオンなので、外部ク
ロック信号がＨしベルの場合に、ＦＥＴ４をとうして大
電流が流れ、消費電力が増加することと、同じ原因に基
づく、ＣＭＯ８集積回路においてのラッチアップにより
集積回路を破壊してしまう場合があること、の欠点があ
る。
少なくとも発振停止制御端を有する発振回路と第一の信
号によってセットされ、第二の信号によってクリアーさ
れる記憶回路と前記記憶回路の出力を前記発振器の発振
停止制御端に接続すると共に、集積回路外部端子に導出
した集積回路と、前記集積回路外において、前記集積回
路外部端子の信号によって前記集積回路外からのクロッ
ク信号入力を制御する回路を有する。
号によってセットされ、第二の信号によってクリアーさ
れる記憶回路と前記記憶回路の出力を前記発振器の発振
停止制御端に接続すると共に、集積回路外部端子に導出
した集積回路と、前記集積回路外において、前記集積回
路外部端子の信号によって前記集積回路外からのクロッ
ク信号入力を制御する回路を有する。
〔実施例１〕
以下、本発明を実施例に基づいて説明する。第１図は、
本発明の実施例を示す発振制御回路図である。
本発明の実施例を示す発振制御回路図である。
点線内部は集積回路内部で、特に発振回路を図示する。
ＲＥＳは入力端子で外部リセット信号を入力する。ＲＥ
ＳＩＮは図示しないが集積回路内部の他の回路へのリセ
ット信号で、外部リセット信号入力端子ＲＥＳの信号で
ある。５ＴＯＰは内部ストップ信号で集積回路内部から
の入力信号である。６はフリップフロップで、Ｑはフリ
ップフロップ６の出力、Ｓはフリップフロップ６のセッ
ト信号入力で、内部ストップ信号５ＴＯＰを入力する。
ＳＩＮは図示しないが集積回路内部の他の回路へのリセ
ット信号で、外部リセット信号入力端子ＲＥＳの信号で
ある。５ＴＯＰは内部ストップ信号で集積回路内部から
の入力信号である。６はフリップフロップで、Ｑはフリ
ップフロップ６の出力、Ｓはフリップフロップ６のセッ
ト信号入力で、内部ストップ信号５ＴＯＰを入力する。
Ｒはフリップフロップ６のリセット信号入力で外部リセ
ット信号入力端子ＲＥＳと接続する。
ット信号入力端子ＲＥＳと接続する。
７は発振制御信号でフリップフロップ６の出力Ｑである
。ＰＲＴは集積回路外部への出力端子でフリップフロッ
プ６の出力Ｑと接続し、集積回路外部に発振制御信号７
を提供する。５はＮＯＲゲートで発振制御信号７を入力
とする。３はインバータで発振制御信号７を入力とする
。ＸｌとＸ２は集積回路の発振器入力端子である。ｌは
インバータで反転増幅器として動作し、その入力端は発
振器入力端子Ｘ１と、出力側は発振器入力端子Ｘ２と接
続する。２はＦＥＴでインバータ１の帰還抵抗として動
作し、ゲートはインバータ３の出力側と、ソースは発振
器入力端子Ｘ２と、ドレインは発振器入力端子Ｘ１と接
続する。ＧＮＤは接地である。４はＦＥＴでゲートは発
振制御信号７と、ソースは接地ＧＮＤと、ドレインは発
振器入力端子Ｘ１とに接続する。ＮＯＲゲート５のもう
一方の入力端は発振器入力端子Ｘ２と接続する。ＣＬＫ
は内部クロック信号でＮＯＲゲート５の出力を集積回路
内部へのクロック信号として出力する。８はＮＯＲゲー
トで、その入力端は発振制御出力端子ＰＲＴに接続する
。９はＯＲゲートで、その入力端は発振制御出力端子Ｐ
ＲＴに接続する。φは入力端子で外部クロック信号を入
力し、ＮＯＲゲート８のもう一方の入力端とＯＲゲート
９のもう一方の入力端とにそれぞれ接続する。ＮＯＲゲ
ート８の出力端は発振器入力端子Ｘ１と、ＯＲゲート９
の出力端は発振器入力端子Ｘ２と接続する。
。ＰＲＴは集積回路外部への出力端子でフリップフロッ
プ６の出力Ｑと接続し、集積回路外部に発振制御信号７
を提供する。５はＮＯＲゲートで発振制御信号７を入力
とする。３はインバータで発振制御信号７を入力とする
。ＸｌとＸ２は集積回路の発振器入力端子である。ｌは
インバータで反転増幅器として動作し、その入力端は発
振器入力端子Ｘ１と、出力側は発振器入力端子Ｘ２と接
続する。２はＦＥＴでインバータ１の帰還抵抗として動
作し、ゲートはインバータ３の出力側と、ソースは発振
器入力端子Ｘ２と、ドレインは発振器入力端子Ｘ１と接
続する。ＧＮＤは接地である。４はＦＥＴでゲートは発
振制御信号７と、ソースは接地ＧＮＤと、ドレインは発
振器入力端子Ｘ１とに接続する。ＮＯＲゲート５のもう
一方の入力端は発振器入力端子Ｘ２と接続する。ＣＬＫ
は内部クロック信号でＮＯＲゲート５の出力を集積回路
内部へのクロック信号として出力する。８はＮＯＲゲー
トで、その入力端は発振制御出力端子ＰＲＴに接続する
。９はＯＲゲートで、その入力端は発振制御出力端子Ｐ
ＲＴに接続する。φは入力端子で外部クロック信号を入
力し、ＮＯＲゲート８のもう一方の入力端とＯＲゲート
９のもう一方の入力端とにそれぞれ接続する。ＮＯＲゲ
ート８の出力端は発振器入力端子Ｘ１と、ＯＲゲート９
の出力端は発振器入力端子Ｘ２と接続する。
次に本実施例の動作について説明する。外部リセット信
号をＨレベルにするとフリップフロップ６はリセットさ
れる。したがって発振制御信号７はＬレベルとなり発振
制御出力端子ＰＲＴを経由して、発振制御信号７がＮＯ
Ｒゲー）８．ＯＲゲート９に入力される。これにより、
外部クロック信号が発振器入力端子Ｘ２に、外部クロッ
ク信号の反転された信号が発振器入力端子Ｘ１に入力さ
れる。発振器入力端子Ｘ１に入力された信号は、インバ
ータ１をとうしてさらに反転されて、発振器入力端子Ｘ
２と同相となり、ＮＯＲゲート５に入力される。発振制
御信号７はＬレベルなので、ＮＯＲゲート５をとうして
、外部クロック信号を内部クロック信号ＣＬＫとして利
用できる。
号をＨレベルにするとフリップフロップ６はリセットさ
れる。したがって発振制御信号７はＬレベルとなり発振
制御出力端子ＰＲＴを経由して、発振制御信号７がＮＯ
Ｒゲー）８．ＯＲゲート９に入力される。これにより、
外部クロック信号が発振器入力端子Ｘ２に、外部クロッ
ク信号の反転された信号が発振器入力端子Ｘ１に入力さ
れる。発振器入力端子Ｘ１に入力された信号は、インバ
ータ１をとうしてさらに反転されて、発振器入力端子Ｘ
２と同相となり、ＮＯＲゲート５に入力される。発振制
御信号７はＬレベルなので、ＮＯＲゲート５をとうして
、外部クロック信号を内部クロック信号ＣＬＫとして利
用できる。
内部クロック信号ＣＬＫを停止したい場合、内部ストッ
プ信号５ＴＯＰをＨレベルにすることによりフリップフ
ロップ６がセットされ、発振制御信号７がＨレベルとな
り、発振制御信号７は発振制御出力端子ＰＲＴを経由し
てＮＯＲゲート８０Ｒゲート９に入力され、発振器入力
端子ＸｉはＬレベルに、発振器入力端子Ｘ２はＨレベル
に固定され、内部クロック信号ＣＬＫは停止できる。
プ信号５ＴＯＰをＨレベルにすることによりフリップフ
ロップ６がセットされ、発振制御信号７がＨレベルとな
り、発振制御信号７は発振制御出力端子ＰＲＴを経由し
てＮＯＲゲート８０Ｒゲート９に入力され、発振器入力
端子ＸｉはＬレベルに、発振器入力端子Ｘ２はＨレベル
に固定され、内部クロック信号ＣＬＫは停止できる。
発振器入力端子Ｘｉ、Ｘ２において、集積回路の外部回
路と集積回路の内部回路では信号レベルは同相になって
いる。
路と集積回路の内部回路では信号レベルは同相になって
いる。
〔実施例２〕
第２図は本発明の発振制御回路の他の実施例である。第
１図の実施例とは、集積回路外部の外部クロック信号制
御部分が異なっている。以下、第１図の実施例と差異の
ある部分を説明する。
１図の実施例とは、集積回路外部の外部クロック信号制
御部分が異なっている。以下、第１図の実施例と差異の
ある部分を説明する。
１０はインバータで、その入力端は外部クロック入力端
子φと接続されている。１１はＦＥＴで、そのソースは
インバータ１０の出力端と、ドレインは発振器入力端子
Ｘ１とに接続される。１２はＦＥＴで、そのソースは外
部クロック入力端子φと、ドレインは発振器入力端子Ｘ
２とに接続される。１３はインバータで、その入力端は
発振制御出力端子ＰＲＴと、出力端はＦＥＴＩＩのゲー
トとＦＥＴ１２のゲートとに接続される。
子φと接続されている。１１はＦＥＴで、そのソースは
インバータ１０の出力端と、ドレインは発振器入力端子
Ｘ１とに接続される。１２はＦＥＴで、そのソースは外
部クロック入力端子φと、ドレインは発振器入力端子Ｘ
２とに接続される。１３はインバータで、その入力端は
発振制御出力端子ＰＲＴと、出力端はＦＥＴＩＩのゲー
トとＦＥＴ１２のゲートとに接続される。
外部リセット信号端子ＲＥＳを五レベルにするとフリッ
プフロップ６はリセットされる。したがって発振制御信
号７はＬレベルとなり発振制御出力端子ＰＲＴとインバ
ータ１３を経由して、ＦＥＴ１１．１２のゲートにＨレ
ベルが加わり、ＦＥＴ１１．１２はオンとなり、外部ク
ロック信号は発振器入力端子Ｘ２に、その反転信号が発
振器入力端子Ｘ１に加わり内部クロック信号ＣＬＫが得
られる。
プフロップ６はリセットされる。したがって発振制御信
号７はＬレベルとなり発振制御出力端子ＰＲＴとインバ
ータ１３を経由して、ＦＥＴ１１．１２のゲートにＨレ
ベルが加わり、ＦＥＴ１１．１２はオンとなり、外部ク
ロック信号は発振器入力端子Ｘ２に、その反転信号が発
振器入力端子Ｘ１に加わり内部クロック信号ＣＬＫが得
られる。
内部クロック信号ＣＬＫを停止するためには、内部スト
ップ信号５ＴＯＰをＨレベルにし、フリップフｏ ツブ
６をセットし、発振制御信号７をＨレベルにする。発振
制御信号７は、発振制御出力端子ＰＲＴを経由して、イ
ンバータ１３に入り、インバータ１３はＬレベルとなる
。したがってＦＥＴ１１、Ｆ’ＥＴ１２はオフになり、
発振器入力端子ＸＩ、Ｘ２に加わる外部クロック信号を
遮断し、発振器入力端子Ｘｉ、Ｘ２はハイインピーダン
ス状態になる。ＮＯＲゲート５には、発振制御信号７の
Ｈレベルが入力されるので、内部クロック信号ＣＬＫは
Ｌレベルに固定され、内部クロック信号ＣＬＫは停止で
きる。
ップ信号５ＴＯＰをＨレベルにし、フリップフｏ ツブ
６をセットし、発振制御信号７をＨレベルにする。発振
制御信号７は、発振制御出力端子ＰＲＴを経由して、イ
ンバータ１３に入り、インバータ１３はＬレベルとなる
。したがってＦＥＴ１１、Ｆ’ＥＴ１２はオフになり、
発振器入力端子ＸＩ、Ｘ２に加わる外部クロック信号を
遮断し、発振器入力端子Ｘｉ、Ｘ２はハイインピーダン
ス状態になる。ＮＯＲゲート５には、発振制御信号７の
Ｈレベルが入力されるので、内部クロック信号ＣＬＫは
Ｌレベルに固定され、内部クロック信号ＣＬＫは停止で
きる。
発振器入力端子Ｘ１において、集積回路の外部回路の信
号レベルはハイインピーダンス、集積回路の内部回路の
信号レベルはＬレベルになっている。発振器入力端子Ｘ
２において、集積回路の外部回路の信号レベルはハイイ
ンピーダンス、集積回路の内部回路の信号レベルはＨレ
ベルになっている。
号レベルはハイインピーダンス、集積回路の内部回路の
信号レベルはＬレベルになっている。発振器入力端子Ｘ
２において、集積回路の外部回路の信号レベルはハイイ
ンピーダンス、集積回路の内部回路の信号レベルはＨレ
ベルになっている。
以上、説明したように本発明は、集積回路内部のストッ
プ信号５ＴＯＰによりセットされるフリップフロップ６
の出力を外部へ導出し、その信号をもちいて、外部クロ
ック信号を制御することにより、発振停止時における外
部クロック信号に起因する電流を少なくし、消費電力を
減らすことができる。また発振器入力端子ＸＩ、Ｘ２に
外部クロック信号による電流が流れ込まないので、ＣＭ
Ｏ８集積回路ではラッチアップを起こさず、集積回路を
破壊しない効果がある。
プ信号５ＴＯＰによりセットされるフリップフロップ６
の出力を外部へ導出し、その信号をもちいて、外部クロ
ック信号を制御することにより、発振停止時における外
部クロック信号に起因する電流を少なくし、消費電力を
減らすことができる。また発振器入力端子ＸＩ、Ｘ２に
外部クロック信号による電流が流れ込まないので、ＣＭ
Ｏ８集積回路ではラッチアップを起こさず、集積回路を
破壊しない効果がある。
第３図は従来の水晶発振子をもちいた発振回路、第４図
は従来の外部クロック回路である。
は従来の外部クロック回路である。
図において、１，３，１０，１３，１７．１８はインバ
ータ、２，４，１１．１２はＦＥＴ、５．８はＮＯＲゲ
ート、９はＯＲゲート、６はフリップフロップ、７は発
振制御信号を示す。ＲＥＳは外部リセット信号入力端子
である。ＲＥＳＩＮは内部リセット信号である。５ＴＯ
Ｐは内部ストップ信号である。フリップフロップ６にお
いて、Ｑは出力、Ｓはセット信号入力、Ｒはリセット信
号入力である。ＰＲＴは出力端子で発振制御信号７を供
給する。ＸｌとＸ２は発振器入力端子である。
ータ、２，４，１１．１２はＦＥＴ、５．８はＮＯＲゲ
ート、９はＯＲゲート、６はフリップフロップ、７は発
振制御信号を示す。ＲＥＳは外部リセット信号入力端子
である。ＲＥＳＩＮは内部リセット信号である。５ＴＯ
Ｐは内部ストップ信号である。フリップフロップ６にお
いて、Ｑは出力、Ｓはセット信号入力、Ｒはリセット信
号入力である。ＰＲＴは出力端子で発振制御信号７を供
給する。ＸｌとＸ２は発振器入力端子である。
φは外部クロック信号入力端子である。ＣＬＫは内部ク
ロック信号である。ＧＮＤは接地である。
ロック信号である。ＧＮＤは接地である。
代理人 弁理士 内 原 晋
第１図は本発明の発振制御回路の第１の実施例、第２図
は本発明の発振制御回路の第２の実施例、＝１４−
は本発明の発振制御回路の第２の実施例、＝１４−
Claims (1)
- 少なくとも発振停止制御端を有する発振回路と第一の信
号によってセットされ、第二の信号によってクリアーさ
れる記憶回路と前記記憶回路の出力を前記発振器の発振
停止制御端に接続すると共に、集積回路外部端子に導出
した集積回路と、前記集積回路外において、前記集積回
路外部端子の信号によって前記集積回路外からのクロッ
ク信号入力を制御する回路を有することを特徴とする発
振制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174705A JPH0223703A (ja) | 1988-07-12 | 1988-07-12 | 発振制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174705A JPH0223703A (ja) | 1988-07-12 | 1988-07-12 | 発振制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223703A true JPH0223703A (ja) | 1990-01-25 |
Family
ID=15983219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174705A Pending JPH0223703A (ja) | 1988-07-12 | 1988-07-12 | 発振制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223703A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183011A (en) * | 1991-04-17 | 1993-02-02 | Honda Giken Kogyo Kabushiki Kaisha | Method of controlling the supply of fuel in hydrogen-fueled engine |
| JPH0619570A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | 発振回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186617A (ja) * | 1986-02-12 | 1987-08-15 | Nec Corp | 発振制御回路 |
-
1988
- 1988-07-12 JP JP63174705A patent/JPH0223703A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186617A (ja) * | 1986-02-12 | 1987-08-15 | Nec Corp | 発振制御回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183011A (en) * | 1991-04-17 | 1993-02-02 | Honda Giken Kogyo Kabushiki Kaisha | Method of controlling the supply of fuel in hydrogen-fueled engine |
| JPH0619570A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | 発振回路 |
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