JPH0223703A - Oscillation control circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、発振回路を内蔵する集積回路に関し、時に発
振回路の制御に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an integrated circuit incorporating an oscillation circuit, and sometimes to control of the oscillation circuit.
従来マイクロプロセッサ等の集積回路の発振回路には、
第3図で図示された構成の発振回路がある。Conventionally, the oscillation circuit of integrated circuits such as microprocessors has
There is an oscillation circuit having the configuration shown in FIG.
点線内部は集積回路内部で、特に発振回路を図示する。The area inside the dotted line shows the inside of the integrated circuit, particularly the oscillation circuit.
RESは入力端子で外部リセット信号を入力する。RE
SINは図示しないが集積回路内部の他の回路へのリセ
ット信号で、外部リセット信号入力端子RESの信号で
ある。5TOPは内部ストップ信号で集積回路内部から
の入力信号である。6はフリップフロップで、Qはフリ
ップフロップ6の出力、Sはフリップフロップ6のセッ
ト信号入力で、内部ストップ信号5TOPを入力する。RES is an input terminal into which an external reset signal is input. R.E.
Although not shown, SIN is a reset signal to other circuits inside the integrated circuit, and is a signal of an external reset signal input terminal RES. 5TOP is an internal stop signal, which is an input signal from inside the integrated circuit. 6 is a flip-flop, Q is the output of the flip-flop 6, S is a set signal input of the flip-flop 6, and an internal stop signal 5TOP is input thereto.
Rはフリップフロップ6のリセット信号入力で外部リセ
ット信号入力端子’RESと接続する。R is a reset signal input of the flip-flop 6 and is connected to an external reset signal input terminal 'RES.
7は発振制御信号でフリップフロップ6の出力Qである
。5はNORゲートで発振制御信号7を入力とする。3
はインバータで発振制御信号7を入力とする。XlとX
2は集積回路の発振器入力端子である。1はインバータ
で反転増幅器として動作し、その入力端は発振器入力端
子X1と、出力端は発振器入力端子X2と接続する。2
はFETでインバータ1の帰還抵抗として動作し、ゲー
トはインバータ3の出力端と、ソースは発振器入力端子
X2と、ドレインは発振器入力端子X1と接続する。G
NDは接地である。4はFETでゲートは発振制御信号
7と、ソースは接地GNDと、ドレインは発振器入力端
子X1とに接続する。7 is an oscillation control signal and is the output Q of the flip-flop 6. 5 is a NOR gate to which the oscillation control signal 7 is input. 3
is an inverter and inputs the oscillation control signal 7. Xl and X
2 is an oscillator input terminal of the integrated circuit. 1 is an inverter which operates as an inverting amplifier, and its input terminal is connected to the oscillator input terminal X1, and its output terminal is connected to the oscillator input terminal X2. 2
is an FET that operates as a feedback resistor for the inverter 1, and has a gate connected to the output terminal of the inverter 3, a source connected to the oscillator input terminal X2, and a drain connected to the oscillator input terminal X1. G
ND is ground. 4 is an FET whose gate is connected to the oscillation control signal 7, whose source is connected to the ground GND, and whose drain is connected to the oscillator input terminal X1.
NORゲート5のもう一方の入力端は発振器入力端子X
2と接続する。CLKは内部クロック信号でNORゲー
ト5の出力を集積回路内部へのクロック信号として出力
する。14は水晶発振子で、一方の端子を発振器入力端
子X1に、もう一方の端子を発振器入力端子X2に接続
する。15はコンデンサで、一方の端子を発振器入力端
子X1に、もう一方の端子を接地GNDに接続する。1
6はコンデンサで、一方の端子を発振器入力端子X2に
、もう一方の端子を接地GNDに接続する。The other input terminal of NOR gate 5 is the oscillator input terminal
Connect with 2. CLK is an internal clock signal and outputs the output of the NOR gate 5 as a clock signal to the inside of the integrated circuit. 14 is a crystal oscillator, one terminal of which is connected to the oscillator input terminal X1, and the other terminal connected to the oscillator input terminal X2. 15 is a capacitor, one terminal of which is connected to the oscillator input terminal X1, and the other terminal connected to the ground GND. 1
6 is a capacitor, one terminal of which is connected to the oscillator input terminal X2, and the other terminal connected to the ground GND.
次にこの回路の動作について説明する。外部リセット信
号入力端子RESをHレベルにするとフリップフロップ
6はリセットされ、発振制御信号7はLレベルとなる。Next, the operation of this circuit will be explained. When the external reset signal input terminal RES is set to H level, the flip-flop 6 is reset and the oscillation control signal 7 is set to L level.
これによってFET4はオフ、FET2はオンとなる。This turns FET4 off and FET2 on.
FET2はインバータ1の帰還抵抗となり、インバータ
1とFET2に接続された水晶発振子によって回路が発
振し、内部クロック信号CLKが得られる。FET2 serves as a feedback resistor for inverter 1, and the circuit oscillates with a crystal oscillator connected to inverter 1 and FET2, and an internal clock signal CLK is obtained.
発振を停止するには、内部ストップ信号5TOPをHレ
ベルにすることにより、フリップフロップ6をセットし
、発振制御信号7をHレベルにする。FET4はオン、
FET2はオフとなり、FET4によって発振器入力端
子X1がLレベルとなり発振は停止し、内部クロック信
号CLKは停止する。To stop the oscillation, the internal stop signal 5TOP is set to H level to set the flip-flop 6, and the oscillation control signal 7 is set to H level. FET4 is on,
FET2 is turned off, oscillator input terminal X1 is set to L level by FET4, oscillation is stopped, and internal clock signal CLK is stopped.
以上は、発振器入力端子XI、X2に水晶発振子を接続
した場合であるが、マイクロプロセッサ等では外部から
供給されるクロック信号で、マイクロプロセッサ等を動
作させたい場合がある。集積回路においては外部端子数
は少ないことが望ましく、したがって外部クロック信号
用に別の端子を設けることなく、外部クロック信号を発
振器入力端子Xi、X2に入力する。The above is a case where a crystal oscillator is connected to the oscillator input terminals XI and X2, but there are cases where it is desired to operate a microprocessor or the like using a clock signal supplied from the outside. In an integrated circuit, it is desirable to have a small number of external terminals, and therefore the external clock signal is input to the oscillator input terminals Xi, X2 without providing a separate terminal for the external clock signal.
第4図に従来の第3図の発振回路において外部クロック
信号を利用する場合の外部クロック回路を示す。集積回
路への接続は、第3図の発振器入力端子Xi、X2に接
続されている水晶発振子を取り去り、第4図の外部クロ
ック回路を発振器入力端子Xi、X2に接続する。第4
図において、φは入力端子で外部クロック信号を入力す
る。17はインバータでその入力端に外部クロック入力
端子φを接続する。18はインバータで、その入力端は
インバータ17の出力端と接続する。インバータ18の
出力端は発振器入力端子X1に、インバータ17の出力
端は発振器入力端子X2に接続する。他の回路は第3図
と同じであるので説明を省略する。FIG. 4 shows an external clock circuit when an external clock signal is used in the conventional oscillation circuit shown in FIG. For connection to the integrated circuit, the crystal oscillator connected to the oscillator input terminals Xi and X2 in FIG. 3 is removed, and the external clock circuit shown in FIG. 4 is connected to the oscillator input terminals Xi and X2. Fourth
In the figure, φ is an input terminal into which an external clock signal is input. 17 is an inverter whose input terminal is connected to an external clock input terminal φ. 18 is an inverter, the input end of which is connected to the output end of the inverter 17. The output terminal of inverter 18 is connected to oscillator input terminal X1, and the output terminal of inverter 17 is connected to oscillator input terminal X2. Since the other circuits are the same as those in FIG. 3, their explanation will be omitted.
外部クロック信号を利用して内部クロック信号CLKを
得るためには、外部リセット信号入力端子RESをHレ
ベルにすることでフリップフロップ6はリセットし、発
振制御信号7はLレベルとなり、FET4はオフとなる
。この状態で発振器入力端子X1に入力された外部クロ
ック信号はインバータ1をとうして反転され、発振器入
力端子X2と同相となり、NORゲート5に入力される
。In order to obtain the internal clock signal CLK using an external clock signal, the flip-flop 6 is reset by setting the external reset signal input terminal RES to the H level, the oscillation control signal 7 is set to the L level, and the FET 4 is turned off. Become. In this state, the external clock signal input to the oscillator input terminal X1 is inverted through the inverter 1, becomes in phase with the oscillator input terminal X2, and is input to the NOR gate 5.
発振制御信号7はLレベルなので、内部クロック信号C
LKが得られる。Since the oscillation control signal 7 is at L level, the internal clock signal C
LK is obtained.
いま、内部クロック信号CLKを停止させようとすれば
、内部ストップ信号5TOPをHレベルにし、フリップ
フロップ6をセットし発振制御信号7をHレベルにする
。FET4はオンとなり、発振器入力端子X1にLレベ
ルを出力する。発振制御信号7はHレベルなのでNOR
ゲート5の出力はLレベルとなり、内部クロック信号C
LKはLレベルに固定され、内部クロック信号CLKは
停止される。If the internal clock signal CLK is to be stopped now, the internal stop signal 5TOP is set to H level, the flip-flop 6 is set, and the oscillation control signal 7 is set to H level. FET4 is turned on and outputs an L level to the oscillator input terminal X1. Oscillation control signal 7 is at H level, so NOR
The output of gate 5 becomes L level, and internal clock signal C
LK is fixed at L level and internal clock signal CLK is stopped.
上述した従来の発振回路では外部クロック回路を接続し
ている場合に、内部のストップ信号によって発振回路を
停止させると、発振器入力端子X1に入力している外部
クロック信号は止らず、FET4がオンなので、外部ク
ロック信号がHしベルの場合に、FET4をとうして大
電流が流れ、消費電力が増加することと、同じ原因に基
づく、CMO8集積回路においてのラッチアップにより
集積回路を破壊してしまう場合があること、の欠点があ
る。In the conventional oscillation circuit described above, when an external clock circuit is connected, if the oscillation circuit is stopped by an internal stop signal, the external clock signal input to the oscillator input terminal X1 does not stop, and FET4 is turned on. , when the external clock signal is high and high, a large current flows through FET4, increasing power consumption, and due to the same cause, latch-up in the CMO8 integrated circuit destroys the integrated circuit. That being said, there are drawbacks.
少なくとも発振停止制御端を有する発振回路と第一の信
号によってセットされ、第二の信号によってクリアーさ
れる記憶回路と前記記憶回路の出力を前記発振器の発振
停止制御端に接続すると共に、集積回路外部端子に導出
した集積回路と、前記集積回路外において、前記集積回
路外部端子の信号によって前記集積回路外からのクロッ
ク信号入力を制御する回路を有する。an oscillation circuit having at least an oscillation stop control terminal; a memory circuit set by the first signal and cleared by the second signal; and an output of the memory circuit connected to the oscillation stop control terminal of the oscillator; It has an integrated circuit led out to a terminal, and a circuit outside the integrated circuit that controls clock signal input from outside the integrated circuit using a signal from an external terminal of the integrated circuit.
〔実施例1〕
以下、本発明を実施例に基づいて説明する。第1図は、
本発明の実施例を示す発振制御回路図である。[Example 1] The present invention will be described below based on Examples. Figure 1 shows
1 is an oscillation control circuit diagram showing an embodiment of the present invention. FIG.
点線内部は集積回路内部で、特に発振回路を図示する。The area inside the dotted line shows the inside of the integrated circuit, particularly the oscillation circuit.
RESは入力端子で外部リセット信号を入力する。RE
SINは図示しないが集積回路内部の他の回路へのリセ
ット信号で、外部リセット信号入力端子RESの信号で
ある。5TOPは内部ストップ信号で集積回路内部から
の入力信号である。6はフリップフロップで、Qはフリ
ップフロップ6の出力、Sはフリップフロップ6のセッ
ト信号入力で、内部ストップ信号5TOPを入力する。RES is an input terminal into which an external reset signal is input. R.E.
Although not shown, SIN is a reset signal to other circuits inside the integrated circuit, and is a signal of an external reset signal input terminal RES. 5TOP is an internal stop signal, which is an input signal from inside the integrated circuit. 6 is a flip-flop, Q is the output of the flip-flop 6, S is a set signal input of the flip-flop 6, and an internal stop signal 5TOP is input thereto.
Rはフリップフロップ6のリセット信号入力で外部リセ
ット信号入力端子RESと接続する。R is a reset signal input of the flip-flop 6 and is connected to an external reset signal input terminal RES.
7は発振制御信号でフリップフロップ6の出力Qである
。PRTは集積回路外部への出力端子でフリップフロッ
プ6の出力Qと接続し、集積回路外部に発振制御信号7
を提供する。5はNORゲートで発振制御信号7を入力
とする。3はインバータで発振制御信号7を入力とする
。XlとX2は集積回路の発振器入力端子である。lは
インバータで反転増幅器として動作し、その入力端は発
振器入力端子X1と、出力側は発振器入力端子X2と接
続する。2はFETでインバータ1の帰還抵抗として動
作し、ゲートはインバータ3の出力側と、ソースは発振
器入力端子X2と、ドレインは発振器入力端子X1と接
続する。GNDは接地である。4はFETでゲートは発
振制御信号7と、ソースは接地GNDと、ドレインは発
振器入力端子X1とに接続する。NORゲート5のもう
一方の入力端は発振器入力端子X2と接続する。CLK
は内部クロック信号でNORゲート5の出力を集積回路
内部へのクロック信号として出力する。8はNORゲー
トで、その入力端は発振制御出力端子PRTに接続する
。9はORゲートで、その入力端は発振制御出力端子P
RTに接続する。φは入力端子で外部クロック信号を入
力し、NORゲート8のもう一方の入力端とORゲート
9のもう一方の入力端とにそれぞれ接続する。NORゲ
ート8の出力端は発振器入力端子X1と、ORゲート9
の出力端は発振器入力端子X2と接続する。7 is an oscillation control signal and is the output Q of the flip-flop 6. PRT is an output terminal to the outside of the integrated circuit, which is connected to the output Q of the flip-flop 6, and outputs an oscillation control signal 7 to the outside of the integrated circuit.
I will provide a. 5 is a NOR gate to which the oscillation control signal 7 is input. 3 is an inverter to which the oscillation control signal 7 is input. Xl and X2 are the oscillator input terminals of the integrated circuit. 1 is an inverter that operates as an inverting amplifier, and its input terminal is connected to the oscillator input terminal X1, and its output terminal is connected to the oscillator input terminal X2. 2 is an FET which operates as a feedback resistor for the inverter 1, and has a gate connected to the output side of the inverter 3, a source connected to the oscillator input terminal X2, and a drain connected to the oscillator input terminal X1. GND is ground. 4 is an FET whose gate is connected to the oscillation control signal 7, whose source is connected to the ground GND, and whose drain is connected to the oscillator input terminal X1. The other input terminal of NOR gate 5 is connected to oscillator input terminal X2. CLK
is an internal clock signal and outputs the output of the NOR gate 5 as a clock signal to the inside of the integrated circuit. 8 is a NOR gate whose input terminal is connected to the oscillation control output terminal PRT. 9 is an OR gate whose input terminal is the oscillation control output terminal P
Connect to RT. φ is an input terminal into which an external clock signal is input, and is connected to the other input terminal of the NOR gate 8 and the other input terminal of the OR gate 9, respectively. The output terminal of the NOR gate 8 is connected to the oscillator input terminal X1 and the OR gate 9
The output terminal of is connected to the oscillator input terminal X2.
次に本実施例の動作について説明する。外部リセット信
号をHレベルにするとフリップフロップ6はリセットさ
れる。したがって発振制御信号7はLレベルとなり発振
制御出力端子PRTを経由して、発振制御信号7がNO
Rゲー)8.ORゲート9に入力される。これにより、
外部クロック信号が発振器入力端子X2に、外部クロッ
ク信号の反転された信号が発振器入力端子X1に入力さ
れる。発振器入力端子X1に入力された信号は、インバ
ータ1をとうしてさらに反転されて、発振器入力端子X
2と同相となり、NORゲート5に入力される。発振制
御信号7はLレベルなので、NORゲート5をとうして
、外部クロック信号を内部クロック信号CLKとして利
用できる。Next, the operation of this embodiment will be explained. When the external reset signal is set to H level, the flip-flop 6 is reset. Therefore, the oscillation control signal 7 becomes L level and passes through the oscillation control output terminal PRT.
R game) 8. It is input to OR gate 9. This results in
An external clock signal is input to the oscillator input terminal X2, and an inverted signal of the external clock signal is input to the oscillator input terminal X1. The signal input to the oscillator input terminal
2 and is input to the NOR gate 5. Since the oscillation control signal 7 is at L level, the external clock signal can be used as the internal clock signal CLK through the NOR gate 5.
内部クロック信号CLKを停止したい場合、内部ストッ
プ信号5TOPをHレベルにすることによりフリップフ
ロップ6がセットされ、発振制御信号7がHレベルとな
り、発振制御信号7は発振制御出力端子PRTを経由し
てNORゲート80Rゲート9に入力され、発振器入力
端子XiはLレベルに、発振器入力端子X2はHレベル
に固定され、内部クロック信号CLKは停止できる。When it is desired to stop the internal clock signal CLK, the flip-flop 6 is set by setting the internal stop signal 5TOP to H level, the oscillation control signal 7 becomes H level, and the oscillation control signal 7 is output via the oscillation control output terminal PRT. It is input to the NOR gate 80R gate 9, the oscillator input terminal Xi is fixed at L level, the oscillator input terminal X2 is fixed at H level, and the internal clock signal CLK can be stopped.
発振器入力端子Xi、X2において、集積回路の外部回
路と集積回路の内部回路では信号レベルは同相になって
いる。At the oscillator input terminals Xi and X2, the signal levels of the external circuit of the integrated circuit and the internal circuit of the integrated circuit are in phase.
〔実施例2〕
第2図は本発明の発振制御回路の他の実施例である。第
1図の実施例とは、集積回路外部の外部クロック信号制
御部分が異なっている。以下、第1図の実施例と差異の
ある部分を説明する。[Embodiment 2] FIG. 2 shows another embodiment of the oscillation control circuit of the present invention. The difference from the embodiment shown in FIG. 1 is the external clock signal control section outside the integrated circuit. Hereinafter, parts that are different from the embodiment shown in FIG. 1 will be explained.
10はインバータで、その入力端は外部クロック入力端
子φと接続されている。11はFETで、そのソースは
インバータ10の出力端と、ドレインは発振器入力端子
X1とに接続される。12はFETで、そのソースは外
部クロック入力端子φと、ドレインは発振器入力端子X
2とに接続される。13はインバータで、その入力端は
発振制御出力端子PRTと、出力端はFETIIのゲー
トとFET12のゲートとに接続される。10 is an inverter, the input end of which is connected to an external clock input terminal φ. 11 is a FET whose source is connected to the output terminal of the inverter 10 and whose drain is connected to the oscillator input terminal X1. 12 is a FET, the source of which is connected to the external clock input terminal φ, and the drain connected to the oscillator input terminal
2. 13 is an inverter whose input terminal is connected to the oscillation control output terminal PRT, and whose output terminal is connected to the gate of FET II and the gate of FET 12.
外部リセット信号端子RESを五レベルにするとフリッ
プフロップ6はリセットされる。したがって発振制御信
号7はLレベルとなり発振制御出力端子PRTとインバ
ータ13を経由して、FET11.12のゲートにHレ
ベルが加わり、FET11.12はオンとなり、外部ク
ロック信号は発振器入力端子X2に、その反転信号が発
振器入力端子X1に加わり内部クロック信号CLKが得
られる。When the external reset signal terminal RES is set to the fifth level, the flip-flop 6 is reset. Therefore, the oscillation control signal 7 becomes L level, passes through the oscillation control output terminal PRT and the inverter 13, and the H level is applied to the gate of FET 11.12, FET 11.12 is turned on, and the external clock signal is sent to the oscillator input terminal X2. The inverted signal is applied to the oscillator input terminal X1 to obtain the internal clock signal CLK.
内部クロック信号CLKを停止するためには、内部スト
ップ信号5TOPをHレベルにし、フリップフo ツブ
6をセットし、発振制御信号7をHレベルにする。発振
制御信号7は、発振制御出力端子PRTを経由して、イ
ンバータ13に入り、インバータ13はLレベルとなる
。したがってFET11、F’ET12はオフになり、
発振器入力端子XI、X2に加わる外部クロック信号を
遮断し、発振器入力端子Xi、X2はハイインピーダン
ス状態になる。NORゲート5には、発振制御信号7の
Hレベルが入力されるので、内部クロック信号CLKは
Lレベルに固定され、内部クロック信号CLKは停止で
きる。To stop the internal clock signal CLK, the internal stop signal 5TOP is set to H level, the flip-flop 6 is set, and the oscillation control signal 7 is set to H level. The oscillation control signal 7 enters the inverter 13 via the oscillation control output terminal PRT, and the inverter 13 becomes L level. Therefore, FET11 and F'ET12 are turned off,
The external clock signal applied to the oscillator input terminals XI, X2 is cut off, and the oscillator input terminals Xi, X2 enter a high impedance state. Since the H level of the oscillation control signal 7 is input to the NOR gate 5, the internal clock signal CLK is fixed at the L level, and the internal clock signal CLK can be stopped.
発振器入力端子X1において、集積回路の外部回路の信
号レベルはハイインピーダンス、集積回路の内部回路の
信号レベルはLレベルになっている。発振器入力端子X
2において、集積回路の外部回路の信号レベルはハイイ
ンピーダンス、集積回路の内部回路の信号レベルはHレ
ベルになっている。At the oscillator input terminal X1, the signal level of the external circuit of the integrated circuit is high impedance, and the signal level of the internal circuit of the integrated circuit is L level. Oscillator input terminal
2, the signal level of the external circuit of the integrated circuit is high impedance, and the signal level of the internal circuit of the integrated circuit is H level.
以上、説明したように本発明は、集積回路内部のストッ
プ信号5TOPによりセットされるフリップフロップ6
の出力を外部へ導出し、その信号をもちいて、外部クロ
ック信号を制御することにより、発振停止時における外
部クロック信号に起因する電流を少なくし、消費電力を
減らすことができる。また発振器入力端子XI、X2に
外部クロック信号による電流が流れ込まないので、CM
O8集積回路ではラッチアップを起こさず、集積回路を
破壊しない効果がある。As described above, the present invention provides the flip-flop 6 set by the stop signal 5TOP inside the integrated circuit.
By leading the output to the outside and using that signal to control the external clock signal, it is possible to reduce the current caused by the external clock signal when oscillation is stopped and reduce power consumption. Also, since no current flows into the oscillator input terminals XI and X2 due to the external clock signal, the CM
O8 integrated circuits do not cause latch-up and are effective in preventing damage to the integrated circuits.
第3図は従来の水晶発振子をもちいた発振回路、第4図
は従来の外部クロック回路である。FIG. 3 shows a conventional oscillation circuit using a crystal oscillator, and FIG. 4 shows a conventional external clock circuit.
図において、1,3,10,13,17.18はインバ
ータ、2,4,11.12はFET、5.8はNORゲ
ート、9はORゲート、6はフリップフロップ、7は発
振制御信号を示す。RESは外部リセット信号入力端子
である。RESINは内部リセット信号である。5TO
Pは内部ストップ信号である。フリップフロップ6にお
いて、Qは出力、Sはセット信号入力、Rはリセット信
号入力である。PRTは出力端子で発振制御信号7を供
給する。XlとX2は発振器入力端子である。In the figure, 1, 3, 10, 13, 17.18 are inverters, 2, 4, 11.12 are FETs, 5.8 is a NOR gate, 9 is an OR gate, 6 is a flip-flop, and 7 is an oscillation control signal. show. RES is an external reset signal input terminal. RESIN is an internal reset signal. 5TO
P is an internal stop signal. In the flip-flop 6, Q is an output, S is a set signal input, and R is a reset signal input. PRT supplies an oscillation control signal 7 at its output terminal. Xl and X2 are oscillator input terminals.
φは外部クロック信号入力端子である。CLKは内部ク
ロック信号である。GNDは接地である。φ is an external clock signal input terminal. CLK is an internal clock signal. GND is ground.
代理人 弁理士 内 原 晋Agent: Patent Attorney Susumu Uchihara
第1図は本発明の発振制御回路の第1の実施例、第2図
は本発明の発振制御回路の第2の実施例、=14−FIG. 1 shows a first embodiment of the oscillation control circuit of the present invention, and FIG. 2 shows a second embodiment of the oscillation control circuit of the present invention. =14-
Claims (1)
号によってセットされ、第二の信号によってクリアーさ
れる記憶回路と前記記憶回路の出力を前記発振器の発振
停止制御端に接続すると共に、集積回路外部端子に導出
した集積回路と、前記集積回路外において、前記集積回
路外部端子の信号によって前記集積回路外からのクロッ
ク信号入力を制御する回路を有することを特徴とする発
振制御回路。an oscillation circuit having at least an oscillation stop control terminal; a memory circuit set by the first signal and cleared by the second signal; and an output of the memory circuit connected to the oscillation stop control terminal of the oscillator; An oscillation control circuit comprising: an integrated circuit led out to a terminal; and a circuit outside the integrated circuit that controls a clock signal input from outside the integrated circuit using a signal from an external terminal of the integrated circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174705A JPH0223703A (en) | 1988-07-12 | 1988-07-12 | Oscillation control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174705A JPH0223703A (en) | 1988-07-12 | 1988-07-12 | Oscillation control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0223703A true JPH0223703A (en) | 1990-01-25 |
Family
ID=15983219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63174705A Pending JPH0223703A (en) | 1988-07-12 | 1988-07-12 | Oscillation control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0223703A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5183011A (en) * | 1991-04-17 | 1993-02-02 | Honda Giken Kogyo Kabushiki Kaisha | Method of controlling the supply of fuel in hydrogen-fueled engine |
JPH0619570A (en) * | 1992-06-30 | 1994-01-28 | Nec Corp | Oscillation circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62186617A (en) * | 1986-02-12 | 1987-08-15 | Nec Corp | Oscillation control circuit |
-
1988
- 1988-07-12 JP JP63174705A patent/JPH0223703A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62186617A (en) * | 1986-02-12 | 1987-08-15 | Nec Corp | Oscillation control circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5183011A (en) * | 1991-04-17 | 1993-02-02 | Honda Giken Kogyo Kabushiki Kaisha | Method of controlling the supply of fuel in hydrogen-fueled engine |
JPH0619570A (en) * | 1992-06-30 | 1994-01-28 | Nec Corp | Oscillation circuit |
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