JP2614621B2 - Logic output circuit - Google Patents
Logic output circuitInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、IC回路の出力段などに好適な、論理出力回
路に関するものである。Description: TECHNICAL FIELD The present invention relates to a logic output circuit suitable for an output stage of an IC circuit or the like.
［従来技術］ 第４図は、従来から知られているこの種の出力回路の
一例を示す。本図はIC回路の出力段を示すものであり、
Toutは本ICの出力端子,Dは保護用ダイオード,Rは保護用
抵抗,RBはバイアス抵抗,Q1〜Q3はFETである。本付から
明らかなように、Q1とQ2はカレントミラー回路を構成し
ており、バイアス抵抗RBで決められる電流値がQ2に流れ
る。すなわちQ2はQ1およびRBに接続されることによって
定電流ドライバとなり、プルアップ抵抗と同様の機能が
果たされることになる。[Prior Art] FIG. 4 shows an example of this type of output circuit conventionally known. This figure shows the output stage of the IC circuit.
Tout is an output terminal of the IC, D the protective diode, R represents protection resistor, R B is a bias resistor, Q 1 to Q 3 is a FET. As apparent from with the, Q 1, Q 2 constitute a current mirror circuit, a current value determined by the bias resistor R B flows Q 2. That Q 2 is made the constant current driver by being connected to Q 1 and R B, so that the same function as the pull-up resistor is fulfilled.
［発明が解決しようとする問題点］ このような従来の回路では、IC内部からの信号（入力
端TINに供給される信号）がローレベルになりQ3がオン
となったとき、Q2にはバイアス抵抗RBによって定められ
る電流が流れることになる。[Problems to be Solved by the Invention points] In such a conventional circuit, when the signal from the internal IC (signal supplied to the input terminal T IN) becomes Q 3 becomes low level and turned on, Q 2 so that the current flows is determined by the bias resistor R B to.
ところが、Q3がオンとなっているときは出力端子Tout
がローレベルとなるので、Q2に流れる電流は不要なもの
となる。However, when Q 3 is turned on output terminal Tout
Since but a low level, the current flowing in Q 2 is an unnecessary.
このように、従来の出力回路ではQ2に無駄な電流が常
時流れるうえ、この無駄な電流をQ3にも流さなければな
らないことから、Q3の電流容量を小さくすることができ
ないという欠点がみられた。Thus, after flowing wasteful current is constantly Q 2 is a conventional output circuit, the useless current from having to flow in Q 3, the disadvantage that it is not possible to reduce the current capacity of the Q 3 Was seen.
よって本発明の目的は、上述した点に鑑み、不要なプ
ルアップ電流を除去し得るよう構成した論理出力回路を
提供することにある。Therefore, an object of the present invention is to provide a logic output circuit configured to remove unnecessary pull-up current in view of the above points.
［問題点を解決するための手段］ 上記の目的を達成するために、本発明に係る論理出力
回路は、プルアップ抵抗に接続された第１のトランジス
タ（Q1）と、前記第１のトランジスタとカレントミラー
回路を形成するための第２のトランジスタ（Q2）と、前
記第２のトランジスタの出力を論理出力としてIC回路よ
り出力するための出力端子（TOUT）と、前記出力端子か
ら第１の論理を出力させる際に前記第２のトランジスタ
をオフさせる制御手段とを備え、前記出力端子から第２
の論理を出力させる際にはカレトミラーによって高精度
の出力信号を出力可能にすると共に、前記出力端子から
第１の論理を出力させる際には消費電力を低減させられ
るようにしたものである。[Means for Solving the Problems] To achieve the above object, a logic output circuit according to the present invention comprises a first transistor (Q1) connected to a pull-up resistor; A second transistor (Q2) for forming a current mirror circuit, an output terminal (T OUT ) for outputting the output of the second transistor as a logical output from the IC circuit, and a first terminal connected to the output terminal. Control means for turning off the second transistor when outputting logic, and
When the logic is output, a high precision output signal can be output by the Caleto mirror, and when the first logic is output from the output terminal, the power consumption can be reduced.
［作 用］ 本発明の上記構成によれば、第２の論理を出力する際
には安定した高精度の出力信号を得ることができると共
に、第１の論理を出力するときには省電力を実現でき、
さに、格別の省電力用のスイッチ素子を付加することな
く、カレントミラー用のトランジスタのオンオフによっ
て省電力効果が得られる。[Operation] According to the above configuration of the present invention, a stable and highly accurate output signal can be obtained when outputting the second logic, and power saving can be realized when outputting the first logic. ,
The power saving effect can be obtained by turning on / off the current mirror transistor without adding a special power saving switch element.
［実施例］ 以下、実施例に基づいて本発明を詳細に説明する。EXAMPLES Hereinafter, the present invention will be described in detail based on examples.
第１図は本発明の第１の実施例を示す回路図である。
本実施例では、出力端子Toutから得られる出力信号レベ
ルが「ロー」のとき、プルアップ抵抗RPに流れる電流を
遮断するスイッチング回路SWを設け、これにより不要な
電流を除去している。なお、出力レベルが「ハイ」のと
きには、スチッチング回路SWが閉成されるため、通常の
プルアップ動作が行われる。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
In this embodiment, when the output signal level obtained from the output terminal Tout is "low", the switching circuit SW provided to cut off the current flowing through the pull-up resistor R P, thereby removing the unnecessary current. When the output level is “high”, the switching circuit SW is closed, so that a normal pull-up operation is performed.
第２図は、第１図に示した構成をより具体的に表した
回路図である。本図において、従来例として第４図に示
した要素と同一の機能を果たすものは、それと同一の記
号を付してある。FIG. 2 is a circuit diagram more specifically showing the configuration shown in FIG. In this figure, the elements which perform the same functions as the elements shown in FIG. 4 as conventional examples are denoted by the same symbols.
第２図に示す本実施例と、第４図との相違は、次の２
点である。The difference between this embodiment shown in FIG. 2 and FIG.
Is a point.
Q1とQ2の間にQ4を挿入し、Q4のゲートをインバータIN
Vの出力端に接続してある； インバータINVの入力端とQ2のゲートとの間にQ5を挿
入してある。Insert the Q 4 between Q 1, Q 2, the gate of Q 4 inverter IN
It is connected to the output terminal of the V; has been inserted to Q 5 between the input end of the inverter INV, Q 2 of the gate.
ここで、Q4とQ5は択一的にオンとなる。また、バイア
ス抵抗RBは外付けとしてある。Here, Q 4 and Q 5 is a alternatively on. The bias resistor R B is as an external.
次に、本実施例の動作を説明する。 Next, the operation of this embodiment will be described.
まず、ICの内部回路から出力される信号が入力端に供
給され、その信号レベルが「ハイ」のとき、Q3およびQ5
はオフとなり、Q4がオンとなる。従ってQ2は第４図につ
いて説明したと同様、Q1との間でカレントミラー回路が
形成され、バイアス抵抗RBで定められる電流が流れるこ
とになる。First, a signal output from the internal circuit of the IC is supplied to the input terminal. When the signal level is “high”, Q 3 and Q 5
Is turned off, Q 4 is turned on. Thus Q 2 is similar to that described for FIG. 4, the current mirror circuit is formed between the Q 1, so that the current determined by the bias resistor R B flows.
次に、入力端TINに供給される信号のレベルが「ロ
ー」となると、Q3がオンとなるため出力端Toutからは
「ロー」レベルの信号が出力される。これと同時に、Q4
がオフ,Q5がオンとなるので、Q2のゲートにはQ5を介し
てハイレベルの電圧が印加され、Q2はオフとなる。従っ
て、不要なプルアップ電流の流路が遮断されることにな
る。Next, when the level of the signal supplied to the input terminal T IN becomes "low", Q 3 is from the output terminal Tout for the ON signal of "low" level is output. At the same time, Q 4
But off, the Q 5 is turned on, the gate Q 2 'a high-level voltage is applied via the Q 5, Q 2 is turned off. Therefore, the flow path of the unnecessary pull-up current is cut off.
第３図は、その他の実施例を示す回路図である。本実
施例の基本的な動作は第２図に関して述べたとおりであ
るが、外部端子T01は出力端子としてのほか、入力端子
としての機能も果たす。すなわち、入力端TINに「ハ
イ」レベルが印加されているとき、外部から端子T01に
信号が印加されると、その信号レベルが保護用抵抗Ｒお
よび直列インバータINVを介してICの内部回路に伝えら
れる。FIG. 3 is a circuit diagram showing another embodiment. Although the basic operation of this embodiment is as described with reference to FIG. 2, the external terminal T01 functions not only as an output terminal but also as an input terminal. That is, when the "high" level to the input terminal T IN is applied, a signal from the outside to the terminal T 01 is applied, the internal circuit of the IC signal level via a protective resistor R and a series inverter INV Conveyed to.
なお、第２図および第３図に示したバイアス抵抗RBは
外付けとなっているため、その抵抗値の変化させること
によってプルアップ電流を変化させることができる。か
くして、必要かつ最小限のプルアップ電流に調節するこ
とができ、無駄なプルアップ電流を減らすことができ
る。The bias resistor R B as shown in FIGS. 2 and 3 because it has a external, it is possible to change the pull-up current by changing the resistance value. Thus, the necessary and minimum pull-up current can be adjusted, and unnecessary pull-up current can be reduced.
また、本実施例ではプルアップについて示したが、プ
ルダウンでも同様、あるいは定電流回路のみではなく実
際の抵抗器でも同様であるのは当然である。In this embodiment, the pull-up is described. However, it is natural that the same applies to the pull-down, or not only to the constant current circuit but also to the actual resistor.
［効 果］ 以上説明した通り、本発明によれば、第２の論理を出
力する際には安定した高精度の出力信号を得ることがで
きると共に、第１の論理を出力するときには省電力を実
現でき、さらに、格別の省電力用のスイッチ素子を付加
することなく、カレントミラー用のトランジスタのオン
オフによって省電力効果が得られる。[Effects] As described above, according to the present invention, it is possible to obtain a stable and accurate output signal when outputting the second logic, and to save power when outputting the first logic. This can be realized, and a power saving effect can be obtained by turning on / off the current mirror transistor without adding a special power saving switch element.
第１図ないし第３図はそれぞれ本発明の一実施例を示す
ブロック図、 第４図は従来技術を説明する図である。 Ｄ……保護用ダイオード、 Ｒ……保護用抵抗、 RB……バイアス抵抗、 Q1〜Q5……FET、 INV……インバータ。1 to 3 are block diagrams showing one embodiment of the present invention, and FIG. 4 is a diagram for explaining a conventional technique. D ...... protective diode, R ...... protection resistor, R B ...... bias resistor, Q 1 ~Q 5 ...... FET, INV ...... inverter.
Claims (1)
ジスタと、 前記第１のトランジスタとカレントミラー回路を形成す
るための第２のトランジスタと、 前記第２のトランジスタの出力を論理出力としてIC回路
より出力するための出力端子と、 前記出力端子から第１の論理を出力させる際に前記第２
のトランジスタをオフさせる制御手段と を備え、前記出力端子から第２の論理を出力させる際に
はカレントミラーによって高精度の出力信号を出力可能
にすると共に、前記出力端子から第１の論理を出力させ
る際には消費電力を低減させられるようにしたことを特
徴とする論理出力回路。1. A first transistor connected to a pull-up resistor, a second transistor for forming a current mirror circuit with the first transistor, and an IC using the output of the second transistor as a logic output An output terminal for outputting from a circuit; and a second terminal for outputting a first logic from the output terminal.
Control means for turning off the transistor of the above. When the second logic is output from the output terminal, a high-precision output signal can be output by a current mirror, and the first logic is output from the output terminal. A logic output circuit characterized in that power consumption can be reduced when it is performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282028A JP2614621B2 (en) | 1987-11-10 | 1987-11-10 | Logic output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282028A JP2614621B2 (en) | 1987-11-10 | 1987-11-10 | Logic output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125020A JPH01125020A (en) | 1989-05-17 |
| JP2614621B2 true JP2614621B2 (en) | 1997-05-28 |
Family
ID=17647229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282028A Expired - Lifetime JP2614621B2 (en) | 1987-11-10 | 1987-11-10 | Logic output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614621B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04152714A (en) * | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | Cmos gate array |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101832U (en) * | 1983-12-14 | 1985-07-11 | 日本電気株式会社 | Complementary MOS integrated circuit |
-
1987
- 1987-11-10 JP JP62282028A patent/JP2614621B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01125020A (en) | 1989-05-17 |
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