JP2000124785A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、低電圧動作を行わ
せるために低閾値電圧のMOSFETで構成した回路群
において、その安定動作と低消費電力化(リーク電流の
低減)を実現する半導体集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit which realizes stable operation and low power consumption (reduction of leakage current) in a circuit group composed of low threshold voltage MOSFETs for performing low voltage operation. It is related to the circuit.
【0002】[0002]
【従来の技術】低電圧動作を行わせるために低閾値電圧
のMOSFETで構成した回路群において、その低消費
電力化(リーク電流の低減)を実現するための従来技術
を図5に示す(特開平8−321763号公報参照)。2. Description of the Related Art FIG. 5 shows a conventional technique for realizing low power consumption (reduction of leak current) in a circuit group composed of MOSFETs having a low threshold voltage for performing a low voltage operation. See JP-A-8-321763).
【0003】図5に示す従来技術では、低閾値電圧のM
OSFETで構成された回路群A,B,C,Dは、内部
電源端子Vccaに外部電源Vccが電力制御手段SW
1を介して接続されている。この電力制御手段SW1
は、アクティブ時にオンして、外部電源Vccと選択さ
れた回路群A,B,C,Dの内部電源端子Vccaとを
接続し、スタンバイ時にオフしてこれらの接続を断つよ
うになっている。[0003] In the prior art shown in FIG.
The circuit groups A, B, C, and D composed of OSFETs have an internal power supply terminal Vcca and an external power supply Vcc connected to the power control means SW.
1 are connected. This power control means SW1
Is turned on when active, connects the external power supply Vcc to the internal power supply terminals Vcca of the selected circuit groups A, B, C, and D, and turns off and disconnects these connections during standby.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、電力制
御手段SW1がスタンバイ時においては、接続対象の回
路群A,B,C又はDに供給される電圧Vccaは、回
路群のリーク電流により、接地電位Vssに近いレベル
まで低下する。However, when the power control means SW1 is in a standby state, the voltage Vcca supplied to the circuit group A, B, C or D to be connected is reduced by the leakage current of the circuit group due to the ground potential. It drops to a level close to Vss.
【0005】このため、回路群A,B,C,Dの各出力
a,b,c,dは低レベルとなり、アクティブ動作に入
るときに誤動作を誘発するという問題がある。For this reason, the outputs a, b, c, and d of the circuit groups A, B, C, and D become low level, and there is a problem that a malfunction occurs when the active operation is started.
【0006】すなわち図6に示すように、アクティブ状
態T1からスタンバイ状態T2に移行したとき、例えば
回路群Cへの入力a,bが高レベル(H),低レベル
(L)であり、これを受けて信号c,dがH,Hになっ
ているとすると、回路群A,B,C又はDに供給される
電圧Vccaの低下に伴い、信号a,c,dは接地電位
に近くなり、論理的にはLになる(論理レベルが変化す
る)。That is, as shown in FIG. 6, when a transition is made from the active state T1 to the standby state T2, for example, the inputs a and b to the circuit group C are high level (H) and low level (L). Assuming that the signals c and d are H and H, the signals a, c and d are close to the ground potential with a decrease in the voltage Vcca supplied to the circuit groups A, B, C or D, and It becomes logically L (the logical level changes).
【0007】その後、再度アクティブ状態T3になった
とき、回路群Dが回路群Cの出力cをラッチする機能を
有しているとすると、回路群Cの動作遅れなどにより、
正常な信号(H)とは異なる信号(L)を取り込むこと
となり、誤動作を誘発することがある。Thereafter, when the circuit group D has a function of latching the output c of the circuit group C when the active state T3 is restored, if the function of the circuit group C is delayed,
A signal (L) different from the normal signal (H) is taken in, which may cause a malfunction.
【0008】これは、スタンバイ時に回路群A,B,
C,Dの各出力a,b,c,dが全て低レベルになるた
めである。This is because the circuit groups A, B,
This is because all the outputs a, b, c, and d of C and D become low level.
【0009】本発明の目的は、低電圧動作を行わせるた
めに低閾値電圧のMOSFETで構成した回路群におい
て、その安定動作と低消費電力化(リーク電流の低減)
を実現する半導体集積回路を提供することにある。An object of the present invention is to provide a circuit group composed of MOSFETs having a low threshold voltage for performing a low-voltage operation, thereby achieving stable operation and low power consumption (reduction of leakage current).
It is to provide a semiconductor integrated circuit which realizes the above.
【0010】[0010]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、低電圧動作を行わ
せるために低閾値電圧のMOSFETで構成した回路群
を有する半導体集積回路であって、信号レベル維持手段
を有し、前記信号レベル維持手段は、スタンバイ状態か
らアクティブ動作に入るときの各回路群の出力がアクテ
ィブ動作からスタンバイ状態に入るときと同じ論理レベ
ルに維持するものである。In order to achieve the above object, a semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit having a circuit group composed of MOSFETs having a low threshold voltage for performing a low voltage operation. Signal level maintaining means, wherein the signal level maintaining means maintains the output of each circuit group when entering the active operation from the standby state at the same logic level as when entering the standby state from the active operation. .
【0011】また、スタンバイ状態からアクティブ動作
に移行する際の前記信号レベル維持手段の非活性化は、
外部電源から回路群に供給される電圧がHレベルと認識
される程度に上昇してから行うものである。In addition, the deactivation of the signal level maintaining means when shifting from the standby state to the active operation includes:
This is performed after the voltage supplied from the external power supply to the circuit group rises to such an extent that it is recognized as the H level.
【0012】また、前記信号レベル維持手段は、半導体
集積回路に含まれる一部の回路群に選択的に設けたもの
である。Further, the signal level maintaining means is selectively provided in a part of a circuit group included in the semiconductor integrated circuit.
【0013】また、前記信号レベル維持手段は、半導体
集積回路に含まれる各回路群に設けたものである。The signal level maintaining means is provided in each circuit group included in the semiconductor integrated circuit.
【0014】また、前記信号レベル維持手段は、MOS
FETから構成され、該MOSFETの閾値を高く設定
したものである。Further, the signal level maintaining means includes a MOS
It is composed of an FET, and the threshold value of the MOSFET is set high.
【0015】[0015]
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【0016】図1は、本発明の一実施形態に係る半導体
集積回路を示す構成図、図2は、本発明の一実施形態に
係る半導体集積回路の動作を示す波形図、図3は、本発
明の一実施形態に係る半導体集積回路に用いる電力制御
手段を示す構成図、図4は、本発明の一実施形態に係る
半導体集積回路に用いる信号レベル維持手段を示す構成
図である。FIG. 1 is a configuration diagram showing a semiconductor integrated circuit according to one embodiment of the present invention, FIG. 2 is a waveform diagram showing the operation of the semiconductor integrated circuit according to one embodiment of the present invention, and FIG. FIG. 4 is a configuration diagram illustrating a power control unit used in a semiconductor integrated circuit according to an embodiment of the present invention, and FIG. 4 is a configuration diagram illustrating a signal level maintaining unit used in a semiconductor integrated circuit according to an embodiment of the present invention.
【0017】図1は、本発明の一実施形態に係る半導体
集積回路は、低閾値電圧のMOSFETで構成された回
路群A,B,C,Dを縦続接続したものであり、回路群
A,B,C,Dは、内部電源端子Vccaが外部電源V
ccに電力制御手段SW1を介して並列接続されてい
る。ここで、低閾値電圧のMOSFETで構成された回
路群A,B,C,Dは、スタンバイ時の出力レベルがH
叉はLのどちらかに固定されている回路からなる集合体
を意味するものであり、例えば組み合わせ回路ばかりで
なく、フリップフロップやラッチ回路などに代表される
順序回路の含まれるものである。FIG. 1 shows a semiconductor integrated circuit according to an embodiment of the present invention, in which circuit groups A, B, C, and D composed of low threshold voltage MOSFETs are cascaded. B, C and D indicate that the internal power supply terminal Vcca is
cc is connected in parallel via power control means SW1. Here, the circuit groups A, B, C, and D composed of low threshold voltage MOSFETs have an output level of H during standby.
Or, it means an aggregate of circuits fixed to one of L, and includes not only a combinational circuit but also a sequential circuit typified by a flip-flop or a latch circuit.
【0018】電力制御手段SW1は、アクティブ時にオ
ンして、外部電源Vccと選択された回路群A,B,
C,Dの内部電源端子Vccaとを接続し、スタンバイ
時にオフしてこれらの接続を断つようになっている。具
体的には図3に示すように、電力制御手段SW1は、M
OSFETで構成されており、ゲートに入力される制御
信号PDに基づいてスタンバイ状態とアクテイブ状態と
に切替られるようになっている。The power control means SW1 is turned on when it is active, and the external power supply Vcc and the selected circuit groups A, B,
The internal power supply terminals Vcca of C and D are connected and turned off during standby to cut off these connections. Specifically, as shown in FIG. 3, the power control means SW1
It is configured by an OSFET, and is switched between a standby state and an active state based on a control signal PD input to the gate.
【0019】さらに本発明の実施形態では図1に示すよ
うに、スタンバイ状態からアクティブ動作に入るときの
各回路群A,B,C,Dの出力がアクティブ動作からス
タンバイ状態に入るときと同じ(誤動作を起こさないよ
うな)論理レベルを取るように、各回路群A,B,C,
Dの出力部に、レベル維持が異なる信号レベル維持手段
S1,S2を有するものである。また、スタンバイ状態
からアクティブ動作に移行する際の信号レベル維持手段
S1,S2の非活性化は、外部電源Vccから回路群
A,B,C,Dに供給される電圧がHレベルと認識され
る程度に上昇してから行うようになっている。 また、
信号レベル維持手段S1,S2は、半導体集積回路に含
まれる一部の回路群A,B,C,Dに選択的に設けても
よく、また、信号レベル維持手段S1,S2は、半導体
集積回路に含まれる各回路群A,B,C,Dにそれぞれ
設けてもよいものである。Further, in the embodiment of the present invention, as shown in FIG. 1, the outputs of the circuit groups A, B, C, and D when entering the active operation from the standby state are the same as when entering the standby state from the active operation ( Each circuit group A, B, C,
The output section of D has signal level maintaining means S1 and S2 having different level maintenance. When the signal level maintaining means S1 and S2 are deactivated at the time of transition from the standby state to the active operation, the voltage supplied from the external power supply Vcc to the circuit groups A, B, C and D is recognized as the H level. It is designed to be performed after rising to the extent. Also,
The signal level maintaining means S1, S2 may be selectively provided in some of the circuit groups A, B, C, D included in the semiconductor integrated circuit, and the signal level maintaining means S1, S2 may be provided in the semiconductor integrated circuit. May be provided for each of the circuit groups A, B, C, and D included in.
【0020】信号レベル維持手段S1は、スタンバイ時
には出力信号レベルをLに維持するようになっており、
信号レベル維持手段S1は、回路群Bの出力側に接続さ
れている。The signal level maintaining means S1 maintains the output signal level at L in standby mode.
The signal level maintaining means S1 is connected to the output side of the circuit group B.
【0021】信号レベル維持手段S2は、スタンバイ時
には出力信号レベルをHに維持するようになっており、
信号レベル維持手段S2は、回路群A,C,Dの各出力
側に接続されている。The signal level maintaining means S2 maintains the output signal level at H at the time of standby,
The signal level maintaining means S2 is connected to each output side of the circuit groups A, C, D.
【0022】具体的には信号レベル維持手段S1は、図
4(a)に示すように、直列接続した3つのトランジス
タ1,2,3と、出力制御用トランジスタ4とから構成
されている。Specifically, as shown in FIG. 4A, the signal level maintaining means S1 comprises three transistors 1, 2, 3 connected in series, and an output control transistor 4.
【0023】直列接続した3つのトランジスタ1,2,
3にうち、トランジスタ1のゲートには、制御信号PD
が入力し、そのドレインに外部電源Vccが接続され、
トランジスタ2,3のそれぞれゲートには、回路群Bか
らの出力信号bが入力されるようになっている。The three transistors 1, 2, 2, 3 connected in series
3, the control signal PD is applied to the gate of the transistor 1.
And an external power supply Vcc is connected to its drain,
An output signal b from the circuit group B is input to each gate of the transistors 2 and 3.
【0024】出力制御用トランジスタ4は、トランジス
タ2のドレインとトランジスタ3のソースにソースが共
通に接続され、ゲートに制御信号PDが入力されるよう
になっている。In the output control transistor 4, the source is commonly connected to the drain of the transistor 2 and the source of the transistor 3, and the control signal PD is input to the gate.
【0025】また、信号レベル維持手段S2は、図4
(b)に示すように、直列接続した3つのトランジスタ
5,6,7と、出力制御用トランジスタ8とから構成さ
れている。Further, the signal level maintaining means S2 is provided as shown in FIG.
As shown in (b), the transistor is composed of three transistors 5, 6, 7 connected in series and an output control transistor 8.
【0026】直列接続した3つのトランジスタ5,6,
7のうち、トランジスタ7のゲートには、制御信号PD
の反転した信号(PDバー)が入力されようになってい
る。また、トランジスタ5,6のソースは外部電源Vc
cが接続され、トランジスタ5,6のそれぞれゲートに
は、回路群A,C又はDからの出力信号a,c又はdが
入力されるようになっている。The three transistors 5, 6, connected in series
7, the control signal PD is applied to the gate of the transistor 7.
(PD bar) is input. The sources of the transistors 5 and 6 are connected to the external power supply Vc.
c is connected, and the output signals a, c, or d from the circuit groups A, C, or D are input to the gates of the transistors 5, 6, respectively.
【0027】出力制御用トランジスタ8は、トランジス
タ5のドレインとトランジスタ6のソースにドレインが
共通に接続され、ゲートに制御信号PDの反転した信号
(PDバー)が入力されるようになっている。In the output control transistor 8, the drain of the transistor 5 and the drain of the transistor 6 are connected in common, and the gate thereof receives the inverted signal of the control signal PD (PD bar).
【0028】したがって、信号レベル維持手段S1は図
4に示すように、電力制御用として入力する制御信号P
Dに基づいて、スタンバイ時にLレベルを維持するよう
になっている。また、信号レベル維持手段S2は図4に
示すように、電力制御用として入力する制御信号PDの
反転信号(PDバー)に基づいて、スタンバイ時にHレ
ベルを維持するようになっている。Therefore, as shown in FIG. 4, the signal level maintaining means S1 receives the control signal P inputted for power control.
Based on D, the L level is maintained during standby. Further, as shown in FIG. 4, the signal level maintaining means S2 maintains the H level during standby based on an inverted signal (PD bar) of the control signal PD input for power control.
【0029】ここで、スタンバイ時の出力レベルがLレ
ベルである回路群(A,B,C,D)には、スタンバイ
時にの出力信号レベルをLに維持するル信号レベル維持
手段S1を設け、また、スタンバイ時の出力レベルがH
レベルである回路群(A,B,C,D)には、スタンバ
イ時にの出力信号レベルをHに維持する信号レベル信号
レベル維持手段S1を設ける。Here, a circuit group (A, B, C, D) whose output level at the time of standby is L level is provided with a signal level maintaining means S1 for maintaining the output signal level at the time of standby at L level. The output level during standby is H
The circuit group (A, B, C, D) which is a level is provided with a signal level signal level maintaining means S1 for maintaining the output signal level at the time of standby at H level.
【0030】本発明の実施形態における動作について説
明する。図6に示す従来の場合には、アクティブ状態T
1からスタンバイ状態T2に移行したとき、例えば回路
群Cへの入力a,bが高レベル(H),低レベル(L)
であり、これを受けて信号c,dがH,Hになっている
とすると、回路群A,B,C又はDに供給される電圧V
ccaの低下に伴い、信号a,c,dは接地電位に近く
なり、論理的にはLになる(論理レベルが変化する)。The operation in the embodiment of the present invention will be described. In the conventional case shown in FIG.
When the transition from 1 to the standby state T2 occurs, for example, the inputs a and b to the circuit group C are high level (H) and low level (L).
Assuming that the signals c and d are H and H in response, the voltage V supplied to the circuit group A, B, C or D
As the cca decreases, the signals a, c, and d become closer to the ground potential and become logically L (the logical level changes).
【0031】その後、再度アクティブ状態T3になった
とき、回路群Dが回路群Cの出力cをラッチする機能を
有しているとすると、回路群Cの動作遅れなどにより、
正常な信号(H)とは異なる信号(L)を取り込むこと
となり、誤動作を誘発することがある。Thereafter, when it is assumed that the circuit group D has a function of latching the output c of the circuit group C when the active state T3 is restored again, if the operation of the circuit group C is delayed, etc.
A signal (L) different from the normal signal (H) is taken in, which may cause a malfunction.
【0032】これに対して、本発明の実施形態では、ス
タンバイ状態からアクティブ動作に入るときの各回路群
A,B,C,Dの出力がアクティブ動作からスタンバイ
状態に入るときと同じ論理レベルを取るように、各回路
群A,B,C,Dの出力部に、レベル維持が異なる信号
レベル維持手段S1,S2をそれぞれ有している。On the other hand, in the embodiment of the present invention, the output of each of the circuit groups A, B, C and D at the time of entering the active operation from the standby state has the same logic level as at the time of entering the standby state from the active operation. As shown, the output units of the circuit groups A, B, C, D have signal level maintaining means S1, S2 having different level maintenance, respectively.
【0033】スタンバイ時T2に回路群A,B,C,D
に供給される供給電圧Vccaは、回路群A,B,C,
Dのリーク電流により接地電位Vssに近いレベルまで
低下するが、本発明の実施形態における信号レベル維持
手段S1,S2は、各回路群A,B,C,Dの出力がア
クティブ動作からスタンバイ状態に移行するときに、回
路群A,B,C,Dの各出力a,b,c,dをH,L,
H,Hのレベルに維持する。At the time of standby T2, the circuit groups A, B, C, D
Is supplied to the circuit groups A, B, C,
Although the level is reduced to a level close to the ground potential Vss due to the leakage current of D, the signal level maintaining means S1 and S2 in the embodiment of the present invention switch the outputs of the circuit groups A, B, C and D from the active operation to the standby state. At the time of transition, the outputs a, b, c, d of the circuit groups A, B, C, D are set to H, L,
Maintain H, H levels.
【0034】したがって、通常動作におけるスタンバイ
状態と同じ信号レベルを取ることができ、アクティブ動
作T3に移行する直前の回路群A,B,C,Dの各出力
a,b,c,dはH,L,H,Hとなる。このため、従
来例で示すようなアクティブ動作に入るときの誤動作は
誘発しない。Therefore, the same signal level as in the standby state in the normal operation can be obtained, and the outputs a, b, c, d of the circuit groups A, B, C, D immediately before the transition to the active operation T3 are H, L, H, and H. Therefore, a malfunction does not occur when the active operation is started as shown in the conventional example.
【0035】[0035]
【発明の効果】以上説明したように本発明によれば、ス
タンバイ状態からアクティブ動作に入るときの各回路群
の出力がアクティブ動作からスタンバイ状態に入るとき
と同じ(誤動作を起こさないような)論理レベルを取る
ことができ、誤動作を生じない安定動作と低消費電力化
(リーク電流の低減)を実現することができる。As described above, according to the present invention, the output of each circuit group when entering the active operation from the standby state is the same logic (that does not cause a malfunction) as when entering the standby state from the active operation. The level can be set, and stable operation without causing malfunction and low power consumption (reduction of leak current) can be realized.
【0036】また、スタンバイ状態からアクティブ動作
に移行する際の前記信号レベル維持手段の非活性化(制
御信号PDオフ)は、外部電源から回路群に供給される
電圧がHレベルと認識される程度に上昇してから行う、
すなわち、非活性化の遅延を行うことにより、誤動作を
防止することができる。The deactivation (control signal PD off) of the signal level maintaining means at the time of transition from the standby state to the active operation is performed when the voltage supplied from the external power supply to the circuit group is recognized as H level. To do after rising
That is, a malfunction can be prevented by delaying the deactivation.
【0037】また、信号レベル維持手段を、半導体集積
回路に含まれる一部の回路群に選択的に設けることによ
り、効果的な適用を実現して回路規模の増大を回避する
ことができる。また、信号レベル維持手段を、半導体集
積回路に含まれる各回路群に設けることにより、回路の
一体化を図り、組み込み及び合成による回路の簡素化を
図ることができる。Further, by selectively providing the signal level maintaining means in a part of the circuit group included in the semiconductor integrated circuit, effective application can be realized and an increase in circuit scale can be avoided. Further, by providing the signal level maintaining means in each circuit group included in the semiconductor integrated circuit, the circuits can be integrated, and the circuit can be simplified by assembling and combining.
【0038】また、信号レベル維持手段を構成するMO
SFETの閾値を高く設定することにより、スタンバイ
電流をさらに低減することができる。Further, the MO constituting the signal level maintaining means is
By setting the threshold of the SFET high, the standby current can be further reduced.
【図1】本発明の一実施形態に係る半導体集積回路を示
す構成図である。FIG. 1 is a configuration diagram showing a semiconductor integrated circuit according to an embodiment of the present invention.
【図2】本発明の一実施形態に係る半導体集積回路の動
作を示す波形図である。FIG. 2 is a waveform chart showing an operation of the semiconductor integrated circuit according to one embodiment of the present invention.
【図3】本発明の一実施形態に係る半導体集積回路に用
いる電力制御手段を示す構成図である。FIG. 3 is a configuration diagram showing power control means used in the semiconductor integrated circuit according to one embodiment of the present invention.
【図4】本発明の一実施形態に係る半導体集積回路に用
いる信号レベル維持手段を示す構成図である。FIG. 4 is a configuration diagram showing a signal level maintaining means used in the semiconductor integrated circuit according to one embodiment of the present invention.
【図5】従来例に係る半導体集積回路を示す構成図であ
る。FIG. 5 is a configuration diagram showing a semiconductor integrated circuit according to a conventional example.
【図6】従来例に係る半導体集積回路の動作を示す波形
図である。FIG. 6 is a waveform chart showing an operation of a semiconductor integrated circuit according to a conventional example.
A,B,C,D 回路群 S1,S2 信号レベル維持手段 A, B, C, D circuit groups S1, S2 Signal level maintaining means
Claims (5)
のMOSFETで構成した回路群を有する半導体集積回
路であって、 信号レベル維持手段を有し、 前記信号レベル維持手段は、スタンバイ状態からアクテ
ィブ動作に入るときの各回路群の出力がアクティブ動作
からスタンバイ状態に入るときと同じ論理レベルに維持
するものであることを特徴とする半導体集積回路。1. A semiconductor integrated circuit having a circuit group composed of MOSFETs having a low threshold voltage for performing a low-voltage operation, comprising: a signal level maintaining unit; A semiconductor integrated circuit wherein the output of each circuit group at the time of entering the active operation is maintained at the same logic level as at the time of entering the standby state from the active operation.
行する際の前記信号レベル維持手段の非活性化は、外部
電源から回路群に供給される電圧がHレベルと認識され
る程度に上昇してから行うものであることを特徴とする
請求項1に記載の半導体集積回路。2. Deactivating the signal level maintaining means when shifting from a standby state to an active operation is performed after a voltage supplied to a circuit group from an external power supply rises to an extent that it is recognized as an H level. The semiconductor integrated circuit according to claim 1, wherein:
回路に含まれる一部の回路群に選択的に設けたものであ
ることを特徴とする請求項1に記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein said signal level maintaining means is selectively provided in a part of a circuit group included in the semiconductor integrated circuit.
回路に含まれる各回路群に設けたものであることを特徴
とする請求項1に記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 1, wherein said signal level maintaining means is provided in each circuit group included in the semiconductor integrated circuit.
Tから構成され、該MOSFETの閾値を高く設定した
ものであることを特徴とする請求項1に記載の半導体集
積回路。5. The signal level maintaining means includes a MOSFE.
2. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is constituted by T and the threshold value of the MOSFET is set high.
Priority Applications (1)
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JP29834798A JP3214462B2 (en) | 1998-10-20 | 1998-10-20 | Semiconductor integrated circuit |
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JP29834798A JP3214462B2 (en) | 1998-10-20 | 1998-10-20 | Semiconductor integrated circuit |
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