JPH01128621A - チャージポンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入力パルス幅に応じた大きさの電圧を得るチャージポン
プ回路に関し、 高速動作が可能になることを目的とし、電源端子間にコ
ンデンサと直列接続された電流吐出し定電流源と、電流
吐出し定電流源の定電流と等しい定Ｔ１流に設定されて
いてコンデンサの両端子間に並列接続された２系統の電
流吸込み定電流源とを設け、更に、充電を必要とする時
共にオフとされて電流吐出し定電流源の定電流をコンデ
ンサに流して充電させ、放電を必要とする時共にオンと
されて電流吐出し定電流源及び２系統の電流吸込み定電
流源の定電流を以てコンデンサを放電させる、２系統の
電流吸込み定電流源に対応して設けられた２系統のスイ
ッチを設けた構成とする。

〔産業上の利用分野〕

本発明は、入力パルス幅に応じた大きざの電圧を得るチ
ャージポンプ回路に関する。

チャージポンプ回路は、アップパルスにて平滑用コンデ
ンサを充電し、ダウンパルスにて平滑用コンデンサを放
電してパルス入力に応じた大きさの電圧を得るもので、
例えば、ＰＬＬ　（フェーズ・ロックド・ループ）回路
の位相比較回路の出力と電圧制御発振器（ＶＣＯ）との
間に設けられ、位相比較誤差出力を電圧に変換する。

〔従来の技術〕

第４図は従来のチャージポンプ回路の一例の回路図を示
す。アップ時、アップパルス発生器１からのＬレベルの
アップパルスにてトランジスタＱ１がオフ、トランジス
タＱ２がオンされ、一方、ダウンパルス発生器２からの
ＨレベルのダウンパルスにてトランジスタＱ４がオン、
トランジスタＱ３がオフされる。トランジスタＱ２のオ
ンによってＰＮＰトランジスタで構成される電流吐出し
定電流源３がオンされ、平滑用コンデンサＣは定電流源
３の定電流源１で充電されて出力端子４より次第に上昇
する出力電圧が取出される。

一方、ダウン時、アップパルス発生器１からのＨレベル
のアップパルスにてトランジスタＱ１がオン、トランジ
スタＱ２がオフされ、一方、ダウンパルス発生器２から
のＬレベルのダウンパルスにてトランジスタＱ４がオフ
、トランジスタＱ３がオンされる。トランジスタＱ３の
オンにより、コンデンサＣはトランジスタＱ３を介して
電流吸込み定電流ｇｉ５の定電流源＋を以て放電され、
出力端子４より次第に下降する出力電圧が取出される。

このとき、トランジスタＱ２のオフにより、定電流源３
がオフされる。

一方、アップ及びダウンのいずれでもない期間（オーブ
ン期間）、トランジスタＱ２　、Ｑ３を共にオフにし、
コンデンサＣの充電及び放電が行なわれないようにする
。

この場合、アップパルス及びダウンパルスの各パルス幅
がコンデンサＣ１抵抗の時定数、より十分小さい場合、
アップパルス及びダウンパルスの各パルス幅に比例して
出力電圧が変化する。

〔発明が解決しようとする問題点〕

上記従来回路は、定電流源３において、一般に応答速度
が遅く（アップ信号が有効となるまで１ｏｏｎｓｅｃ程
度必要）、かつ、誤差を生じ易い（一般にＰＮＰトラン
ジスタの電流増幅率は制御性が悪い）ＰＮＰトランジス
タをスイッチングして用いているため、高速のＰＬＬ回
路には実用的でない問題点があった。

本発明は、高速動作が可能なチャージポンプ回路を提供
することを目的とする。

（問題点を解決するための手段） 第１図は本発明回路の原理図を示す。同図中、Ｔｒ＋は
電流吐出し定電流源（トランジスタ）でコンデンサＣと
電源端子間に直列に接続されている。Ｔｒａ　、Ｔｒｓ
は電流吐出し定電流源Ｔｒ＋の定電流と等しい定電流に
設定された２系統の電流吸込み定電流ｍ（トランジスタ
）であり、コンデンサＣに並列接続されている。Ｔ　ｒ
　２　、Ｔ　ｒ　ａは、充電を必要とする時共にオフと
されて電流吐出し定電流源Ｔｒ＋の定電流をコンデンサ
Ｃに流して充電させ、放電を必要とする時共にオンとさ
れて上記２系統の電流吸込み定電流源Ｔｒ４゜Ｔｒｓの
定電流を以てコンデンサＣを放電させる２系統のスイッ
チ（トランジスタ）である。

（作用） アップ時、アップパルスによってスイッチ丁ｒｚ　、Ｔ
ｒ３はオフされ、定電流源Ｔｒ＋の定電流■によってコ
ンデンサＣが充電され、出力電圧が上昇する。一方、ダ
ウン時、ダウンパルスによってスイッチＴｒｚ　、Ｔｒ
ｓはオンとされ、定電流源Ｔｒａ、Ｔｒｓの夫々の定電
流の和と定電流源Ｔｒ＋の定電流との差電流１を以てコ
ンデンサＣが放電され、出力電圧が下降する。この場合
、定電流源Ｔｒｔ　、Ｔｒ４．Ｔｒｓはアップパルス及
びダウンパルスによるスイッチングには関与せず、スイ
ッチングが行なわれるのはスイッチＴｒ２．Ｔｒｚであ
る。このような構成をとることにより、スイッチＴｒｚ
　、Ｔｒｓに一般に高速動作に適しているＮＰＮトラン
ジスタを用い得る。

〔実施例〕

第２図は本発明回路の一実施例の回路図を示す。

同図中、６はカレントミラー回路構成の定電流源で、単
に定電流Ｉを流すのみで、従来回路のようにスイッチン
グ動作に関与しない。Ｔｒ＋はカレントミラーにより定
電流源６に従って定電流源＋を流す電流吐出し定電流源
として動作するトランジスタ、Ｔｒ４．Ｔｒｓはカレン
トミラーにより定電流源６に従って夫々定電流源２．１
３を流す電流吸込み定電流源として動作するトランジス
タである。この場合、１１４Ｉ２幻■３として動作する
ａ　Ｔ　ｒ　ｓ　＊　Ｔ　ｒ　２はアップパルス発生器
７からのアップパルスによってオン、オフ制御されるス
イッチング用のトランジスタ、ｌｒｙ　、Ｔｒｚはダウ
ンパルス発生器２からのダウンパルスによってオン、オ
フ制御されるスイッチング用のトランジスタである。

アップパルス、ダウンパルスによって直接動作する回路
はスイッチＴｒｓ　、Ｔｒｚ　、Ｔｒｓ　。

Ｔｒｙであり、ともに応答速度が早く、かつ、誤差の少
ないＮＰＮトランジスタにて構成されている。ＰＮＰト
ランジスタを用いられている定電流ｍ６、トランジスタ
Ｔｒ＋はともにスイッチング動作に関与しない。

次に動作について説明する。先ず、アップ時、アップパ
ルス発生器７からＨレベルのアップパルスが発生される
と、トランジスタＴｒｓはオン、トランジスタＴｒｚは
オフされる。一方、ダウンパルス発生器２からはＨレベ
ルのダウンパルスが発生されるので、トランジスタＴ　
ｒ　ｙはオン、トランジスタＴｒ３はオフされる。これ
により、トランジスタＴｒｚ　、Ｔｒｓはともにオフで
あるので、定電流源であるトランジスタＴ　ｒ　１によ
り定電流源ｏ　　（定電流源１に同じ）が流れてコンデ
ンサＣが充電される。このとき、トランジスタＴｒｓの
オンにより定電１１２、トランジスタＴ　ｒ　ｙのオン
により定電流Ｉ３が夫々流れる。

次にアップ及びダウンのいずれでもない時、アップパル
ス発生器７からはＬレベルのアップパルス、ダウンパル
ス発生器２からはＨレベルのダウンパルスが夫々発生す
る。これにより、トランジスタＴｒｓはオフ、トランジ
スタＴｒｚはオン、トランジスタＴｒｙはオン、トラン
ジスタＴｒａはオフとされ、トランジスタＴ　ｒ’　＋
　ｌ　Ｔ　ｒ　２１Ｔ　ｒ　ａを介して定電流源１．１
２が流れる。この場合、電流１ｏ＝Ｉ＋　　　１２”＝
Ｏとなり、オーブン状態が実現する。

一方、ダウン時、アップパルス発生器７からＬレベルの
アップパルスが発生されると、トランジスタＴｒｓはオ
フ、トランジスタＴ’ｒ２はオンされる。一方、ダウン
パルス発生器２からはＬレベルのダウンパルスが発生さ
れるので、トランジスタＴｒｙはオフ、トランジスタＴ
ｒ３はオンされる。これにより、トランジスタＴｒ２．
７ｒ３はともにオンであるので、トランジスタＴｒ＋　
。

Ｔ　ｒ’　２１　Ｔ　ｒ　ａを介して定電流源＋、Ｉｚ
、ｈランジスタＴｒ３．Ｔｒｓを介して定電流Ｉ３が夫
々流れ、コンデンサＣはＩｏ＝１＋　　　１２−１３→
−１１なる定電流を以て放電される。

このように本実施例では、アップパルス及びダウンパル
スで直接動作するトランジスタＴｒｓ。

Ｔｒｚ　、Ｔｒｉ　＊　ＴｒｙをＮＰＮトランジスタで
構成したので、第４図に示す従来回路に比して高速動作
が可能（数ｎ５ｅｃ程度）であり、高速のＰＬＬ回路に
適用し得る。

第３図は本発明回路の他の実施例の回路図を示す。同図
中、６ａは定電流源で、前記実施例の定電流ｍ６に相当
するもので、前記実施例と同様、単に定電流Ｉを流すの
みで、スイッチング動作に関与しない。８＋　、８２は
アップパルスによって動作するＮチャンネルＭＯ８ＦＥ
Ｔで、トランジスタＴｒｚ及び定電流源６ａに接続され
ている。

９＋　、９２はダウンパルスによって動作するＮチャン
ネルＭＯ８ＦＥＴで、トランジスタＴｒ３及び定電流源
６ａに接続されている。その伯の構成は前記実施例と同
様である。

次に動作について説明する。アップ時、アップパルスに
よってＦＥＴ８＋がオン、ＦＥＴ８２がオフとされ、ト
ランジスタＴｒｚがオフされる。

これと同時に、ダウンパルスによってＦＥＴ９＋がオン
、ＦＥＴ９ｚがオフとされ、トランジスタＴｒ３がオフ
される。トランジスタＴ　ｒ　２１Ｔｒａのオフにより
、トランジスタＴ　ｒ　！により定’Ｉ流が流れてコン
デンサＣが充電される。

一方、アップ及びダウンのいずれでもない時、前記実施
例と同様にしてトランジスタＴ　ｒ　２をオン、トラン
ジスタＴ　ｒ　ａをオフとし、オーブン状態とする。

一方、ダウン時、アップパルス（アップ時と逆極性）に
よってＦＥＴ８＋がオフ、Ｆ　Ｅ　Ｔ　８２がオンされ
、トランジスタＴｒｚがオンされる。これと同時に、ダ
ウンパルス（アップ時と逆極性）によってＦＥＴ９＋が
オフ、Ｆ’　Ｅ　Ｔ　９２がオンされ、トランジスタＴ
ｒ３がオンされる。トランジスタＴｒｚ　、Ｔｒ３には
夫々定電流源６ａによる定電流源ｚ、Ｉｚが流れ、コン
デンサＣが放電される。

このものは、アップパルス及びダウンパルスによるスイ
ッチング素子としてＮチャンネルＭＯＳＦＥＴ８＋　、
９＋を用いτいるので、このような回路構成でＦＥＴ８
＋　、９＋の代りにＮＰＮトランジスタを用いた場合に
比してＮＰＮトランジスタのような飽和による遅延を生
じることはなく、高速回路に適用できる。また、ＦＥＴ
８２．９２が設けられているので、ＦＥＴ８２．９２オ
ン時にここに流れる電流をこれがない場合（Ｉ）に比し
てＩｚｈＦ［と小さくできる（ここに、ｈＦＥはトラン
ジスタＴｒｚ　、Ｔｒｓの電流増幅率である）。従って
、ＦＥＴ８ｚ、９ｚがない場合に比してＦＥＴ８＋　、
９＋を小形にでき、又、スイッチング時の負荷となる浮
遊容量を小さくでき、これにより、定電流源６ａ側の動
作が遮断されずに電圧振幅が小になるので、この点から
も高速化を図り得る。

更に、定電流源６ａのトランジスタ１０のベースとトラ
ンジスタ１１のエミッタとの間にＮチャンネルＭＯ３Ｆ
ＥＴ１２　（電源Ｖｃｃを印加されることにより、常詩
オン）を設けたため、そのオン抵抗により、トランジス
タ１０のベースとトランジスタ１１のエミッタとを直接
接続した構成に比して、ＦＥＴ８２．９２のオン抵抗に
よる定電流誤差を補償し得る。

〔発明の効果〕

以上説明した如く、本発明によれば、アップパルス及び
ダウンパルスで直接動作するトランジスタをＮＰＮトラ
ンジスタで構成し得、ＰＮＰトランジスタによる定電流
源をスイッチング動作させていた従来回路に比して高速
動作が可能であり、高速ＰＬＬ回路等に適している。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明回路の一実施例の回路図、第３図は本発
明回路の他の実施例の回路図、第４図は従来の回路図で
ある。 図においで、 ２はダウンパルス発生器、 ４は出力端子、 ６．６ａは定電流源、 ７はアップパルス発生器、 ８＋　、８ｚ、９＋　、９ｚ、１２はＮヂャンネルＭＯ
３ＦＥ丁、 １０．１１．Ｔｒｓ　、ＴＲ７はトランジスタを示す。

Claims (1)

1. 【特許請求の範囲】 入力パルスによつてコンデンサ（Ｃ）を充電及び放電さ
   せ、入力パルス幅を電圧に変換して該コンデンサ（Ｃ）
   の端子（２）より取出すチャージポンプ回路において、 電源端子間に上記コンデンサ（Ｃ）と直列接続された電
   流吐出し定電流源（Ｔｒ＿１）と、該電流吐出し定電流
   源（Ｔｒ＿１）の定電流（Ｉ）と等しい定電流（Ｉ）に
   設定されていて上記コンデンサ（Ｃ）の両端子間に並列
   接続された２系統の電流吸込み定電流源（Ｔｒ＿４）（
   Ｔｒ＿５）とを設け、更に、充電を必要とする時共にオ
   フとされて上記電流吐出し定電流源（Ｔｒ＿１）の定電
   流（Ｉ）を上記コンデンサ（ｃ）に流して充電させ、放
   電を必要とする時共にオンとされて上記電流吐出し定電
   流源（Ｔｒ＿１）及び上記２系統の電流吸込み定電流源
   （Ｔｒ＿４）（Ｔｒ＿５）の定電流（Ｉ）を以て上記コ
   ンデンサ（Ｃ）を放電させる、上記２系統の電流吸込み
   定電流源（Ｔｒ＿４）（Ｔｒ＿５）に対応して設けられ
   た２系統のスイッチ（Ｔｒ＿２）（Ｔｒ＿３）を設けて
   なることを特徴とするチャージポンプ回路。