JPH08125507A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH08125507A JPH08125507A JP6258185A JP25818594A JPH08125507A JP H08125507 A JPH08125507 A JP H08125507A JP 6258185 A JP6258185 A JP 6258185A JP 25818594 A JP25818594 A JP 25818594A JP H08125507 A JPH08125507 A JP H08125507A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- inverter
- transistor
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Abstract
(57)【要約】
【目的】 遅延回路の遅延時間の可変範囲を拡大する。
【構成】 正相入力信号ＩＮが“Ｈ”から“Ｌ”へ遷移
し、逆相入力信号ＩＮ／が“Ｌ”から“Ｈ”へ遷移する
と、ＦＥＴ３２，４２を介してラッチ回路Ｌの状態を遷
移するための電流の入出力が行われる。その後、逆相出
力信号ＯＵＴ２／は“Ｈ”になり、正相出力信号ＯＵＴ
２は“Ｌ”になる。正相入力信号ＩＮが“Ｌ”から
“Ｈ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ３２，４３を介してラッチ
回路Ｌの状態を遷移するための電流の入出力が行われ、
逆相出力信号ＯＵＴ２／は“Ｌ”になり、正相出力信号
ＯＵＴ２は“Ｈ”になる。制御信号ＣＴの電圧が高いと
き、ＦＥＴ４３のドレインＤとソースＳ間のインピーダ
ンスが小さくなるので、遷移に必要なエネルギが小さく
なり、制御信号ＣＴにより制御できる遅延時間の最小値
が従来よりも小さくなる。
し、逆相入力信号ＩＮ／が“Ｌ”から“Ｈ”へ遷移する
と、ＦＥＴ３２，４２を介してラッチ回路Ｌの状態を遷
移するための電流の入出力が行われる。その後、逆相出
力信号ＯＵＴ２／は“Ｈ”になり、正相出力信号ＯＵＴ
２は“Ｌ”になる。正相入力信号ＩＮが“Ｌ”から
“Ｈ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ３２，４３を介してラッチ
回路Ｌの状態を遷移するための電流の入出力が行われ、
逆相出力信号ＯＵＴ２／は“Ｌ”になり、正相出力信号
ＯＵＴ２は“Ｈ”になる。制御信号ＣＴの電圧が高いと
き、ＦＥＴ４３のドレインＤとソースＳ間のインピーダ
ンスが小さくなるので、遷移に必要なエネルギが小さく
なり、制御信号ＣＴにより制御できる遅延時間の最小値
が従来よりも小さくなる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル集積回路にお
ける可変遅延回路の構成に関するものである。
ける可変遅延回路の構成に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；電子情報通信学会春季全国大会講演論文集、
［５］（1991-3）、田中、四方、山本、秋山、「GaAs D
CFL による2.5GHz用可変遅延回路」P.5-106 図２は、前記文献に記載された従来の可変遅延回路の一
構成例を示す回路図である。この可変遅延回路は、正相
入力信号ＩＮを入力する正相入力端子１を備えている。
正相入力端子１は、第１のトランジスタであるエンハン
スメント型の電界効果トランジスタ（以下、Ｅ−ＦＥＴ
という）２のドレインＤに接続されると共に、デプレッ
ション型の電界効果トランジスタ（以下、Ｄ−ＦＥＴと
いう）３のドレインＤに接続されている。ＦＥＴ３のゲ
ートＧはグランドに接続されている。又、この可変遅延
回路は、制御信号ＣＴを入力する遅延制御端子４を備え
ている。遅延制御端子４は、ＦＥＴ２のゲートＧに接続
されている。ＦＥＴ２のソースＳ及びＦＥＴ３のソース
Ｓは、第１のインバータであるインバータ５の入力側に
接続され、インバータ５の出力側が第２のインバータで
あるインバータ６の入力側に接続されている。インバー
タ６の出力側はインバータ５の入力側に接続されてい
る。更に、インバータ６の出力側は、インバータ７の入
力側に接続されている。インバータ７の出力側は、逆相
出力信号ＯＵＴ１／を出力する逆相出力端子８に接続さ
れている。尚、たすきがけ接続されたインバータ５及び
インバータ６でラッチ回路Ｌが構成されている。
例えば次のような文献に記載されるものがあった。 文献；電子情報通信学会春季全国大会講演論文集、
［５］（1991-3）、田中、四方、山本、秋山、「GaAs D
CFL による2.5GHz用可変遅延回路」P.5-106 図２は、前記文献に記載された従来の可変遅延回路の一
構成例を示す回路図である。この可変遅延回路は、正相
入力信号ＩＮを入力する正相入力端子１を備えている。
正相入力端子１は、第１のトランジスタであるエンハン
スメント型の電界効果トランジスタ（以下、Ｅ−ＦＥＴ
という）２のドレインＤに接続されると共に、デプレッ
ション型の電界効果トランジスタ（以下、Ｄ−ＦＥＴと
いう）３のドレインＤに接続されている。ＦＥＴ３のゲ
ートＧはグランドに接続されている。又、この可変遅延
回路は、制御信号ＣＴを入力する遅延制御端子４を備え
ている。遅延制御端子４は、ＦＥＴ２のゲートＧに接続
されている。ＦＥＴ２のソースＳ及びＦＥＴ３のソース
Ｓは、第１のインバータであるインバータ５の入力側に
接続され、インバータ５の出力側が第２のインバータで
あるインバータ６の入力側に接続されている。インバー
タ６の出力側はインバータ５の入力側に接続されてい
る。更に、インバータ６の出力側は、インバータ７の入
力側に接続されている。インバータ７の出力側は、逆相
出力信号ＯＵＴ１／を出力する逆相出力端子８に接続さ
れている。尚、たすきがけ接続されたインバータ５及び
インバータ６でラッチ回路Ｌが構成されている。
【０００３】更に、この可変遅延回路は、逆相入力信号
ＩＮ／を入力する逆相入力端子１１を備えている。逆相
入力端子１１は、第２のトランジスタであるＥ−ＦＥＴ
１２のドレインＤに接続されると共に、Ｄ−ＦＥＴ１３
のドレインＤに接続されている。ＦＥＴ１３のゲートＧ
はグランドに接続されている。又、遅延制御端子４は、
ＦＥＴ１２のゲートＧに接続されている。ＦＥＴ１２の
ソースＳ及びＦＥＴ３のソースＳは、インバータ６の入
力側に接続されると共に、インバータ１７の入力側に接
続されている。インバータ１７の出力側は、正相出力信
号ＯＵＴ１を出力する正相出力端子１８に接続されてい
る。図３は、図２中のインバータ７の回路図であり、図
２中の要素と共通の要素には共通の符号が付されてい
る。インバータ６の出力信号Ｓ６を入力する入力端子２
１は、Ｅ−ＦＥＴ２２のゲートＧに接続され、Ｅ−ＦＥ
Ｔ２２のソースＳがグランドに接続されている。又、Ｄ
−ＦＥＴ２３のドレインＤは電源電位ＶＤＤに接続さ
れ、Ｄ−ＦＥＴ２３のゲートＧ及びソースＳがＥ−ＦＥ
Ｔ２２のドレインＤに接続されると共に、逆相出力信号
ＯＵＴ１／を出力する出力端子２４に接続されている。
尚、図２中のインバータ１７も図３と同様の構成であ
る。
ＩＮ／を入力する逆相入力端子１１を備えている。逆相
入力端子１１は、第２のトランジスタであるＥ−ＦＥＴ
１２のドレインＤに接続されると共に、Ｄ−ＦＥＴ１３
のドレインＤに接続されている。ＦＥＴ１３のゲートＧ
はグランドに接続されている。又、遅延制御端子４は、
ＦＥＴ１２のゲートＧに接続されている。ＦＥＴ１２の
ソースＳ及びＦＥＴ３のソースＳは、インバータ６の入
力側に接続されると共に、インバータ１７の入力側に接
続されている。インバータ１７の出力側は、正相出力信
号ＯＵＴ１を出力する正相出力端子１８に接続されてい
る。図３は、図２中のインバータ７の回路図であり、図
２中の要素と共通の要素には共通の符号が付されてい
る。インバータ６の出力信号Ｓ６を入力する入力端子２
１は、Ｅ−ＦＥＴ２２のゲートＧに接続され、Ｅ−ＦＥ
Ｔ２２のソースＳがグランドに接続されている。又、Ｄ
−ＦＥＴ２３のドレインＤは電源電位ＶＤＤに接続さ
れ、Ｄ−ＦＥＴ２３のゲートＧ及びソースＳがＥ−ＦＥ
Ｔ２２のドレインＤに接続されると共に、逆相出力信号
ＯＵＴ１／を出力する出力端子２４に接続されている。
尚、図２中のインバータ１７も図３と同様の構成であ
る。
【０００４】次に、図２の可変遅延回路の動作を説明す
る。正相入力信号ＩＮが高レベル（以下、“Ｈ”とい
う）、逆相入力信号ＩＮ／が低レベル（以下、“Ｌ”と
いう）のとき、定常状態ではインバータ５の出力信号Ｓ
５及びインバータ７の出力信号である逆相出力信号ＯＵ
Ｔ１／は“Ｌ”であり、インバータ６の出力信号Ｓ６及
びインバータ１７の出力信号である正相出力信号ＯＵＴ
１は“Ｈ”である。正相入力信号ＩＮが“Ｈ”から
“Ｌ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ２，３及びＦＥＴ１２，１
３をそれぞれ介してラッチ回路Ｌへの電流の入出力が行
われ、インバータ７の出力側は“Ｈ”になるので、逆相
出力信号ＯＵＴ１／が“Ｈ”となり、インバータ１７の
出力側は“Ｌ”になるので、正相出力信号ＯＵＴ１が
“Ｌ”となる。
る。正相入力信号ＩＮが高レベル（以下、“Ｈ”とい
う）、逆相入力信号ＩＮ／が低レベル（以下、“Ｌ”と
いう）のとき、定常状態ではインバータ５の出力信号Ｓ
５及びインバータ７の出力信号である逆相出力信号ＯＵ
Ｔ１／は“Ｌ”であり、インバータ６の出力信号Ｓ６及
びインバータ１７の出力信号である正相出力信号ＯＵＴ
１は“Ｈ”である。正相入力信号ＩＮが“Ｈ”から
“Ｌ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ２，３及びＦＥＴ１２，１
３をそれぞれ介してラッチ回路Ｌへの電流の入出力が行
われ、インバータ７の出力側は“Ｈ”になるので、逆相
出力信号ＯＵＴ１／が“Ｈ”となり、インバータ１７の
出力側は“Ｌ”になるので、正相出力信号ＯＵＴ１が
“Ｌ”となる。
【０００５】次に、正相入力信号ＩＮが“Ｌ”から
“Ｈ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ２，３及びＦＥＴ１２，１
３を介してラッチ回路Ｌの状態を遷移するための電流の
入出力が行われ、インバータ７の出力側は“Ｌ”になる
ので、逆相出力信号ＯＵＴ／が“Ｌ”となり、インバー
タ１７の出力側は“Ｈ”になるので、正相出力信号ＯＵ
Ｔが“Ｈ”となる。正相入力信号ＩＮ及び逆相入力信号
ＩＮ／が遷移してから逆相出力信号ＯＵＴ／及び正相出
力信号ＯＵＴが遷移するまでの時間である遅延時間の変
化は、制御信号ＣＴを変化させてＦＥＴ２，１２のゲー
ト電位を変化させることによりＦＥＴ２，１２のドレイ
ンＤとソースＳ間のインピーダンスを変化させ、ラッチ
回路Ｌの電流の入出力を変化させることにより行う。
尚、ゲートＧが接地されたＤＦＥＴ３，１３は、ＦＥＴ
２，１２のドレインＤとソースＳ間のインピーダンスが
大きい場合でも、入力信号ＩＮ，ＩＮ／を安定してイン
バータ５，６，７，１７へ伝える働きをする。
“Ｈ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ２，３及びＦＥＴ１２，１
３を介してラッチ回路Ｌの状態を遷移するための電流の
入出力が行われ、インバータ７の出力側は“Ｌ”になる
ので、逆相出力信号ＯＵＴ／が“Ｌ”となり、インバー
タ１７の出力側は“Ｈ”になるので、正相出力信号ＯＵ
Ｔが“Ｈ”となる。正相入力信号ＩＮ及び逆相入力信号
ＩＮ／が遷移してから逆相出力信号ＯＵＴ／及び正相出
力信号ＯＵＴが遷移するまでの時間である遅延時間の変
化は、制御信号ＣＴを変化させてＦＥＴ２，１２のゲー
ト電位を変化させることによりＦＥＴ２，１２のドレイ
ンＤとソースＳ間のインピーダンスを変化させ、ラッチ
回路Ｌの電流の入出力を変化させることにより行う。
尚、ゲートＧが接地されたＤＦＥＴ３，１３は、ＦＥＴ
２，１２のドレインＤとソースＳ間のインピーダンスが
大きい場合でも、入力信号ＩＮ，ＩＮ／を安定してイン
バータ５，６，７，１７へ伝える働きをする。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
可変遅延回路では、次のような問題（１）〜（３）があ
った。 （１） 遅延時間を制御するトランジスタは、ＦＥＴ
２，１２のみであるため、遅延時間の可変範囲が不十分
である。 （２） 正相入力信号ＩＮがラッチ回路Ｌ内で伝達され
る時間と逆相入力信号ＩＮ／がラッチ回路Ｌ内で伝達さ
れる時間とに差がある場合、正相出力信号ＯＵＴ１と逆
相出力信号ＯＵＴ１／とに、遅延時間の差が生じる。 （３） 各インバータを構成するＦＥＴの数が２個なの
で、可変遅延回路を構成するＦＥＴの数が１２個であ
り、集積化する場合は小形化が困難である。
可変遅延回路では、次のような問題（１）〜（３）があ
った。 （１） 遅延時間を制御するトランジスタは、ＦＥＴ
２，１２のみであるため、遅延時間の可変範囲が不十分
である。 （２） 正相入力信号ＩＮがラッチ回路Ｌ内で伝達され
る時間と逆相入力信号ＩＮ／がラッチ回路Ｌ内で伝達さ
れる時間とに差がある場合、正相出力信号ＯＵＴ１と逆
相出力信号ＯＵＴ１／とに、遅延時間の差が生じる。 （３） 各インバータを構成するＦＥＴの数が２個なの
で、可変遅延回路を構成するＦＥＴの数が１２個であ
り、集積化する場合は小形化が困難である。
【０００７】
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、第１及び第２の電極を有し、第１
の電極が正相入力端子に接続され、第１の電極と第２の
電極間のインピーダンスが制御電極に入力される制御信
号に基づき制御される第１のトランジスタと、第１及び
第２の電極を有し、第１の電極が逆相入力端子に接続さ
れ、第１の電極と第２の電極間のインピーダンスが制御
電極に入力される前記制御信号に基づき制御される第２
のトランジスタと、入力側が第１のトランジスタの第２
の電極に接続された第１のインバータと入力側が第２の
トランジスタの第２の電極に接続された第２のインバー
タとがたすきがけ接続されたラッチ回路とを備え、正相
入力端子から入力される正相入力信号及び逆相入力端子
から入力される逆相入力信号を前記制御信号に基づき遅
延して第２のインバータの出力側及び第１のインバータ
の出力側からそれぞれ出力する可変遅延回路において、
次のような手段を設けている。即ち、第１及び第２の電
極を有し、第１の電極が第２のインバータの出力側に接
続され、かつ第２の電極が第１のインバータの出力側に
接続され、第１の電極と第２の電極間のインピーダンス
を制御電極に入力される前記制御信号に基づき制御する
ことにより、ラッチ回路の状態の遷移に要する時間を制
御する第３のトランジスタを設けている。
題を解決するために、第１及び第２の電極を有し、第１
の電極が正相入力端子に接続され、第１の電極と第２の
電極間のインピーダンスが制御電極に入力される制御信
号に基づき制御される第１のトランジスタと、第１及び
第２の電極を有し、第１の電極が逆相入力端子に接続さ
れ、第１の電極と第２の電極間のインピーダンスが制御
電極に入力される前記制御信号に基づき制御される第２
のトランジスタと、入力側が第１のトランジスタの第２
の電極に接続された第１のインバータと入力側が第２の
トランジスタの第２の電極に接続された第２のインバー
タとがたすきがけ接続されたラッチ回路とを備え、正相
入力端子から入力される正相入力信号及び逆相入力端子
から入力される逆相入力信号を前記制御信号に基づき遅
延して第２のインバータの出力側及び第１のインバータ
の出力側からそれぞれ出力する可変遅延回路において、
次のような手段を設けている。即ち、第１及び第２の電
極を有し、第１の電極が第２のインバータの出力側に接
続され、かつ第２の電極が第１のインバータの出力側に
接続され、第１の電極と第２の電極間のインピーダンス
を制御電極に入力される前記制御信号に基づき制御する
ことにより、ラッチ回路の状態の遷移に要する時間を制
御する第３のトランジスタを設けている。
【０００８】第２の発明では、可変遅延回路は、第１の
発明の第１のトランジスタ、第２のトランジスタ、第３
のトランジスタ、及びラッチ回路を備え、更に、第１の
入力端子が前記第２のインバータの出力側に接続され、
かつ第２の入力端子が前記第１のインバータの出力側に
接続され、第１及び第２のインバータの出力信号のレベ
ルに応じた論理レベルを生成する第３のインバータと、
第１の入力端子が前記第１のインバータの出力側に接続
され、かつ第２の入力端子が前記第２のインバータの出
力側に接続され、第１及び第２のインバータの出力信号
のレベルに応じた論理レベルを生成する第４のインバー
タとを備えている。第３及び第４のインバータは、第１
及び第２のインバータの出力信号の論理レベルが共に反
転した後に、出力中の前記各論理レベルをそれぞれ反転
させて出力する構成としている。第３の発明では、第２
の発明の第３又は第４のインバータは、第１及び第２の
電極を有し、第１の電極が第１の電源電位に接続され、
第１の電極と該第２の電極間の導通状態が制御電極に入
力される第２の入力端子の論理レベルに基づき制御され
るディプレッション型電界効果トランジスタと、第１及
び第２の電極を有し、第１の電極が前記ディプレッショ
ン型電界効果トランジスタの第２の電極及び前記出力端
子に接続され、かつ第２の電極が第２の電源電位に接続
され、第１の電極と第２の電極間の導通状態が制御電極
に入力される第１の入力端子の論理レベルに基づき制御
されるエンハンスメント型電界効果トランジスタとを備
えている。
発明の第１のトランジスタ、第２のトランジスタ、第３
のトランジスタ、及びラッチ回路を備え、更に、第１の
入力端子が前記第２のインバータの出力側に接続され、
かつ第２の入力端子が前記第１のインバータの出力側に
接続され、第１及び第２のインバータの出力信号のレベ
ルに応じた論理レベルを生成する第３のインバータと、
第１の入力端子が前記第１のインバータの出力側に接続
され、かつ第２の入力端子が前記第２のインバータの出
力側に接続され、第１及び第２のインバータの出力信号
のレベルに応じた論理レベルを生成する第４のインバー
タとを備えている。第３及び第４のインバータは、第１
及び第２のインバータの出力信号の論理レベルが共に反
転した後に、出力中の前記各論理レベルをそれぞれ反転
させて出力する構成としている。第３の発明では、第２
の発明の第３又は第４のインバータは、第１及び第２の
電極を有し、第１の電極が第１の電源電位に接続され、
第１の電極と該第２の電極間の導通状態が制御電極に入
力される第２の入力端子の論理レベルに基づき制御され
るディプレッション型電界効果トランジスタと、第１及
び第２の電極を有し、第１の電極が前記ディプレッショ
ン型電界効果トランジスタの第２の電極及び前記出力端
子に接続され、かつ第２の電極が第２の電源電位に接続
され、第１の電極と第２の電極間の導通状態が制御電極
に入力される第１の入力端子の論理レベルに基づき制御
されるエンハンスメント型電界効果トランジスタとを備
えている。
【０００９】
【作用】第１の発明によれば、以上のように可変遅延回
路を構成したので、正相入力端子から入力される正相入
力信号及び逆相入力端子から入力される逆相入力信号
は、制御信号に基づき第１の電極と第２の電極間のイン
ピーダンスが制御される第１及び第２のトランジスタを
それぞれ介してラッチ回路へ入力され、ラッチ回路を構
成する第２のインバータの出力側及び第１のインバータ
の出力側からそれぞれ遅延されて出力される。このと
き、前記制御信号に基づき第１の電極と第２の電極間の
インピーダンスが制御される第３のトランジスタによ
り、ラッチ回路の状態の遷移に要する時間が制御され
る。そのため、制御信号により制御できる遅延時間の最
小値が従来よりも小さくなり、可変遅延量の範囲が拡大
される。第２の発明によれば、第３及び第４のインバー
タは、第１の発明の第１及び第２のインバータの出力信
号の論理レベルが共に反転した後に、出力中の各論理レ
ベルをそれぞれ反転させて出力する。そのため、正相入
力信号及び逆相入力信号が同時に“Ｈ”から“Ｌ”へ遷
移してラッチ回路の状態が遷移する時間と、正相入力信
号及び逆相入力信号が同時にＬ”から“Ｈ”へ遷移して
ラッチ回路の状態が遷移する時間とに差がある場合、ラ
ッチ回路の状態が確定した後に第３及び第４のインバー
タの出力信号が遷移するので、正相出力信号と逆相出力
信号との遅延時間の差が従来よりも少なくなる。第３の
発明によれば、第２の発明の第３又は第４のインバータ
では、第１の入力端子の論理レベルが“Ｈ”、かつ第２
の入力端子の論理レベルが“Ｌ”のとき、Ｅ−ＦＥＴが
オン状態、Ｄ−ＦＥＴがオフ状態になるので、出力端子
の論理レベルが“Ｌ”になる。一方、第１の入力端子の
論理レベルが“Ｌ”、かつ第２の入力端子の論理レベル
が“Ｈ”のとき、Ｅ−ＦＥＴがオフ状態、Ｄ−ＦＥＴが
オン状態になるので、出力端子の論理レベルが“Ｈ”に
なる。従って、前記課題を解決できるのである。
路を構成したので、正相入力端子から入力される正相入
力信号及び逆相入力端子から入力される逆相入力信号
は、制御信号に基づき第１の電極と第２の電極間のイン
ピーダンスが制御される第１及び第２のトランジスタを
それぞれ介してラッチ回路へ入力され、ラッチ回路を構
成する第２のインバータの出力側及び第１のインバータ
の出力側からそれぞれ遅延されて出力される。このと
き、前記制御信号に基づき第１の電極と第２の電極間の
インピーダンスが制御される第３のトランジスタによ
り、ラッチ回路の状態の遷移に要する時間が制御され
る。そのため、制御信号により制御できる遅延時間の最
小値が従来よりも小さくなり、可変遅延量の範囲が拡大
される。第２の発明によれば、第３及び第４のインバー
タは、第１の発明の第１及び第２のインバータの出力信
号の論理レベルが共に反転した後に、出力中の各論理レ
ベルをそれぞれ反転させて出力する。そのため、正相入
力信号及び逆相入力信号が同時に“Ｈ”から“Ｌ”へ遷
移してラッチ回路の状態が遷移する時間と、正相入力信
号及び逆相入力信号が同時にＬ”から“Ｈ”へ遷移して
ラッチ回路の状態が遷移する時間とに差がある場合、ラ
ッチ回路の状態が確定した後に第３及び第４のインバー
タの出力信号が遷移するので、正相出力信号と逆相出力
信号との遅延時間の差が従来よりも少なくなる。第３の
発明によれば、第２の発明の第３又は第４のインバータ
では、第１の入力端子の論理レベルが“Ｈ”、かつ第２
の入力端子の論理レベルが“Ｌ”のとき、Ｅ−ＦＥＴが
オン状態、Ｄ−ＦＥＴがオフ状態になるので、出力端子
の論理レベルが“Ｌ”になる。一方、第１の入力端子の
論理レベルが“Ｌ”、かつ第２の入力端子の論理レベル
が“Ｈ”のとき、Ｅ−ＦＥＴがオフ状態、Ｄ−ＦＥＴが
オン状態になるので、出力端子の論理レベルが“Ｈ”に
なる。従って、前記課題を解決できるのである。
【００１０】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す可変遅延回路の一
構成例を示す回路図であり、図２中の要素と共通の要素
には共通の符号が付されている。この可変遅延回路で
は、正相入力端子１は、第１のトランジスタであるＤ−
ＦＥＴ３２の第１の電極（例えばドレインＤ）に接続さ
れ、Ｄ−ＦＥＴ３２の第２の電極（例えばソースＳ）が
第１のインバータ５の入力側に接続されている。逆相入
力端子１１は、第２のトランジスタであるＤ−ＦＥＴ４
２のドレインＤに接続され、Ｄ−ＦＥＴ４２のソースＳ
が第２のインバータ６の入力側に接続されている。イン
バータ５の出力側は、インバータ６の入力側に接続さ
れ、インバータ６の出力側はインバータ５の入力側に接
続されている。更に、インバータ６の出力側は、インバ
ータ７の入力側に接続されている。インバータ７の出力
側は、逆相出力信号ＯＵＴ１／を出力する逆相出力端子
８に接続されている。尚、たすきがけ接続されたインバ
ータ５及びインバータ６でラッチ回路Ｌが構成されてい
る。又、Ｄ−ＦＥＴ４２のソースＳは、インバータ１７
の入力側に接続されている。インバータ１７の出力側
は、正相出力信号ＯＵＴ１を出力する正相出力端子１８
に接続されている。
構成例を示す回路図であり、図２中の要素と共通の要素
には共通の符号が付されている。この可変遅延回路で
は、正相入力端子１は、第１のトランジスタであるＤ−
ＦＥＴ３２の第１の電極（例えばドレインＤ）に接続さ
れ、Ｄ−ＦＥＴ３２の第２の電極（例えばソースＳ）が
第１のインバータ５の入力側に接続されている。逆相入
力端子１１は、第２のトランジスタであるＤ−ＦＥＴ４
２のドレインＤに接続され、Ｄ−ＦＥＴ４２のソースＳ
が第２のインバータ６の入力側に接続されている。イン
バータ５の出力側は、インバータ６の入力側に接続さ
れ、インバータ６の出力側はインバータ５の入力側に接
続されている。更に、インバータ６の出力側は、インバ
ータ７の入力側に接続されている。インバータ７の出力
側は、逆相出力信号ＯＵＴ１／を出力する逆相出力端子
８に接続されている。尚、たすきがけ接続されたインバ
ータ５及びインバータ６でラッチ回路Ｌが構成されてい
る。又、Ｄ−ＦＥＴ４２のソースＳは、インバータ１７
の入力側に接続されている。インバータ１７の出力側
は、正相出力信号ＯＵＴ１を出力する正相出力端子１８
に接続されている。
【００１１】一方、第３のトランジスタであるＤ−ＦＥ
Ｔ４３のドレインＤはインバータ６の出力側に接続さ
れ、Ｄ−ＦＥＴ４３のソースＳがインバータ５の出力側
に接続されている。遅延制御端子４は、ＦＥＴ３２，４
２，４３の制御電極である各ゲートＧに接続されてい
る。尚、インバータ５及びインバータ６を構成するＦＥ
Ｔのゲート幅は同一であり、インバータ７及びインバー
タ１７を構成するＦＥＴのゲート幅は同一である。又、
インバータ５，６のゲート幅は、インバータ７，１７の
ゲート幅の１／３以下で構成する。ＦＥＴ４３のドレイ
ンＤとソースＳ間のインピーダンスは、制御信号ＣＴが
その可変範囲、例えば０Ｖから電源電位ＶＤＤまで変化
しても、ラッチ回路Ｌ中のインバータ５，６の負荷電流
が最大許容値を越えないように設定されている。
Ｔ４３のドレインＤはインバータ６の出力側に接続さ
れ、Ｄ−ＦＥＴ４３のソースＳがインバータ５の出力側
に接続されている。遅延制御端子４は、ＦＥＴ３２，４
２，４３の制御電極である各ゲートＧに接続されてい
る。尚、インバータ５及びインバータ６を構成するＦＥ
Ｔのゲート幅は同一であり、インバータ７及びインバー
タ１７を構成するＦＥＴのゲート幅は同一である。又、
インバータ５，６のゲート幅は、インバータ７，１７の
ゲート幅の１／３以下で構成する。ＦＥＴ４３のドレイ
ンＤとソースＳ間のインピーダンスは、制御信号ＣＴが
その可変範囲、例えば０Ｖから電源電位ＶＤＤまで変化
しても、ラッチ回路Ｌ中のインバータ５，６の負荷電流
が最大許容値を越えないように設定されている。
【００１２】図４は、図１の動作を説明するためのタイ
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。この図を参照しつつ、図１の動作を説明す
る。正相入力信号ＩＮが“Ｈ”、逆相入力信号ＩＮ／が
“Ｌ”のとき、定常状態ではインバータ５の出力信号Ｓ
５及びインバータ７の出力信号である逆相出力信号ＯＵ
Ｔ２／は“Ｌ”であり、インバータ６の出力信号Ｓ６及
びインバータ１７の出力信号てある正相出力信号ＯＵＴ
２は“Ｈ”である。正相入力信号ＩＮが“Ｈ”から
“Ｌ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ３２，４２をそれぞれ介し
てラッチ回路Ｌの状態を遷移するための電流の入出力が
行われる。その後、出力信号Ｓ５及び逆相出力信号ＯＵ
Ｔ２／は“Ｈ”となり、出力信号Ｓ６及び正相出力信号
ＯＵＴ２が“Ｌ”となる。
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。この図を参照しつつ、図１の動作を説明す
る。正相入力信号ＩＮが“Ｈ”、逆相入力信号ＩＮ／が
“Ｌ”のとき、定常状態ではインバータ５の出力信号Ｓ
５及びインバータ７の出力信号である逆相出力信号ＯＵ
Ｔ２／は“Ｌ”であり、インバータ６の出力信号Ｓ６及
びインバータ１７の出力信号てある正相出力信号ＯＵＴ
２は“Ｈ”である。正相入力信号ＩＮが“Ｈ”から
“Ｌ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ３２，４２をそれぞれ介し
てラッチ回路Ｌの状態を遷移するための電流の入出力が
行われる。その後、出力信号Ｓ５及び逆相出力信号ＯＵ
Ｔ２／は“Ｈ”となり、出力信号Ｓ６及び正相出力信号
ＯＵＴ２が“Ｌ”となる。
【００１３】次に、正相入力信号ＩＮが“Ｌ”から
“Ｈ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ３２，４２を介してラッチ
回路Ｌの状態を遷移するための電流の入出力が行われ、
インバータ６の出力信号Ｓ６は、遷移時間τ１を経て
“Ｌ”から“Ｈ”に遷移する。すると、インバータ７の
出力側は、遅延時間τ２を経て“Ｈ”から“Ｌ”に遷移
するので、逆相出力信号ＯＵＴ２／が“Ｌ”となる。一
方、インバータ５の出力信号Ｓ５は、遷移時間τ３を経
て“Ｈ”から“Ｌ”に遷移する。すると、インバータ１
７の出力側は、遷移時間τ４を経て“Ｌ”から“Ｈ”に
遷移するので、正相出力信号ＯＵＴ２が“Ｈ”となる。
“Ｈ”へ遷移し、逆相入力信号ＩＮ／が“Ｌ”から
“Ｈ”へ遷移すると、ＦＥＴ３２，４２を介してラッチ
回路Ｌの状態を遷移するための電流の入出力が行われ、
インバータ６の出力信号Ｓ６は、遷移時間τ１を経て
“Ｌ”から“Ｈ”に遷移する。すると、インバータ７の
出力側は、遅延時間τ２を経て“Ｈ”から“Ｌ”に遷移
するので、逆相出力信号ＯＵＴ２／が“Ｌ”となる。一
方、インバータ５の出力信号Ｓ５は、遷移時間τ３を経
て“Ｈ”から“Ｌ”に遷移する。すると、インバータ１
７の出力側は、遷移時間τ４を経て“Ｌ”から“Ｈ”に
遷移するので、正相出力信号ＯＵＴ２が“Ｈ”となる。
【００１４】ここで、ＦＥＴ３２，４２，４３のドレイ
ンＤとソースＳ間の各インピーダンスは、制御信号ＣＴ
の電圧が低いときには大きくなり、高いときには小さく
なる。そのため、制御信号ＣＴの電圧が高いときは、低
いときに比べて、ラッチ回路Ｌの状態を遷移させるため
の電流の入出力量が多くなり、遷移に要する時間が短く
なる。更に、ＦＥＴ４３のドレインＤとソースＳ間のイ
ンピーダンスも小さくなっているので、ラッチ回路Ｌが
遷移しやすい状態になり、遷移に必要なエネルギが小さ
くなり、制御信号ＣＴにより制御できる遅延時間の最小
値が従来よりも小さくなる。尚、ラッチ回路Ｌの遷移に
必要なエネルギとは、このラッチ回路Ｌを構成するＦＥ
Ｔのゲート容量及び配線容量を充電するエネルギであ
る。以上のように、この第１の実施例では、遅延時間を
変化させるために、ＦＥＴ３２，４２のドレインＤとソ
ースＳ間の各インピーダンスを変化させるのみでなく、
ＦＥＴ４３によりラッチ回路Ｌの状態を遷移させるため
のエネルギも可変としたので、制御信号ＣＴにより制御
できる遅延時間の最小値が従来よりも小さくなり、可変
遅延量の範囲が拡大される。又、素子数が１１個とな
り、従来の可変遅延回路よりも少なくなるので、高集積
化が容易になる。
ンＤとソースＳ間の各インピーダンスは、制御信号ＣＴ
の電圧が低いときには大きくなり、高いときには小さく
なる。そのため、制御信号ＣＴの電圧が高いときは、低
いときに比べて、ラッチ回路Ｌの状態を遷移させるため
の電流の入出力量が多くなり、遷移に要する時間が短く
なる。更に、ＦＥＴ４３のドレインＤとソースＳ間のイ
ンピーダンスも小さくなっているので、ラッチ回路Ｌが
遷移しやすい状態になり、遷移に必要なエネルギが小さ
くなり、制御信号ＣＴにより制御できる遅延時間の最小
値が従来よりも小さくなる。尚、ラッチ回路Ｌの遷移に
必要なエネルギとは、このラッチ回路Ｌを構成するＦＥ
Ｔのゲート容量及び配線容量を充電するエネルギであ
る。以上のように、この第１の実施例では、遅延時間を
変化させるために、ＦＥＴ３２，４２のドレインＤとソ
ースＳ間の各インピーダンスを変化させるのみでなく、
ＦＥＴ４３によりラッチ回路Ｌの状態を遷移させるため
のエネルギも可変としたので、制御信号ＣＴにより制御
できる遅延時間の最小値が従来よりも小さくなり、可変
遅延量の範囲が拡大される。又、素子数が１１個とな
り、従来の可変遅延回路よりも少なくなるので、高集積
化が容易になる。
【００１５】第２の実施例 前記第１の実施例では、正相入力信号ＩＮ又は逆相入力
信号ＩＮ／が“Ｈ”から“Ｌ”へ遷移してラッチ回路Ｌ
の状態が遷移する時間と、Ｌ”から“Ｈ”へ遷移してラ
ッチ回路Ｌの状態が遷移する時間とに差がある場合、正
相入力信号ＩＮ及び逆相入力信号ＩＮ／が同時に遷移し
たとしても、図４に示すように、インバータ７，１７の
出力信号ＯＵＴ２／，ＯＵＴ２の遅延差が大きく、正確
に逆位相にならない。そのため、この第２の実施例で
は、この点を改善した可変遅延回路について説明する。
図５は、本発明の第２の実施例を示す可変遅延回路の一
構成例を示す回路図であり、図１中の要素と共通の要素
には共通の符号が付されている。この可変遅延回路で
は、Ｄ−ＦＥＴ３２のソースＳは、第３のインバータで
あるインバータ５０の正相入力端子に接続され、インバ
ータ５の出力側がインバータ５０の逆相入力端子に接続
されている。又、Ｄ−ＦＥＴ４２のソースＳは、第４の
インバータであるインバータ６０の正相入力端子に接続
され、インバータ６の出力側がインバータ６０の逆相入
力端子に接続されている。他は、図１と同様の構成であ
る。
信号ＩＮ／が“Ｈ”から“Ｌ”へ遷移してラッチ回路Ｌ
の状態が遷移する時間と、Ｌ”から“Ｈ”へ遷移してラ
ッチ回路Ｌの状態が遷移する時間とに差がある場合、正
相入力信号ＩＮ及び逆相入力信号ＩＮ／が同時に遷移し
たとしても、図４に示すように、インバータ７，１７の
出力信号ＯＵＴ２／，ＯＵＴ２の遅延差が大きく、正確
に逆位相にならない。そのため、この第２の実施例で
は、この点を改善した可変遅延回路について説明する。
図５は、本発明の第２の実施例を示す可変遅延回路の一
構成例を示す回路図であり、図１中の要素と共通の要素
には共通の符号が付されている。この可変遅延回路で
は、Ｄ−ＦＥＴ３２のソースＳは、第３のインバータで
あるインバータ５０の正相入力端子に接続され、インバ
ータ５の出力側がインバータ５０の逆相入力端子に接続
されている。又、Ｄ−ＦＥＴ４２のソースＳは、第４の
インバータであるインバータ６０の正相入力端子に接続
され、インバータ６の出力側がインバータ６０の逆相入
力端子に接続されている。他は、図１と同様の構成であ
る。
【００１６】図６は、図５中のインバータ５０の回路図
である。インバータ６の出力信号Ｓ６を入力する入力端
子５１は、Ｅ−ＦＥＴ５２のゲートＧに接続され、Ｅ−
ＦＥＴ５２のソースＳがグランドに接続されている。
又、インバータ５の出力信号Ｓ５を入力する入力端子５
３は、Ｄ−ＦＥＴ５４のゲートＧに接続され、Ｄ−ＦＥ
Ｔ５４のドレインＤは電源電位ＶＤＤに接続されてい
る。Ｄ−ＦＥＴ５４のソースＳがＥ−ＦＥＴ５２のドレ
インＤに接続されると共に、逆相出力信号ＯＵＴ３／を
出力する出力端子５５に接続されている。尚、図５中の
インバータ６０も同様の構成であるが、入力端子５１に
インバータ５の出力信号Ｓ５が入力し、入力端子５３に
インバータ６の出力信号Ｓ６が入力する点が異なってい
る。
である。インバータ６の出力信号Ｓ６を入力する入力端
子５１は、Ｅ−ＦＥＴ５２のゲートＧに接続され、Ｅ−
ＦＥＴ５２のソースＳがグランドに接続されている。
又、インバータ５の出力信号Ｓ５を入力する入力端子５
３は、Ｄ−ＦＥＴ５４のゲートＧに接続され、Ｄ−ＦＥ
Ｔ５４のドレインＤは電源電位ＶＤＤに接続されてい
る。Ｄ−ＦＥＴ５４のソースＳがＥ−ＦＥＴ５２のドレ
インＤに接続されると共に、逆相出力信号ＯＵＴ３／を
出力する出力端子５５に接続されている。尚、図５中の
インバータ６０も同様の構成であるが、入力端子５１に
インバータ５の出力信号Ｓ５が入力し、入力端子５３に
インバータ６の出力信号Ｓ６が入力する点が異なってい
る。
【００１７】図７は、図５の動作を説明するためのタイ
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。この図を参照しつつ、図５の動作を説明す
る。この図７では、図４と同様に、正相入力信号ＩＮが
“Ｌ”から“Ｈ”へ遷移し、逆相入力信号ＩＮ／が
“Ｌ”から“Ｈ”へ遷移すると、ＦＥＴ３２，４２を介
してラッチ回路Ｌの状態を遷移するための電流の入出力
が行われ、インバータ６の出力信号Ｓ６は、遷移時間τ
１を経て“Ｌ”から“Ｈ”に遷移し、インバータ５０中
のＦＥＴ５２はオン状態になる。又、インバータ５の出
力信号Ｓ５は、遷移時間τ３を経て“Ｈ”から“Ｌ”に
遷移し、インバータ５０中のＦＥＴ５４はオフ状態にな
る。すると、インバータ５０の出力側は、遅延時間τ５
を経て“Ｈ”から“Ｌ”に遷移するので、逆相出力信号
ＯＵＴ３／が“Ｌ”となる。このとき、インバータ６０
中のＦＥＴ５２はオフ状態になり、インバータ５０中の
ＦＥＴ５４はオン状態になる。すると、インバータ６０
の出力側は、遅延時間τ５とほぼ同一の遅延時間τ６を
経て“Ｌ”から“Ｈ”に遷移するので、正相出力信号Ｏ
ＵＴ３が“Ｈ”となる。
ムチャートであり、縦軸に電圧、及び横軸に時間がとら
れている。この図を参照しつつ、図５の動作を説明す
る。この図７では、図４と同様に、正相入力信号ＩＮが
“Ｌ”から“Ｈ”へ遷移し、逆相入力信号ＩＮ／が
“Ｌ”から“Ｈ”へ遷移すると、ＦＥＴ３２，４２を介
してラッチ回路Ｌの状態を遷移するための電流の入出力
が行われ、インバータ６の出力信号Ｓ６は、遷移時間τ
１を経て“Ｌ”から“Ｈ”に遷移し、インバータ５０中
のＦＥＴ５２はオン状態になる。又、インバータ５の出
力信号Ｓ５は、遷移時間τ３を経て“Ｈ”から“Ｌ”に
遷移し、インバータ５０中のＦＥＴ５４はオフ状態にな
る。すると、インバータ５０の出力側は、遅延時間τ５
を経て“Ｈ”から“Ｌ”に遷移するので、逆相出力信号
ＯＵＴ３／が“Ｌ”となる。このとき、インバータ６０
中のＦＥＴ５２はオフ状態になり、インバータ５０中の
ＦＥＴ５４はオン状態になる。すると、インバータ６０
の出力側は、遅延時間τ５とほぼ同一の遅延時間τ６を
経て“Ｌ”から“Ｈ”に遷移するので、正相出力信号Ｏ
ＵＴ３が“Ｈ”となる。
【００１８】以上のように、この第２の実施例では、図
６に示す正相と逆相の入力を有するインバータを用い、
ラッチ回路Ｌの状態が確定した後にインバータ５０，６
０の出力信号が遷移するので、正相出力信号ＯＵＴ３と
逆相出力信号ＯＵＴ３／とのの遅延差が少なく、ほぼ逆
位相になる。尚、本発明は上記実施例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （１） 実施例では、可変遅延回路単体について説明し
たが、この可変遅延回路を多段直列に接続することによ
り、更に可変遅延量の多い遅延回路を構成することがで
きる。 （２） 単体及び多段直列に接続した遅延回路の正相入
力端子に逆相出力端子、及び逆相入力端子に正相出力端
子を接続することにより、発振周波数が可変できるリン
グ発振器としても使用できる。 （３） 図１中のＤ−ＦＥＴ３２，４２，４３は、Ｅ−
ＦＥＴでもよい。但し、制御信号ＣＴの範囲は、Ｅ−Ｆ
ＥＴのドレインＤとソースＳ間のインピーダンスを変化
させる範囲となる。 （４） 図５中のインバータ５０，６０をショットキ・
ゲート型ＦＥＴを用いたＤＣＦＬ（Direct Coupled Log
ic）で構成し、本実施例の可変遅延回路を複数段接続し
た場合、インバータ５０，６０の出力信号の“Ｈ”レベ
ルが一定電圧に固定されるので、論理振幅が一定にな
り、電源電位ＶＤＤの変動による遅延量の変動を小さく
できる。
６に示す正相と逆相の入力を有するインバータを用い、
ラッチ回路Ｌの状態が確定した後にインバータ５０，６
０の出力信号が遷移するので、正相出力信号ＯＵＴ３と
逆相出力信号ＯＵＴ３／とのの遅延差が少なく、ほぼ逆
位相になる。尚、本発明は上記実施例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （１） 実施例では、可変遅延回路単体について説明し
たが、この可変遅延回路を多段直列に接続することによ
り、更に可変遅延量の多い遅延回路を構成することがで
きる。 （２） 単体及び多段直列に接続した遅延回路の正相入
力端子に逆相出力端子、及び逆相入力端子に正相出力端
子を接続することにより、発振周波数が可変できるリン
グ発振器としても使用できる。 （３） 図１中のＤ−ＦＥＴ３２，４２，４３は、Ｅ−
ＦＥＴでもよい。但し、制御信号ＣＴの範囲は、Ｅ−Ｆ
ＥＴのドレインＤとソースＳ間のインピーダンスを変化
させる範囲となる。 （４） 図５中のインバータ５０，６０をショットキ・
ゲート型ＦＥＴを用いたＤＣＦＬ（Direct Coupled Log
ic）で構成し、本実施例の可変遅延回路を複数段接続し
た場合、インバータ５０，６０の出力信号の“Ｈ”レベ
ルが一定電圧に固定されるので、論理振幅が一定にな
り、電源電位ＶＤＤの変動による遅延量の変動を小さく
できる。
【００１９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第３のトランジスタを設けてラッチ回路の状
態を遷移させるためのエネルギを可変としたので、制御
信号により制御できる遅延時間の最小値が従来よりも小
さくなり、可変遅延量の範囲を拡大できる。第２及び第
３の発明によれば、正相入力信号及び逆相入力信号が同
時に“Ｈ”から“Ｌ”へ遷移してラッチ回路の状態が遷
移する時間と、正相入力信号及び逆相入力信号が同時に
Ｌ”から“Ｈ”へ遷移してラッチ回路の状態が遷移する
時間とに差がある場合、正相と逆相の入力を有する第３
及び第４のインバータを用い、ラッチ回路の状態が確定
した後に第３及び第４のインバータの出力信号が遷移す
るようにしたので、正相出力信号と逆相出力信号との遅
延差を従来よりも少なくできる。
によれば、第３のトランジスタを設けてラッチ回路の状
態を遷移させるためのエネルギを可変としたので、制御
信号により制御できる遅延時間の最小値が従来よりも小
さくなり、可変遅延量の範囲を拡大できる。第２及び第
３の発明によれば、正相入力信号及び逆相入力信号が同
時に“Ｈ”から“Ｌ”へ遷移してラッチ回路の状態が遷
移する時間と、正相入力信号及び逆相入力信号が同時に
Ｌ”から“Ｈ”へ遷移してラッチ回路の状態が遷移する
時間とに差がある場合、正相と逆相の入力を有する第３
及び第４のインバータを用い、ラッチ回路の状態が確定
した後に第３及び第４のインバータの出力信号が遷移す
るようにしたので、正相出力信号と逆相出力信号との遅
延差を従来よりも少なくできる。
【図１】本発明の第１の実施例を示す可変遅延回路の回
路図である。
路図である。
【図２】従来の可変遅延回路の回路図である。
【図３】図２中のインバータ７の回路図である。
【図４】図１のタイムチャートである。
【図５】本発明の第２の実施例を示す可変遅延回路の回
路図である。
路図である。
【図６】図５中のインバータ５０の回路図である。
【図７】図５のタイムチャートである。
２，３２ 第１のトランジスタ １２，４２ 第２のトランジスタ ４３ 第３のトランジスタ ５０ 第３のインバータ ５２ エンハンスメント型電
界効果トランジスタ ５４ ディプレッション型電
界効果トランジスタ ６０ 第４のインバータ Ｌ ラッチ回路
界効果トランジスタ ５４ ディプレッション型電
界効果トランジスタ ６０ 第４のインバータ Ｌ ラッチ回路
Claims (3)
- 【請求項１】 第１及び第２の電極を有し該第１の電極
が正相入力端子に接続され、該第１の電極と該第２の電
極間のインピーダンスが制御電極に入力される制御信号
に基づき制御される第１のトランジスタと、 第１及び第２の電極を有し該第１の電極が逆相入力端子
に接続され、該第１の電極と該第２の電極間のインピー
ダンスが制御電極に入力される前記制御信号に基づき制
御される第２のトランジスタと、 入力側が前記第１のトランジスタの第２の電極に接続さ
れた第１のインバータと入力側が前記第２のトランジス
タの第２の電極に接続された第２のインバータとがたす
きがけ接続されたラッチ回路とを備え、 前記正相入力端子から入力される正相入力信号及び前記
逆相入力端子から入力される逆相入力信号を前記制御信
号に基づき遅延して前記第２のインバータの出力側及び
前記第１のインバータの出力側からそれぞれ出力する可
変遅延回路において、 第１及び第２の電極を有し該第１の電極が前記第２のイ
ンバータの出力側に接続されかつ該第２の電極が前記第
１のインバータの出力側に接続され、該第１の電極と該
第２の電極間のインピーダンスを制御電極に入力される
前記制御信号に基づき制御することにより前記ラッチ回
路の状態の遷移に要する時間を制御する第３のトランジ
スタを、 設けたことを特徴とする可変遅延回路。 - 【請求項２】 請求項１記載の第１のトランジスタ、第
２のトランジスタ、第３のトランジスタ、及びラッチ回
路と、 第１の入力端子が前記第２のインバータの出力側に接続
されかつ第２の入力端子が前記第１のインバータの出力
側に接続され、該第１及び第２のインバータの出力信号
のレベルに応じた論理レベルを生成する第３のインバー
タと、 第１の入力端子が前記第１のインバータの出力側に接続
されかつ第２の入力端子が前記第２のインバータの出力
側に接続され、該第１及び第２のインバータの出力信号
のレベルに応じた論理レベルを生成する第４のインバー
タとを備え、 前記第３及び第４のインバータは、前記第１及び第２の
インバータの出力信号の論理レベルが共に反転した後
に、出力中の前記各論理レベルをそれぞれ反転させて出
力する構成としたことを、 特徴とする可変遅延回路。 - 【請求項３】 前記第３又は第４のインバータは、 第１及び第２の電極を有し該第１の電極が第１の電源電
位に接続され、該第１の電極と該第２の電極間の導通状
態が制御電極に入力される前記第２の入力端子の論理レ
ベルに基づき制御されるディプレッション型電界効果ト
ランジスタと、 第１及び第２の電極を有し該第１の電極が前記ディプレ
ッション型電界効果トランジスタの第２の電極及び前記
出力端子に接続されかつ該第２の電極が第２の電源電位
に接続され、該第１の電極と該第２の電極間の導通状態
が制御電極に入力される前記第１の入力端子の論理レベ
ルに基づき制御されるエンハンスメント型電界効果トラ
ンジスタとを、 備えたことを特徴とする請求項２記載の可変遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258185A JP3043241B2 (ja) | 1994-10-24 | 1994-10-24 | 可変遅延回路 |
| KR1019950024689A KR100305230B1 (ko) | 1994-10-24 | 1995-08-10 | 가변지연회로 |
| US08/539,685 US5686851A (en) | 1994-10-24 | 1995-10-05 | Variable delay circuit |
| EP95307414A EP0709960B1 (en) | 1994-10-24 | 1995-10-18 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258185A JP3043241B2 (ja) | 1994-10-24 | 1994-10-24 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125507A true JPH08125507A (ja) | 1996-05-17 |
| JP3043241B2 JP3043241B2 (ja) | 2000-05-22 |
Family
ID=17316700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6258185A Expired - Fee Related JP3043241B2 (ja) | 1994-10-24 | 1994-10-24 | 可変遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5686851A (ja) |
| EP (1) | EP0709960B1 (ja) |
| JP (1) | JP3043241B2 (ja) |
| KR (1) | KR100305230B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903180A (en) * | 1997-07-24 | 1999-05-11 | S3 Incorporated | Voltage tolerant bus hold latch |
| DE69700292T2 (de) * | 1997-11-18 | 1999-10-14 | Hewlett Packard Co | Veränderbare digitale Verzögerungszelle |
| US6182230B1 (en) * | 1998-10-02 | 2001-01-30 | International Business Machines Corporation | Active accelerated discharge of a capacitive system |
| DE60139490D1 (de) * | 2001-12-20 | 2009-09-17 | Texas Instruments Inc | Ausgangstreiber mit gesteuerter Anstiegszeit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3821719A (en) * | 1970-06-12 | 1974-06-28 | Hitachi Ltd | Semiconductor memory |
| FR2262884B1 (ja) * | 1974-03-01 | 1978-01-06 | Commissariat Energie Atomique | |
| US4593214A (en) * | 1984-01-05 | 1986-06-03 | Thomson Components - Mostek Corporation | Circuit for discharging bootstrapped nodes in integrated circuits with the use of transistors designed to withstand only the normal voltage |
| US4837465A (en) * | 1985-01-16 | 1989-06-06 | Digital Equipment Corp | Single rail CMOS register array and sense amplifier circuit therefor |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
| JPH077901B2 (ja) * | 1988-02-29 | 1995-01-30 | 沖電気工業株式会社 | フリップフロップ回路 |
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| JP2570471B2 (ja) * | 1990-06-25 | 1997-01-08 | 日本電気株式会社 | クロックドライバー回路 |
| JPH0478215A (ja) * | 1990-07-18 | 1992-03-12 | Sony Corp | マスタースレーブ型フリップフロップ回路 |
| US5281865A (en) * | 1990-11-28 | 1994-01-25 | Hitachi, Ltd. | Flip-flop circuit |
| JP2871087B2 (ja) * | 1990-11-30 | 1999-03-17 | 日本電気株式会社 | フリップフロップ回路 |
| JP3085803B2 (ja) * | 1992-11-26 | 2000-09-11 | 株式会社東芝 | 差動電流源回路 |
| US5495195A (en) * | 1994-11-17 | 1996-02-27 | Advanced Micro Devices, Inc. | Output buffer for a high density programmable logic device |
-
1994
- 1994-10-24 JP JP6258185A patent/JP3043241B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-10 KR KR1019950024689A patent/KR100305230B1/ko not_active IP Right Cessation
- 1995-10-05 US US08/539,685 patent/US5686851A/en not_active Expired - Lifetime
- 1995-10-18 EP EP95307414A patent/EP0709960B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5686851A (en) | 1997-11-11 |
| EP0709960A2 (en) | 1996-05-01 |
| KR960016142A (ko) | 1996-05-22 |
| JP3043241B2 (ja) | 2000-05-22 |
| KR100305230B1 (ko) | 2001-11-22 |
| EP0709960A3 (en) | 1997-03-19 |
| EP0709960B1 (en) | 2002-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5300898A (en) | High speed current/voltage controlled ring oscillator circuit | |
| KR100292574B1 (ko) | 캐스코드 스위치드 전하 펌프 회로 | |
| US5051630A (en) | Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations | |
| US4508983A (en) | MOS Analog switch driven by complementary, minimally skewed clock signals | |
| KR950022129A (ko) | 대칭 출력을 가진 전압 제어 발진기 및 상기 발진기에 사용된 논리 게이트 | |
| US10680584B2 (en) | Level shifting circuit and method for operating a level shifter | |
| KR900005455A (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| KR950014550B1 (ko) | 반도체집적회로 | |
| US6198328B1 (en) | Circuit configuration for producing complementary signals | |
| US5818276A (en) | Non-overlapping clock generator circuit and method therefor | |
| JPH0865149A (ja) | 準静的無損失ゲート | |
| JP3043241B2 (ja) | 可変遅延回路 | |
| US7157951B1 (en) | Digital clock manager capacitive trim unit | |
| US6509803B2 (en) | Voltage-controlled oscillator having short synchronous pull-in time | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| US5812003A (en) | TTL delay matching circuit | |
| JPH10163822A (ja) | ディジタル遅延回路およびそれを用いたディジタル制御発振回路 | |
| US5650740A (en) | TTL delay matching circuit | |
| JP3783072B2 (ja) | 基準パルス発生回路 | |
| KR960008137B1 (ko) | 반도체 소자의 노이즈 특성 강화회로 | |
| KR100305464B1 (ko) | 시스템 클럭 신호를 수신하기 위한 회로 및 그 방법 | |
| EP1303914B1 (en) | Circuit for generating an inverse signal of a digital signal with a minimal delay difference between the inverse signal and the digital signal | |
| US20230386554A1 (en) | Power supply switching circuit and memory | |
| JPH07254847A (ja) | 発振回路およびｐｌｌ回路 | |
| JPH05291914A (ja) | Ｍｏｓドライバー段の作動特性最適化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000229 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080310 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100310 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |